JP5456090B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明の実施の形態は、半導体装置およびその製造方法に関する。
ゲート長が３０ｎｍ以下の極微細ＭＯＳＦＥＴを実現するための構造として、従来の平面型トランジスタに代わって、短チャネル効果を抑制することの可能なナノワイヤ型チャネルトランジスタ（ナノワイヤトランジスタ）が期待されている。このナノワイヤトランジスタは、例えば、シリコン基板と、このシリコン基板上に形成された埋め込み酸化膜と、この埋め込み酸化膜上に形成されたチャネル領域となる１つ以上の板状のシリコンからなるナノワイヤを含む半導体層と、ナノワイヤの側面と上面に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の両側（ゲート長方向）に形成されたゲート側壁と、チャネル領域を挟むようにナノワイヤおよび半導体層の幅広部に形成されたソース領域およびドレイン領域と、を備えている。
ナノワイヤ中で、上部にゲート電極が形成されている領域がチャネル領域として機能する。チャネル領域は幅（ゲート幅方向の長さ）が３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の板状構造をしている。チャネル領域がゲート電極に覆われているため、ゲート電極の支配力が強く、短チャネル効果を抑制することができる。ナノワイヤトランジスタは、ナノワイヤの上面と両側面の計３面がチャネルとして動作するため、トライゲートトランジスタとも呼ばれる。
ナノワイヤトランジスタの実用化には閾値を調整する必要がある。閾値を調整する方法としてチャネル領域の不純物濃度を制御することが考えられる。また、ゲート電極の不純物濃度や材料を適宜選択することによってゲート電極の仕事関数を制御することが考えらえる。
もっとも、チャネル領域に過度に不純物を導入すると、不純物による電荷の散乱に起因するオン電流の低下や、不純物濃度のばらつきに起因する閾値のばらつきが問題となる。また、ゲート電極の不純物濃度や、ゲート電極の材料の選択については、製造プロセスの容易性、ゲート電極形成後のプロセスとの整合性等の観点から制約があり、最適解を見出すことは困難である。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、閾値が調整され、かつ、高い性能を備える半導体装置およびその製造方法を提供することにある。
実施の形態の半導体装置は、半導体基板と、前記半導体基板上に形成される埋め込み絶縁層と、前記埋め込み絶縁層上に形成され、狭窄部、前記狭窄部より幅が広く前記狭窄部の一端および他端にそれぞれ接続される２つの幅広部、を有する半導体層と、前記狭窄部の側面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、を備え、前記狭窄部下の前記半導体基板および前記幅広部下の前記半導体基板が第１導電型であり、前記狭窄部下の前記半導体基板の第１導電型の不純物濃度が前記狭窄部の第１導電型の不純物濃度より高く、前記狭窄部下の前記半導体基板の第１導電型の不純物濃度が前記幅広部下の前記半導体基板の第１導電型の不純物濃度より高い。
第１の実施の形態の半導体装置の断面図である。 第１の実施の形態の半導体装置の上面図である。 図２のＢ−Ｂ断面の断面図である。 図２のＣ−Ｃ断面の断面図である。 第１の実施の形態の半導体装置の製造方法の工程図である。 第１の実施の形態の半導体装置の製造方法の工程図である。 第１の実施の形態の半導体装置の製造方法の工程図である。 第１の実施の形態の半導体装置の製造方法の工程図である。 第１の実施の形態の半導体装置の製造方法の工程図である。 第１の実施の形態の半導体装置の製造方法のシミュレーション結果を示す図である。 第２の実施の形態の半導体装置の断面図である。 第２の実施の形態の半導体装置の製造方法の上面図である。 第３の実施の形態の半導体装置の上面図である。 図１３のＢ−Ｂ断面の断面図である。 第４の実施の形態の半導体装置の断面図である。
以下、図面を用いて実施の形態について説明する。
なお、本明細書中、「狭窄部下の半導体基板」「狭窄部」、「幅広部下の半導体基板」等、所定の領域の「不純物濃度」とは、その領域の略中央部における最大不純物濃度を意味するものとする。例えば、幅広部下の半導体基板が基板に平行な面に投影した時、長方形の形状を備えるとする。その場合、その長方形の略中央部に相当する位置における最大不純物濃度を、幅広部下の半導体基板の不純物濃度とする。なお、ある領域の略中央部とは、より厳密には、その領域の備える形状の幾何学的重心を意味するものとする。
（第１の実施の形態）
本実施の形態の半導体装置は、半導体基板と、半導体基板上に形成される埋め込み絶縁層と、埋め込み絶縁層上に形成され、狭窄部、狭窄部より幅が広く狭窄部の一端および他端にそれぞれ接続される２つの幅広部、を有する半導体層と、少なくとも狭窄部の側面に形成されるゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、を備える。そして、狭窄部下の半導体基板の不純物濃度が、狭窄部の不純物濃度より高い。また、狭窄部下の半導体基板の不純物濃度が、幅広部下の半導体基板の不純物濃度より高い。
本実施の形態の半導体装置は、いわゆるナノワイヤトランジスタを備えている。以下、特に、電子をキャリアとするｎ型のナノワイヤトランジスタを例に説明する。
図１は、本実施の形態の半導体装置の断面図である。図２は、本実施の形態の半導体装置の上面図である。図１は、図２のＡ−Ａ断面の断面図である。Ａ−Ａ断面はゲート長方向の断面である。図３は、図２のＢ−Ｂ断面の断面図である。Ｂ−Ｂ断面はゲート電極部のゲート幅方向の断面である。図４は、図２のＣ−Ｃ断面の断面図である。Ｃ−Ｃ断面はソース・ドレイン領域のゲート幅方向の断面である。以後の図面においても、Ａ−Ａ断面はゲート長方向の断面、Ｂ−Ｂ断面はゲート電極部のゲート幅方向の断面、Ｃ−Ｃ断面はソース・ドレイン領域のゲート幅方向の断面を示すものとする。
本実施の形態のナノワイヤトランジスタは、半導体基板１０と、半導体基板１０上に形成される埋め込み絶縁層１２と、埋め込み絶縁層１２上に形成される半導体層１４とを備えている。
半導体基板１０は、例えば、ｐ型の（１００）面シリコン基板である。
埋め込み絶縁層１２は、半導体基板１０と半導体層１４とを電気的に絶縁する絶縁体である。埋め込み絶縁層１２は、例えば、シリコン酸化膜である。埋め込み絶縁層の膜厚は、例えば、３ｎｍ以上５０ｎｍ以下である。
半導体層１４は、例えば、ｐ型の単結晶シリコンである。なお、半導体層１４は単結晶シリコンに限られるものではなく、多結晶シリコンまたは非晶質シリコンを適用することも可能である。また、シリコン（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、シリコンジャーマナイド（ＳｉＧｅ）等の半導体を適用することも可能である。
半導体層１４は、狭窄部１６と、狭窄部１６より幅が広く狭窄部１６の一端および他端にそれぞれ接続される２つの幅広部１８ａ、１８ｂを備えている。
この狭窄部１６は板状の半導体であり、いわゆるナノワイヤである。ナノワイヤの一部にはナノワイヤトランジスタのチャネル領域２０が形成される。
なお、狭窄部１６の幅とは、ゲート長（チャネル長）方向に対して垂直な方向の幅を意味する。図３に示すＷ１に相当する長さである。狭窄部１６の幅は、例えば、１ｎｍ以上２５ｎｍ以下である。また、狭窄部１６の高さは、例えば、１ｎｍ以上４０ｎｍ以下である。チャネル領域２０はｐ型領域であり、ｐ型不純物濃度は、例えば、５Ｅ１５ｃｍ−３以上１Ｅ１８ｃｍ−３以下である。
また、２つの幅広部１８ａ、１８ｂがナノワイヤトランジスタのソース・ドレイン領域２２となる。幅広部１８ａ、１８ｂの幅とは、ゲート長（チャネル長）方向に対して垂直な方向の幅を意味する。図４に示すＷ２に相当する長さである。
なお、幅広部１８ａ、１８ｂのゲート長（チャネル長）方向の長さも、狭窄部１６の幅よりも長い。ソース・ドレイン領域２２は、例えば、ｎ型拡散層であり、ｎ型不純物濃度は、例えば、１Ｅ１９ｃｍ−３以上１Ｅ２１ｃｍ−３以下である。
チャネル領域２０は、ソース・ドレイン領域２２に挟まれている。
ソース・ドレイン領域２２上には、図示しない金属シリサイド層や金属層が形成されてもかまわない。
そして、狭窄部１６の、少なくともチャネル領域２０の側面および上面を覆うようにゲート絶縁膜２４が形成される。
ゲート絶縁膜２４は、例えば、シリコン酸化膜である。また、シリコン酸化膜に限らず、シリコン酸窒化膜、ハフニウム酸化膜やジルコニウム酸化膜等の高誘電率膜（ｈｉｇｈ−ｋ膜）、あるいはシリコン酸化膜と高誘電率膜の積層膜等を適用することも可能である。
ゲート絶縁膜２４上には、ゲート電極２６が形成される。ゲート電極２６は、例えば、多結晶シリコン層である。
ゲート電極２６は多結晶シリコン層に限られることなく、例えば、金属シリサイド層の積層構造を適用することも可能である。金属シリサイド層は、例えばニッケルシリサイドである。金属シリサイド層は、ニッケルシリサイドに限らず、プラチナシリサイド、ニッケルプラチナシリサイド、コバルトシリサイド等の金属シリサイドを適用することが可能である。
また、ゲート電極２６は、金属シリサイドなどの金属半導体化合物単層、チタンナイトライド（ＴｉＮ）、タングステン（Ｗ）、タンタルカーバイド（ＴａＣ）等の金属層、金属シリサイド以外の金属半導体化合物層と多結晶シリコン層等の半導体との積層構造、あるいは金属層と多結晶シリコン層等の半導体との積層構造等で形成することも可能である。
ゲート電極２６の両側には、ゲート電極２６を挟んでゲート側壁２８が形成される。ゲート側壁２８は、絶縁体であり、例えば、シリコン窒化膜、シリコン酸化膜、または、シリコン窒化膜とシリコン酸化膜の積層膜である。
そして、本実施の形態のナノワイヤトランジスタは、狭窄部１６直下、特にチャネル領域２０直下の半導体基板１０のｐ型不純物濃度が、狭窄部１６、特にゲート電極２６直下のチャネル領域２０のｐ型不純物濃度より高い。また、狭窄部１６直下の半導体基板１０のｐ型不純物濃度が、幅広部１８ａ、１８ｂ直下の半導体基板１０の不純物濃度より高い。
半導体基板１０内に、高濃度領域１０ａと低濃度領域１０ｂとが設けられている。そして、狭窄部１６直下、特にチャネル領域２０直下の半導体基板１０が高濃度領域１０ａとなっている。また、幅広部１８ａ、１８ｂ直下の半導体基板１０が低濃度領域１０ｂとなっている。
なお、図４に示すように、幅広部１８ａ、１８ｂ下の高濃度領域１０ａと低濃度領域１０ｂの境界は、幅広部１８ａ、１８ｂの端部より、幅広部１８ａ、１８ｂの内側に向かって入りこんでいる。幅広部１８ａ、１８ｂの端部と、高濃度領域１０ａと低濃度領域１０ｂの境界との水平方向の離間距離は、１ｎｍ〜１００ｎｍ程度である。高濃度領域１０ａと低濃度領域１０ｂの境界とは、低濃度領域１０ｂから高濃度領域１０ａに向けて不純物濃度が上昇し始める位置を意味するものとする。
ナノワイヤトランジスタでは、トランジスタの特性を劣化させずに閾値の調整を行うことが要求される。本実施の形態のナノワイヤトランジスタでは、チャネル領域２０のｐ型不純物濃度は比較的低濃度に保ち、埋め込み絶縁層１２を挟んでチャネル領域２０下の半導体基板１０のｐ型不純物濃度を高濃度にする。
ｐ型半導体基板１０のｐ型不純物濃度を高濃度にすることにより半導体基板１０のチャネル領域２０との仕事関数差が大きくなり、ナノワイヤトランジスタの閾値が上昇する。このようにして、ナノワイヤトランジスタの閾値が調整されている。
また、ｐ型半導体基板１０のｐ型不純物濃度を高濃度にすることにより、ｐ型半導体基板１０にバックゲートバイアスを印加した際、ｐ型半導体基板１０の空乏化が抑制される。したがって、バックゲートバイアスの印可により、効果的にナノワイヤトランジスタの閾値を調整することが可能となる。
一方、チャネル領域２０のｐ型不純物濃度は低濃度に保たれる。このため、チャネルを走行する電荷の不純物による散乱に起因するオン電流の低下や、チャネル領域２０の不純物濃度のばらつきに起因する閾値のばらつきが抑制される。
さらに、幅広部１８ａ、１８ｂ下の半導体基板のｐ型不純物濃度を低濃度にすることにより、半導体基板１０内に広がる空乏層幅が、基板が高濃度の場合と比較して広くなる。したがって、ソース・ドレイン領域２２と半導体基板１０間の寄生容量を低減でき、高性能なナノワイヤトランジスタが実現される。
チャネル領域２０のｐ型不純物濃度は、上述のように、例えば、５Ｅ１５ｃｍ−３以上１Ｅ１８ｃｍ−３以下である。不純物による電荷の散乱や、閾値ばらつきを抑制する観点からは、１Ｅ１７ｃｍ−３以下であることが望ましい。
高濃度領域１０ａのｐ型不純物濃度は、例えば、１Ｅ１８ｃｍ−３以上１Ｅ２１ｃｍ−３以下である。１Ｅ１９ｃｍ−３以上１Ｅ２０ｃｍ−３以下であることが望ましい。この範囲を下回ると、十分な閾値調整ができないおそれがある。また、この範囲を上回ると、チャネル領域２０を低濃度に保つプロセスの実現が困難になる恐れがある。
低濃度領域１０ｂのｐ型不純物濃度は、例えば、５Ｅ１５ｃｍ−３以上１Ｅ１８ｃｍ−３以下である。ソース・ドレイン領域２２の寄生容量を低減する観点からは、１Ｅ１７ｃｍ−３以下であることが望ましい。
チャネル領域２０のｐ型不純物濃度は、高濃度領域１０ａのｐ型不純物濃度より一桁以上低いことが望ましく、二桁以上低いことがより望ましい。また、低濃度領域１０ｂのｐ型不純物濃度は、高濃度領域１０ａのｐ型不純物濃度より一桁以上低いことが望ましく、二桁以上低いことがより望ましい。ナノワイヤトランジスタの高性能化と閾値調整とを両立させる観点からである。
なお、不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。
また、狭窄部１６の高さは、上述のように、例えば、１ｎｍ以上４０ｎｍ以下である。狭窄部１６の高さが低い方が、バックゲートバイアスによる閾値の制御性が向上する。したがって、狭窄部１６の高さは２５ｎｍ以下であることが望ましく、１５ｎｍ以下であることがより望ましい。
なお、狭窄部１６の高さや幅は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｏｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）により計測することが可能である。
埋め込み絶縁層の膜厚は、上述のように、例えば、３ｎｍ以上５０ｎｍ以下である。バックゲートバイアスによる閾値の制御性は、埋め込み絶縁層の膜厚が薄い方が向上する。バックゲートバイアスによる閾値の制御性をあげ、閾値調整を容易にする観点から、埋め込み絶縁層の膜厚は２５ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましく、５ｎｍ以下であることがさらに望ましい。
なお、埋め込み絶縁層の膜厚は、例えば、ＴＥＭにより計測することが可能である。
次に、本実施の形態の半導体の半導体装置の製造方法について説明する。図５〜図９は、本実施の形態の半導体装置の製造方法の工程図である。図５、図７、図８、図９は、断面図である。図６は、上面図である。
本実施の形態の半導体装置の製造方法は、半導体基板、半導体基板上の埋め込み絶縁層、埋め込み絶縁層上の半導体層、を備える基板、又は半導体基板を用いて形成した上記構造を準備し、半導体層上にマスク層を形成し、マスク層をパターニングし、パターニングされたマスク層をマスクに、狭窄部、狭窄部より幅が広く狭窄部の一端および他端にそれぞれ接続される２つの幅広部、を有するよう半導体層を、パターニングし、マスク層をマスクに半導体基板中に不純物をイオン注入し、不純物のイオン注入後に狭窄部上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成する。
まず、半導体基板１０、半導体基板１０上の埋め込み絶縁層１２、埋め込み絶縁層１２上の半導体層１４、を備える基板５０を準備する。すなわち、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を準備する。あるいは、例えば、半導体基板１０上に、熱酸化により埋め込み絶縁層１２を形成した後、半導体層１４を堆積することにより、上記構造を形成した基板５０を準備する。半導体基板１０は、例えば、ｐ型の（１００）面シリコン基板である。半導体基板１０のｐ型不純物濃度は、例えば、５Ｅ１５ｃｍ−３以上１Ｅ１７ｃｍ−３以下である。埋め込み絶縁層１２は、例えば、シリコン酸化膜である。半導体層１４は、例えば、ｐ型の単結晶シリコンである。半導体層１４のｐ型不純物濃度は、半導体基板１０と同程度であり、例えば、５Ｅ１５ｃｍ−３以上１Ｅ１７ｃｍ−３以下である。
そして、半導体層１４上にマスク層３０を形成する。マスク層３０は、例えば、シリコン窒化膜である。シリコン窒化膜にかえて、例えば、シリコン酸化膜やレジスト膜を用いることも可能である。マスク層３０形成後の断面形状を、図５のゲート長方向の断面（Ａ−Ａ断面）で示す。
次に、マスク層３０を、例えば、リソグラフィ法およびドライエッチング法を用いてパターニングする。そして、パターニングされたマスク層３０をマスクに、半導体層１４を、例えば、ドライエッチング法によりパターニングする。
この際、半導体層１４が、狭窄部１６、狭窄部１６より幅が広く狭窄部１６の一端および他端にそれぞれ接続される２つの幅広部１８ａ、１８ｂを備えるようパターニングする。
図６に、半導体層１４をパターニングした後の上面図を示す。図７は、半導体層１４をパターニングした後の断面図である。図７（ａ）がＢ−Ｂ断面の断面図、図７（ｂ）がＣ−Ｃ断面の断面図である。
次に、図８に示すように、マスク層３０をマスクに半導体基板１０中に不純物をイオン注入する。図８（ａ）がＢ−Ｂ断面の断面図、図８（ｂ）がＣ−Ｃ断面の断面図である。不純物は、例えば、ｐ型不純物のボロン（Ｂ）である。
マスク層３０に上面を覆われていない半導体基板１０の領域に、不純物イオンがイオン注入され高濃度領域１０ａが形成される。一方、マスク層３０に上面を覆われている半導体基板１０の領域には、不純物イオンがイオン注入されないか、されても僅かであり低濃度領域１０ｂとなる。また、マスク層３０に上面を覆われている半導体層１４、例えば狭窄部１６、も不純物イオンがイオン注入されないか、されても僅かであり低不純物濃度が保たれる。
このように、不純物のイオン注入により、マスク層３０のパターニング後にマスク層３０がない領域の半導体基板１０の不純物濃度を、狭窄部１６の不純物濃度より高くする。このために、イオン注入のＲｐ（Ｐｒｏｊｅｃｔｅｄ Ｒａｎｇｅ）がマスク層３０内におさまるようにすることが望ましい。また、イオン注入のＲｐが、マスク層３０に上面を覆われていない埋め込み絶縁層１２内になく、半導体基板１０内に入るように条件を設定することが望ましい。
また、不純物のイオン注入が、半導体基板１０に対し略垂直に行われることが望ましい。すなわち、イオン注入時のチルト角を０±１度の範囲とすることが望ましく、チルト角を０度とすることがより望ましい。狭窄部１６の側面から不純物が狭窄部１６内に導入されることを抑制するためである。
次に、半導体基板１０中にイオン注入された不純物を、活性化し拡散させる熱処理を行う。熱処理は、例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法により、例えば、不活性ガス雰囲気で、９００℃〜１１００℃、１０ｓｅｃ〜１５０ｓｅｃの範囲で行う。
図９は熱処理後の断面である。図９（ａ）がＢ−Ｂ断面の断面図、図９（ｂ）がＣ−Ｃ断面の断面図である。図９（ａ）に示すように、熱処理により狭窄部１６下の半導体基板１０では、不純物の拡散により高濃度領域１０ａが両側から接することで、低濃度領域１０ｂが消滅し、すべて高濃度領域１０ａとなる。
一方、図９（ｂ）に示すように、幅広部１８ａ、１８ｂ下の半導体基板１０は、不純物の拡散により高濃度領域１０ａが幅広部１８ａ、１８ｂの端部から内側に向けて伸長するが、両側から接することはなく、低濃度領域１０ｂが残存する。
上述のように、狭窄部１６の幅は、例えば、１ｎｍ以上２５ｎｍ以下である。低温・短時間の熱処理で、高濃度領域１０ａが両側から接することを確実にするために、狭窄部１６の幅は、２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
図１０は、本実施の形態の半導体装置の製造方法のシミュレーション結果を示す図である。図１０（ａ）がシミュレーションを行った素子構造を示す断面図、図１０（ｂ）がシミュレーションの結果得られた不純物の濃度分布である。
ナノワイヤ（狭窄部）はシリコンで、幅は２０ｎｍ、高さは１５ｎｍとした。埋め込み絶縁層はシリコン酸化膜で、厚さは５ｎｍとした。マスク層はシリコン窒化膜で厚さ６０ｎｍとした。イオン注入は、ボロン（Ｂ）を５ｋｅＶ、１Ｅ１５ｃｍ−２で行った。イオン注入後の熱処理としてのアニールは、１０３５℃、１２０ｓｅｃで行った。
図１０（ｂ）中、白丸が本実施の形態の製造方法すなわち、マスク層を剥離する前にイオン注入を行った場合である。黒丸がマスク層を剥離した後、イオン注入を行った場合である。
図１０（ｂ）で明らかなように、本実施の形態の製造方法では、ナノワイヤ中の不純物濃度が、マスク層を剥離してイオン注入する場合に比べ、一桁以上低減する。一方、ナノワイヤ直下の半導体基板の濃度はイオン注入とその後の熱処理による不純物拡散で高濃度になる。
その後、マスク層３０を除去した後、狭窄部１６の側面と上面にゲート絶縁膜２４を形成する。ゲート絶縁膜２４は、例えばシリコン酸化膜である。また、シリコン酸化膜に限らず、高誘電率膜（ｈｉｇｈ−ｋ膜）等を適用することも可能である。
次に、ゲート絶縁膜２４の上にゲート電極２６形成用の多結晶シリコン層を形成し、さらに多結晶シリコン層上に、例えば、シリコン窒化膜のハードマスク層を形成し、このハードマスク層をパターニングする。
次に、ハードマスク層をマスクとして、多結晶シリコン層、ゲート絶縁膜２４をパターニングする。そして、狭窄部１６上の一部にのみゲート電極２４の多結晶シリコン層とゲート絶縁膜２４を残す。
次に、全面に、例えば、シリコン窒化膜を堆積後、ドライエッチング法によりゲート電極２６の両側に、ゲート側壁２８を形成する。ゲート側壁２８のゲート長方向の厚さは、例えば、５ｎｍ〜３０ｎｍ程度である。
次に、例えば、ｎ型不純物のヒ素（Ａｓ）のイオン注入を行い、ｎ型拡散層のソース・ドレイン領域２２を形成する。
イオン注入後に、熱処理を行い、不純物の活性化および半導体層１４の結晶性の回復を行う。なお、このイオン注入の前あるいは後に、ソース・ドレイン領域２２上に厚さ数十ｎｍ程度のシリコン層をエピタキシャル成長し、寄生抵抗の低減を図ることも可能である。
上記、製造方法により、図１〜図４に示したナノワイヤトランジスタが製造される。その後、公知の製造方法により、上層の金属配線等を形成する。
以上、本実施の形態によれば、ナノワイヤのチャネル領域の不純物濃度を低濃度に保ったまま、チャネル領域下の半導体基板１０の不純物濃度を高濃度化することが可能となる。したがって、オン電流の低下や閾値のばらつきを抑制しつつ、ナノワイヤトランジスタの閾値調整が可能となる。
同時に、ソース・ドレイン領域２２下の半導体基板１０の不純物濃度を低濃度に保つことができるため、ソース・ドレイン領域２２と半導体基板１０間の寄生容量が低減される。したがって、高性能なナノワイヤトランジスタが製造できる。
以上、本実施の形態の半導体装置および半導体装置の製造方法によれば、閾値が調整され、かつ、高い性能を備える半導体装置およびその製造方法を提供することが可能となる。
（第２の実施の形態）
本実施の形態の半導体装置は、半導体基板の高濃度領域と低濃度領域の境界が、幅広部の端部の直下の位置にあること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
図１１は、本実施の形態の半導体装置の断面図である。ソース・ドレイン領域のゲート幅方向の断面（Ｃ−Ｃ断面）である。図１１に示すように、幅広部１８ａの端部の直下の位置に、高濃度領域１０ａと低濃度領域１０ｂの境界が設けられる。ここで、幅広部１８ａの端部の直下の位置と、高濃度領域１０ａと低濃度領域１０ｂの境界の水平方向の離間距離について、２０ｎｍ程度の誤差は許容するものとする。
図１２は、本実施の形態の半導体装置の製造方法の上面図である。図１２は、マスク層３０と半導体層１４をパターニングした後、マスク層３０上に、不純物拡散抑制のためのイオン注入用のマスク層３２を形成した状態を示す。イオン注入用のマスク層３２は、例えば、レジストである。
マスク層３２の形成は、半導体基板１０を高濃度化する不純物の活性化・拡散の熱処理の前であれば、不純物拡散抑制のためのイオン注入の前であっても後であってもかまわない。
マスク層３２は、少なくとも、狭窄部１６上のチャネル領域を覆い、幅広部１８ａ、１８ｂの端部が露出するよう形成される。このマスク層３２をマスクに、フッ素（Ｆ）、ゲルマニウム（Ｇｅ）、または、炭素（Ｃ）がイオン注入される。
半導体基板１０を高濃度化する不純物、例えば、ボロン（Ｂ）を活性化し、拡散する熱処理の際に、上記フッ素（Ｆ）、ゲルマニウム（Ｇｅ）、または、炭素（Ｃ）がボロン（Ｂ）と共存することにより、ボロンの半導体基板１０内での拡散が抑制される。したがって、ボロンが、幅広部１８ａ、１８ｂの端部、すなわち、ソース・ドレイン領域２２の端部から内側に向けて拡散することが抑制される。よって、イオン注入直後の不純物プロファイルが保たれ、幅広部１８ａの端部の直下の位置に、高濃度領域１０ａと低濃度領域１０ｂの境界の位置が保たれることになる。
熱処理後は、第１の実施の形態と同様の製造方法で製造される。
本実施の形態の半導体装置および半導体装置の製造方法によれば、ソース・ドレイン領域２２と半導体基板１０の高濃度領域１０ａとの重なりが減ることで、ソース・ドレイン領域２２と半導体基板１０間の寄生容量がさらに低減する。したがって、第１の実施の形態の効果に加え、さらに高性能化した半導体装置が実現される。
（第３の実施の形態）
本実施の形態の半導体装置は、狭窄部が複数存在すること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
図１３は、本実施の形態の半導体装置の上面図である。図１４は、図１３のＢ−Ｂ断面の断面図である。
図に示すように、チャネル領域２０ａ、２０ｂ、２０ｃを備える３本の平行に配置される狭窄部１６ａ、１６ｂ、１６ｃを備えている。そして、それぞれの一端および他端にソース・ドレイン領域２２となる幅広部１８ａ、１８ｂが接続されている。
本実施の形態の半導体装置によれば、第１の実施の形態の効果に加え、駆動力の増大した半導体装置の実現が可能となる。
なお、狭窄部の本数は３本に限らず、２本であっても４本以上であってもかまわない。
（第４の実施の形態）
本実施の形態の半導体装置は、半導体装置が、狭窄部の側面上のみにゲート絶縁膜が形成されるフィン型トランジスタであること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
図１５は、本実施の形態の半導体装置の断面図である。図１５は、ゲート電極部のゲート幅方向の断面（Ｂ−Ｂ断面）である。図１５に示すように、本実施の形態の半導体装置は、狭窄部のチャネル領域２０の側面上のみにゲート絶縁膜２４が形成されるフィン型トランジスタである。
フィン型トランジスタは、第１の実施の形態の製造方法において、例えば、マスク層３０をゲート絶縁膜２４の形成前に剥離しないことで製造が可能である。
本実施の形態の半導体装置および半導体装置の製造方法によっても、閾値が調整され、かつ、高い性能を備える半導体装置およびその製造方法を提供することが可能となる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
たとえば、実施の形態では電子をキャリアとするｎ型トランジスタを例に説明したが、本発明を、正孔をキャリアとするｐ型トランジスタに適用することも可能である。その場合は、例えば、ｐ型不純物にかえてｎ型不純物を基板中にイオン注入して高濃度領域を形成する。ｎ型不純物としては、例えば、リン（Ｐ）またはヒ素（Ａｓ）が適用される。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０ 半導体基板
１０ａ 高濃度領域
１０ｂ 低濃度領域
１２ 埋め込み絶縁層
１４ 半導体層
１６ 狭窄部
１８ａ 幅広部
１８ｂ 幅広部
２０ チャネル領域
２２ ソース・ドレイン領域
２４ ゲート絶縁膜
２６ ゲート電極
２８ ゲート側壁
３０ マスク層
５０ 基板

Claims (6)

  1. 半導体基板と、
    前記半導体基板上に形成される埋め込み絶縁層と、
    前記埋め込み絶縁層上に形成され、狭窄部、前記狭窄部より幅が広く前記狭窄部の一端および他端にそれぞれ接続される２つの幅広部、を有する半導体層と、
    前記狭窄部の側面に形成されるゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、を備え、
    前記狭窄部下の前記半導体基板および前記幅広部下の前記半導体基板が第１導電型であり、
    前記狭窄部下の前記半導体基板の第１導電型の不純物濃度が前記狭窄部の第１導電型の不純物濃度より高く、
    前記狭窄部下の前記半導体基板の第１導電型の不純物濃度が前記幅広部下の前記半導体基板の第１導電型の不純物濃度より高いことを特徴とする半導体装置。
  2. 前記狭窄部下の前記半導体基板の不純物濃度が１Ｅ１８ｃｍ−３以上１Ｅ２１ｃｍ−３以下であることを特徴とする請求項１記載の半導体装置。
  3. 前記埋め込み絶縁層の膜厚が３ｎｍ以上２５ｎｍ以下であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 半導体基板、前記半導体基板上の埋め込み絶縁層、前記埋め込み絶縁層上の半導体層、を有する基板を準備し、
    前記半導体層上にマスク層を形成し、
    前記マスク層をパターニングし、
    パターニングされた前記マスク層をマスクに、狭窄部、前記狭窄部より幅が広く前記狭窄部の一端および他端にそれぞれ接続される２つの幅広部、を有するよう前記半導体層を、パターニングし、
    前記マスク層をマスクに前記半導体基板中に不純物をイオン注入し、
    前記不純物のイオン注入後に、熱処理を行って前記不純物を拡散させ、前記狭窄部下の前記半導体基板の不純物濃度を、前記幅広部下の前記半導体基板の不純物濃度よりも高くし、
    前記不純物のイオン注入後に前記狭窄部上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。
  5. 前記不純物のイオン注入により、前記マスク層のパターニング後に前記マスク層がない領域の前記半導体基板の不純物濃度を、前記狭窄部の不純物濃度より高くすることを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記不純物のイオン注入が、前記半導体基板に対し略垂直に行われることを特徴とする請求項４または請求項５記載の半導体装置の製造方法。
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