JP5355702B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、ソース／ドレイン領域（Ｓ／Ｄ）に金属間化合物を形成したＭＯＳ型の半導体装置及びその製造方法に関する。
Fin-FET，Tri-gate MOSFET に代表される立体構造ＭＯＳＦＥＴのＳ／Ｄ部形成工程では、イオン注入による注入不純物分布制御性の確保及びアモルファス化した薄膜フィン（Fin）部の再結晶化が困難である、と云う問題が微細化の進展と共に顕在化している。
これらの問題に対し、アモルファス化を伴うほどの高ドーズイオン注入を必要としないメタルＳ／Ｄ−ＭＯＳＦＥＴが提案されている（例えば、特開2006-100600号公報）。このメタルＳ／Ｄ−ＭＯＳＦＥＴでは、Ｓ／Ｄ部及びエクステンション部をシリサイド（例えば、NiSi，Ni(Pt)Si）により形成する。しかし、ＭＯＳＦＥＴの電流駆動能力及び短チャンネル効果耐性を決定するエクステンション部とゲートのオーバーラップ長は、その重要性にも拘わらず積極的な制御はなされてこなかった。
また、Ｓ／Ｄ部においてもニッケル（Ｎｉ）の堆積量、反応時の温度ばらつき等の影響によりＮｉの拡散を制御するのが困難となる。特に、フィン幅が３０ｎｍ以下の領域では、形成されるシリサイド膜厚の制御が更に困難となり、フィンボディを完全にシリサイド化してしまうという問題が発生している。フィンボディを完全にシリサイド化させてしまうと、チャネルからシリサイドで形成されるドレイン部への電流パスが制限されることにより寄生抵抗が増大し、大幅な電流駆動力劣化を招く。さらに、ＳＯＩ基板を用いた系では、ＢＯＸ層の低い熱伝導率に起因する熱勾配に伴う異常成長や凝集が局所的に起こり、シリサイド膜厚及びゲートオーバーラップ長の制御は困難を極める。
本発明の目的は、Ｓ／Ｄ部に形成する金属間化合物膜の膜厚を制御することができ、寄生抵抗の低減をはかり得るＭＯＳ型半導体装置及びその製造方法を提供することにある。
また、本発明の一実施形態に係わる半導体装置の製造方法は、Ｓｉ層の一部でありソース／ドレイン領域に挟まれるチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、少なくとも前記ソース／ドレイン領域上にＧｅを主成分とする膜を成長する工程と、前記Ｇｅを主成分とする膜を金属と反応させることにより、深さ方向の接合位置が前記Ｇｅを主成分とする膜の成長界面と同一である金属間化合物膜を形成する工程と、を含むことを特徴とする。
また、本発明の別の一態様に係わる半導体装置は、面方位（１００）又は（１１０）を有するＳｉ層と、Ｓｉ層上の一部にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記Ｓｉ層に形成されたソース／ドレイン領域と、 前記ソース／ドレイン領域上に形成されたＧｅを主成分とする膜と金属との化合物からなり、深さ方向の前記ソース／ドレイン領域との接合位置が前記Ｇｅを主成分とする膜の成長界面と同一であり、前記ゲート電極側の端面と前記ゲート電極との距離が前記Ｓｉ層から離れるほど長くなっている金属間化合物膜と、を具備したことを特徴とする。
本発明によれば、Ｓ／Ｄ部に形成する金属間化合物膜の膜厚を制御することができ、寄生抵抗の低減をはかることができる。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
本実施形態では、ＳＯＩ（Silicon On Insulator）基板を用いた［不純物後注入 Tri-gate MOSFET］の例を示す。ＳＯＩ基板のＳＯＩ層膜厚は、例えば５０ｎｍとする。
本実施形態では、ＳＯＩ（Silicon On Insulator）基板を用いた［不純物後注入 Tri-gate MOSFET］の例を示す。ＳＯＩ基板のＳＯＩ層膜厚は、例えば５０ｎｍとする。
前述した課題に対し本実施形態では、エクステンション部及びＳ／Ｄ部にＧｅ若しくは高Ｇｅ濃度ＳｉＧｅをエピタキシャル成長する。この上に、従来法と同様に、例えばＮｉを堆積し熱処理によりジャーマナイデーション（Germanidation）を行う、即ち金属間化合物（ＮｉＧｅ）の形成を行う。ＮｉのＧｅ中及びＳｉ中の拡散係数の違い、及びゲルマニウム化合物（Germanide）と珪化物（Silicide）の形成温度域の違い、を利用して選択的にゲルマニウム化合物を形成することにより、メタルＳ／Ｄ，エクステンション部の制御を行う。未反応ＮｉはＨＣｌ薬液処理によって除去する。本手法によりフィンボディを完全にシリサイド化してしまう問題は解消され、寄生抵抗の低減が可能となる。
図１（ａ）〜（ｄ）は、本実施形態の Tri-gate MOSFET の概略構造を示す断面図である。図１（ａ）はＳｉフィンの延長方向に沿った断面図、図１（ｂ）は図１（ａ）の矢視Ｂ−Ｂ’方向断面図、図１（ｃ）は図１（ａ）の矢視Ｃ−Ｃ’方向断面図、図１（ｄ）は図１（ａ）の矢視Ｄ−Ｄ’方向断面図である。図中の１１はＳＯＩ基板の支持基板、１２はＳＯＩ基板の埋め込み絶縁膜、１３はＳＯＩ基板のＳｉ層、１４はゲート絶縁膜、１５はゲート電極、１６は側壁絶縁膜、１７はＮｉＧｅ層（金属間化合物膜）を示している。
ＳＯＩ基板のＳｉ層１３が複数本のフィン状に形成され、これらのＳｉ層１３と直交する方向に複数本のゲート電極１５が形成されている。ゲート電極１５は、ポリＳｉから形成され、Ｓｉ層１３の両側面及び上面を覆うように形成されている。さらに、ゲート電極１５とＳｉ層１３との間には、Ｓｉ酸化膜等のゲート絶縁膜１４が形成されている。
ゲート電極１５の側面には、Ｓｉ酸化膜等からなるゲート側壁絶縁膜１６が形成されている。ゲート電極１５で囲まれたＳｉ層１３のチャネル領域を挟むように、Ｓｉ層１３にソース／ドレイン領域（Ｓ／Ｄ部）が形成されている。このＳ／Ｄ部の表面にはＮｉＧｅ層１７が形成されている。ここで、ＮｉＧｅ層１７はＳｉ層１３の表面部のみに形成され、ゲート電極１５側の端面は結晶の面方位で決まるファセットを有している。
また、本手法でのＳ／Ｄ部及びエクステンション部の形成には、ＮｉＧｅ層１７の形成後にＮｉＧｅ層１７へのイオン注入及び低温での活性化アニールによる手法を適用する。ＮｉＧｅ層１７の形成後にイオン注入を行うため、アモルファス化の問題は解消される。但し、エクステンションイオン注入によるアモルファス化の問題が顕在化しない場合は、エクステンション部へのイオン注入はＮｉＧｅ層１７の形成前でも構わない。
何れの手法においても、ＮｉＧｅとＳｉでの不純物の固溶限及び拡散係数の違いから、活性化アニール時、若しくはジャーマナイド（Germanide）化反応時に不純物がＮｉＧｅ／Ｓｉ界面に偏析し活性化率の高い、急峻な接合界面が形成可能となる。
本発明者らは、面方位（１００）又は（１１０）のＳｉ基板の上に３０ｎｍのＧｅ層を形成した試料において、選択的にゲルマニウム化合物が形成される温度領域を実験的に確認している。上記試料を異なる温度で熱処理した場合の顕微鏡写真を、図２（ａ）〜（ｃ）に示す。
図２（ａ）は、Ｓｉ基板上にＧｅ層を形成した状態である。Ｇｅ層上にＮｉ層を形成したこの試料に対し、２５０℃で熱処理した場合、図２（ｂ）に示すように、ＧｅとＮｉは殆ど反応しない。これに対し３００℃で熱処理した場合、図２（ｃ）に示すように、全てのＧｅがジャーマナイド化に使用され、ＧｅとＮｉが反応してＮｉＧｅ層が形成される。このとき、ＮｉとＳｉは殆ど反応しない。これは、シリサイド化温度がジャーマナイド化温度に比して高いためである。また、３５０℃で熱処理すると、図２（ｄ）に示すように、ＮｉＧｅ層が形成されると共に、ＮｉとＳｉが反応してＮｉＳｉ層が形成される。これは、温度が高くなりＳｉもＮｉと反応するようになったためである。
図３は、アニール温度とシート抵抗との関係を示す図である。白丸はＧｅの面方位が（１００）の場合、黒丸はＧｅの面方位が（１１０）の場合である。２５０℃以下では、シート抵抗は大きく（特に（１００）のシート抵抗が大きく）なっている。これは、ＮｉとＧｅが殆ど反応していないことを意味する。２７５℃以上になると、シート抵抗が低下している。これは、ＮｉとＧｅが反応していることを意味する。また、３２５℃を越えると、（１００）のシート抵抗は大幅に低下している。これは、ＮｉとＳｉが反応していることを意味している。従って、ＧｅのみをＮｉと反応させるには、２７５℃〜３２５℃が望ましい温度範囲と云える。
また、本発明者らは、３００℃で熱処理した場合、熱処理時間に殆ど影響されることなくゲルマニウム化合物が選択的に形成されるのを実験的に確認している。先と同じ試料を用い、異なる時間で熱処理した場合の顕微鏡写真を、図４（ａ）〜（ｃ）に示す。
３００℃，５分の熱処理では、図４（ａ）に示すように、ＮｉとＧｅとの反応が進み、ＮｉＧｅが形成されるのが分かる。３００℃，１０分の熱処理では、図４（ｂ）に示すように、ＮｉとＧｅの反応が更に進みＧｅの全体がＮｉと反応してＮｉＧｅになっているのが分かる。３００℃，２０分の熱処理では、図４（ｃ）に示すように、ＮｉＧｅの量は殆ど変わらず、ＮｉとＧｅの反応が既に飽和しているのが分かる。このとき、ＮｉとＳｉとの反応は殆ど生じていない。
図５は、面方位が（１００）のＧｅ層を３００℃で熱処理したときのアニール時間に対するシート抵抗の変化を示す図である。アニールが始まるとシート抵抗が徐々に低下し、１０分でほぼ一定となり、それ以上の時間アニールしてもシート抵抗の変化は殆ど無い。これは、Ｓｉ基板上に薄く形成されたＧｅのみがＮｉと反応し、下地のＳｉはＮｉと反応していないことを意味する。
また、Fin-FET，Tri-gate MOSFET の製造では一般に、寄生抵抗を低減させるためにエクステンション部のＳｉせり上げエピ成長が多用されている。しかし、このような手法では、せり上げ部とゲートが近接することによるフリンジ容量の増大が問題となり、寄生抵抗の低減と寄生容量の増大とのトレードオフとなっている。本手法では、Fin-FET 及び Tri-gate MOSFET において、ゲートとのフリンジ容量を低減させることができ、上記の問題をも解決することができる。
図６（ａ）（ｂ）及び図７（ａ）（ｂ）に、本手法による構造を従来手法による構造と比較して示す。図６及び図７は、Ｓｉ層上に形成されるシリサイド層（又はジャーマナイド層）の形状及びフリンジ容量発生の様子を説明するためのもので、（ａ）はＳｉ層の延長方向に沿った断面図、（ｂ）は（ａ）の矢視Ｂ−Ｂ’方向断面図である。
従来手法では、図６（ａ）（ｂ）に示すように、Ｓｉ層１３の表面部全体にＮｉＳｉ層１７が形成されるために、Ｓｉせり上げ部とゲートが近接することによるフリンジ容量の増大を招くことになる。
これに対し本実施形態では、ゲートエッジからＳ／Ｄコンタクトプラグに至るＳ／Ｄ部に選択成長するＮｉＧｅ層１７がファセットを形成する。これを利用することにより、図７（ａ）（ｂ）に示すように、ゲートエッジからの距離が離れるほど、その成長膜厚が増加する構造を形成することで、ゲートとのフリンジ容量を低減することができる。即ち、ＮｉＧｅ層１７のゲート電極１５側の端面とゲート電極１５との距離がＳｉ層１３から離れるほど長くなるファセットを形成することにより、ゲートとのフリンジ容量を低減することができる。また、選択成長したＧｅのみがジャーマナイド化するため、過剰シリサイド化に伴う寄生抵抗の増大を抑制することが可能である。
図８（ａ）に示すように、Fin-FET や Tri-gate MOSFET で通常問題となるのが、Ｓ／Ｄ部のフィンボディが完全にシリサイド化されてしまうことに起因する寄生抵抗の増大である。Ｓ／Ｄ部のフィンボディが完全にシリサイド化されると、ドレイン端において寄生抵抗が増大する。また、フィンボディの完全なシリサイド化を抑制するために、図８（ｂ）に示すように、シリサイド層を薄くすると、高抵抗化を招くことになる。
本実施形態で提案する手法を用いてフィンボディ中心部に低抵抗Ｓｉ層を残すような素子構造をとることで、ドレイン端の寄生抵抗低減が可能となる。さらに、上記手法により形成したＭＯＳＦＥＴではゲート電極下部へのメタルＳ／Ｄ、（エクステンション部）のオーバーラップ量Ｌｏｖは、ジャーマナイド形成前のＧｅの選択成長によって制御され、そのゲート幅方向へのばらつきは大幅に低減する。このＬｏｖのばらつきは、直接ＭＯＳＦＥＴのしきい値ばらつきとなるため、本実施形態で提案する手法を適用することで、ＭＯＳＦＥＴばらつきの大幅な低減が可能である。
さらに、Fin-FET 及び Tri-gate MOSFET では、ゲートエッジからＳ／Ｄコンタクトプラグに至るＳ／Ｄ部の体積がプレーナＭＯＳＦＥＴに対して相対的に減少することに起因して寄生抵抗が増大する。この問題の対策としてエクステンション部のＳｉせり上げエピ成長が多用されている。しかしながら、スケーリング則に伴いコンタクトゲートピッチ（Contacted gate pitch）が縮小されると、せり上げのエピ成長自体が困難になる。さらに、せり上げ部とゲートが近接することによるフリンジ容量の増大が問題となり、寄生抵抗の低減と寄生容量の増大とのトレードオフとなっている。
本実施形態では、せり上げのエピ成長の膜厚を５ｎｍから３０ｎｍと従来手法よりも低く、かつファセットを形成することで、ゲートエッジからの距離が離れるほど、その成長膜厚が増加する構造を形成する。この結果、自己整合的にゲートとのフリンジ容量を低減しながら寄生抵抗を低減する構造を実現可能である。また、選択成長したＧｅのみがジャーマナイド化するため、図８（ｃ）に示すように、Ｓｉ層をＳ／Ｄからチャネルまで連続したものとすることができ、過剰シリサイド化に伴う寄生抵抗の増大を抑制することが可能となる。
このように本実施形態で提案しているメタルＳ／Ｄの適用により寄生抵抗を低減しながら、せり上げのエピ成長に伴う寄生容量の増大を最小限に抑えることが可能となる。また、サイドウォール幅の縮小による、更なるコンタクトゲートピッチの縮小が可能である。さらに、ＳＤ部のフィン構造が単純化されるため、Ｖｉａ型（１本のフィンＳ／Ｄに対して、各々１個のコンタクトが落ちるコンタクト形状）ではなく、Ｂａｒ型（複数本のフィンＳ／Ｄ部に対して、ライン上に纏めて１個のコンタクトが落ちるコンタクト形状）のコンタクトプラグが使用可能になる。
次に、本実施形態の製造方法について、図９（ａ）（ｂ）〜図１４（ａ）（ｂ）を参照して説明する。なお、図９（ａ）（ｂ）〜図１４（ａ）（ｂ）の断面図において、（ａ）は（ｂ）の矢視Ａ−Ａ’方向断面図に相当している。
図９（ａ）（ｂ）に示すように、Ｓｉ基板（支持基板）１１上に埋め込み絶縁膜１２を介してＳｉ層１３を形成したＳＯＩ基板を用意する。このＳＯＩ基板上に窒化膜若しくは酸化膜によってハードマスク層２１を形成後、リソグラフィ技術及びＲＩＥによってフィンパターンをハードマスク層に転写する。形成されたハードマスク層２１をマスクに用い、ＳＯＩ基板をＢＯＸ層界面までエッチングすることにより、Ｓｉ層１３のフィン構造を形成する。
次いで、ゲート絶縁膜１４として熱酸化、窒化によるＳｉＯ2 ，ＳｉＯＮ、ＡＬＤ等によるＨｆＯ2 ，ＨｆＡｌxＳｉＯy ，ＨｆＡｌＳｉＯＮ，Ａｌ2Ｏ3，Ｌａ2Ｏ3，ＨｆＬａxＯy ，ＨｆＬａＳｉＯＮ，ＨｆＬａＡｌＳｉＯ，ＬａｘＡｌｙＯ等の絶縁膜を形成後、その上にポリＳｉ，金属，若しくはその積層構造で構成されるゲート電極１５を形成する。なお、後述する図１０ではゲート絶縁膜１４は図示されていない。
続いて、ゲート電極１５の両側面にはＳｉ酸化膜、Ｓｉ窒化膜若しくはこれらの積層構造からなる例えば５ｎｍのゲート側壁絶縁膜１６を形成し、図１０（ａ）（ｂ）の構造を得る。この状態で、Ｈａｌｏ注入としてｎＦＥＴにＢ，ＢＦ２，Ｉｎなど、ｐＦＥＴにＰ，Ａｓ，Ｓｂなどの不純物を斜め注入により１０12から１０13ｃｍ-2オーダーのドーズ量で注入する。但し、このＨａｌｏ注入は必須ではなく、省略することも可能である。
次いで、図１１（ａ）（ｂ）に示すように、エクステンション及びＳ／Ｄ部に、例えばＣＶＤ法によりＧｅ層２２を１０ｎｍの厚さに選択成長する。ここで、Ｇｅ層２２の代わりにＳｉＧｅ層を形成して、いわゆるエレベーテッドＳ／Ｄ構造にしても良い。
次いで、図１２（ａ）（ｂ）に示すように、スパッタによりＮｉを例えば５ｎｍ堆積した後、ＲＴＡによって３００℃，１分の熱処理を行い、ＮｉＧｅ層（ニッケルジャーマナイド）１７を形成する。その後、薬液処理によって未反応のＮｉを除去する。
本手法により形成したＮｉＧｅ層１７はその成長がＧｅ／Ｓｉエピ界面で停止するために、膜厚方向及び横方向の異常成長が抑制されることで均一に制御されたＮｉＧｅ／Ｓｉ界面を実現する。その結果、接合リーク電流が大幅に低減できる。
次いで、図１３（ａ）（ｂ）に示すように、形成されたＮｉＧｅ層１７越しにｎＭＯＳＦＥＴにはＰ若しくはＡｓ、ｐＭＯＳＦＥＴにはＢ，ＢＦ2 などの不純物を１０15ｃｍ-2オーダーのドーズ量でイオン注入する。続いて、６００℃程度の低温で活性化アニールを行うことで不純物をジャーマナイド中で拡散させ、ＮｉＧｅ／Ｓｉ界面で活性化させることでＳ／Ｄを形成することによりトランジスタを作製する。
ジャーマナイド形成後にイオン注入を行うため、アモルファス化の問題は解消される。このソース及びドレイン不純物注入の際に、ＮｉＧｅ／Ｓｉ界面に形成されるショットキー接合のショットキー障壁高さを制御する目的で、ショットキー障壁を変調する効果を持つ元素（例えばＳ，Ｙｂ，Ａｌ）を共注入することも可能である。
このように本実施形態によれば、Ｓ／Ｄ部に選択成長する層の膜厚を制御することができ、Ｓ／Ｄ部に選択成長する層とゲート電極が近接することによるフリンジ容量の増大を抑制することができる。従って、寄生抵抗の低減と共に寄生容量の低減をはかることができる。また、ＮｉＧｅ層１７の膜厚及び形状をＧｅ−Ｓｉ界面で定義することで、接合深さ及び、Ｓ／Ｄ部とゲートとのオーバーラップ長の制御性を向上させる。さらに、Ｓ／Ｄ部が金属と反応して、完全に金属半導体間化合物となることによる寄生抵抗増大を抑制することで、大幅な歩留まり向上と性能向上の両立を実現することができる。
（第２の実施形態）
本実施形態では、ＳＯＩ基板を用いた［不純物先注入 Tri-gate MOSFET］の例を示す。なお、素子構造は、前記図１に示すものと同様であるので、ここでは製造工程についてのみ説明する。
本実施形態では、ＳＯＩ基板を用いた［不純物先注入 Tri-gate MOSFET］の例を示す。なお、素子構造は、前記図１に示すものと同様であるので、ここでは製造工程についてのみ説明する。
先に説明した第１の実施形態と同様に、前記図９（ａ）（ｂ）に示すように、Ｓｉ層１３のフィン構造を形成した後、前記図１０（ａ）（ｂ）に示すように、ゲート絶縁膜１４，ゲート電極１５、及びゲート側壁絶縁膜１６を形成する。この状態でＨａｌｏ注入として、ｎＭＯＳＦＥＴにＢ，ＢＦ2，Ｉｎなど、ｐＭＯＳＦＥＴにＰ，Ａｓ，Ｓｂなどの不純物を斜め注入により１０12から１０13ｃｍ-2オーダーのドーズ量で注入する。
次いで、ｎＭＯＳＦＥＴにはＰ若しくはＡｓ、ｐＭＯＳＦＥＴにはＢ，ＢＦ2などの不純物を１０15ｃｍ-2オーダーのドーズ量でイオン注入及び活性化アニールを行う。但し、この段階でのＳ／Ｄ部，エクステンションのイオン注入及び活性化は必須ではなく、Ｇｅエピ成長後のみでも構わない。このソース及びドレイン不純物注入の際に、ジャーマナイド／シリコン界面に形成されるショットキー接合のショットキー障壁高さを制御する目的でショットキー障壁を変調する効果を持つ元素（例えばＳ，Ｙｂ，Ａｌ）を注入することも可能である。
次いで、前記図１１（ａ）（ｂ）に示すように、エクステンション及びＳ／Ｄ部に、例えばＣＶＤ法によりＧｅ層２２を１０ｎｍの厚さに選択成長する。続いて、ｎＭＯＳＦＥＴにはＰ若しくはＡｓ、ｐＭＯＳＦＥＴにはＢ，ＢＦ2などの不純物を１０15ｃｍ-2オーダーのドーズ量でイオン注入及び活性化アニールを行う。但し、この段階でのＳ／Ｄ部，エクステンションのイオン注入及び活性化は必須ではなく、Ｇｅエピ成長前のみでも構わない。
次いで、先の第１の実施形態と同様に、前記図１２（ａ）（ｂ）に示すように、ＮｉＧｅ層１７を形成した後に、未反応のＮｉを除去する。
本手法により形成したＮｉＧｅ層１７はその成長がＧｅ／Ｓｉエピ界面で停止するために、膜厚方向及び横方向の異常成長が抑制されることで均一に制御されたＮｉＧｅ／Ｓｉ界面を実現する。その結果、接合リーク電流が大幅に低減できる。このジャーマナイド形成時に不純物をジャーマナイド中で拡散させ、ＮｉＧｅ／Ｓｉ界面に偏析させることでトランジスタを構成する。
このように本実施形態によれば、フィンボディ中心部に低抵抗Ｓｉ層を残すような素子構造をとることで、ドレイン端の寄生抵抗低減が可能となる。さらに、ゲート電極下部へのメタルＳ／Ｄ、エクステンション部のオーバーラップ量Ｌｏｖのゲート幅方向へのばらつきが大幅に低減するため、ＭＯＳＦＥＴのしきい値のばらつきの大幅な低減が可能である。また、ファセット形成により自己整合的にゲートとのフリンジ容量を低減しながら寄生抵抗を低減する構造を実現可能である。さらに、選択成長したＧｅのみがジャーマナイド化するため、過剰シリサイド化に伴う寄生抵抗の増大を抑制することが可能となる。
このように、不純物をＳ／Ｄ部ジャーナイド形成前に注入する方法であっても、先の第１の実施形態と同様の効果が得られる。
（第３の実施形態）
本実施形態では、ＳＯＩ基板を用いた［不純物後注入 Ge channel Tri-gate MOSFET］の例を示す。ＳＯＩ基板のＳＯＩ層膜厚は例えば５０ｎｍとする。
本実施形態では、ＳＯＩ基板を用いた［不純物後注入 Ge channel Tri-gate MOSFET］の例を示す。ＳＯＩ基板のＳＯＩ層膜厚は例えば５０ｎｍとする。
図１４（ａ）〜（ｄ）は、本実施形態の Ge channel Tri-gate MOSFET の概略構造を示す断面図である。図１４（ａ）はＳｉフィンの延長方向に沿った断面図、図１４（ｂ）は図１４（ａ）の矢視Ｂ−Ｂ’方向断面図、図１４（ｃ）は図１４（ａ）の矢視Ｃ−Ｃ’方向断面図、図１４（ｄ）は図１４（ａ）の矢視Ｄ−Ｄ’方向断面図である。なお、前記図１（ａ）〜（ｄ）と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、Ｓｉ層１３のチャネル部にＧｅ層３３を形成したことにある。即ち、Ｓｉ層１３のチャネル部にはＧｅ層３３が形成され、このＧｅ層３３上にゲート絶縁膜１４を介してゲート電極１５が形成されている。
ゲート電極１５の側面にはゲート側壁絶縁膜１６が形成されている。ゲート電極１５で囲まれたＧｅ層３３のチャネル領域を挟むように、Ｓｉ層１３にソース／ドレイン領域が形成されている。ソース／ドレイン領域の表面にはＮｉＧｅ層１７が形成されている。ここで、ＮｉＧｅ層１７はＳｉ層１３の露出表面部のみに形成されており、チャネル部はＧｅ層３３となっている。
次に、本実施形態の製造方法について、図１５（ａ）（ｂ）〜図１８（ａ）（ｂ）を参照して説明する。なお、図１５（ａ）（ｂ）〜図１８（ａ）（ｂ）の断面図において、（ａ）は（ｂ）の矢視Ａ−Ａ’方向断面図に相当している。
まず、先の第１の実施形態と同様に、前記図９（ａ）（ｂ）に示すように、ＳＯＩ基板上にハードマスク層２１を形成後、ハードマスク層２１を用いてＳＯＩ基板をＢＯＸ層界面までエッチングすることでＳｉ層１３のフィン構造を形成する。
次いで、図１５（ａ）（ｂ）に示すように、マスク層２１を除去した後に、Ｓｉ層１３の表面全体にＧｅ層３３を、例えばＣＶＤ法により１０ｎｍの厚さに選択成長する。
次いで、図１６（ａ）（ｂ）に示すように、ゲート酸化膜１４として熱酸化、ＧｅＯ2 窒化によるＧｅＯＮ、ＡＬＤ等によるＨｆＯ2，ＨｆＡｌxＯy，Ａｌ2Ｏ3，Ｌａ2Ｏ3，ＬａxＡｌyＯ等の絶縁膜を形成後、その上にポリＳｉ，金属、若しくはその積層構造で構成されるゲート電極１５を形成する。なお、図１５（ａ）（ｂ）ではゲート絶縁膜１４は見えていない。
続いて、ゲート電極１５の両側面にはＳｉ酸化膜、Ｓｉ窒化膜若しくはこれらの積層構造からなる例えば５ｎｍのゲート側壁絶縁膜１６を形成する。この状態で、Ｈａｌｏ注入としてｎＭＯＳＦＥＴにＢ，ＢＦ2，Ｉｎなど、ｐＭＯＳＦＥＴにＰ，Ａｓ，Ｓｂなどの不純物を斜め注入により１０12から１０13ｃｍ-2オーダーのドーズ量で注入する。但し、このＨａｌｏ注入は必須ではなく、省略することも可能である。この後、エクステンション、Ｓ／Ｄ領域に例えばＣＶＤ法によりＧｅをさらに１０ｎｍ選択成長する。なお、このエピ成長は省略してもかまわない。
次いで、図１７（ａ）（ｂ）に示すように、スパッタによりＮｉを例えば１０ｎｍ堆積した後、ＲＴＡによって３００℃，１分の熱処理を行い、ＮｉＧｅ層１７を形成する。その後、薬液処理によって未反応のＮｉを除去する。
本手法により形成したＮｉＧｅ層１７はその成長がＧｅ／Ｓｉエピ界面で停止するために膜厚方向及び横方向の異常成長が抑制されることで均一に制御されたＮｉＧｅ／Ｓｉ界面を実現する。その結果、接合リーク電流が大幅に低減できる。
次いで、図１８（ａ）（ｂ）に示すように、形成されたＮｉＧｅ層越しにｎＭＯＳＦＥＴにはＰ若しくはＡｓ、ｐＭＯＳＦＥＴにはＢ，ＢＦ2 などの不純物を１０15ｃｍ-2オーダーのドーズ量でイオン注入する。続いて、５００℃程度の低温で活性化アニールを行うことで不純物をジャーマナイド中で拡散させ、ＮｉＧｅ／Ｓｉ界面で活性化させることでトランジスタを作製する。
ジャーマナイド形成後にイオン注入を行うため、アモルファス化の問題は解消される。このソース及びドレイン不純物注入の際に、ＮｉＧｅ／Ｓｉ界面に形成されるショットキー接合のショットキー障壁高さを制御する目的でショットキー障壁を変調する効果を持つ元素（例えばＳ，Ｙｂ，Ａｌ）を注入することも可能である。
このように本実施形態によれば、最終的な構造が先の第１の実施形態と実質的に同様であるため、第１の実施形態と同様の効果が得られる。即ち、フィンボディ中心部に低抵抗Ｓｉ層を残すような素子構造をとることで、ドレイン端の寄生抵抗低減が可能となる。また、オーバーラップ量Ｌｏｖの低減によるＭＯＳＦＥＴばらつきの低減、ゲートとのフリンジ容量を低減しながら寄生抵抗を低減する構造を自己整合的に実現可能である。過剰シリサイド化に伴う寄生抵抗の増大を抑制することができる。
これに加えて本実施形態では、Ｓｉ層１３の表面部にＧｅ層３３を形成し、これをチャネルとして用いているので、Ｓｉチャネルに比してチャネルの移動度の向上をはかることができる。
（第４の実施形態）
本実施形態では、ＳＯＩ基板を用いた［不純物先注入 Ge channel Tri-gate MOSFET］の例を示す。素子構造は、前記図１４に示すものと同様であるので、ここでは製造工程について説明する。
本実施形態では、ＳＯＩ基板を用いた［不純物先注入 Ge channel Tri-gate MOSFET］の例を示す。素子構造は、前記図１４に示すものと同様であるので、ここでは製造工程について説明する。
先に説明した第３の実施形態と同様に、Ｓｉ層１３のフィン構造を形成した後、前記図１５（ａ）（ｂ）に示すように、Ｓｉ層１３の表面全体にＧｅを例えばＣＶＤ法により１０ｎｍ選択成長する。
次いで、ゲート絶縁膜１４，ゲート電極１５、及びゲート側壁絶縁膜１６を形成する。この状態でＨａｌｏ注入として、ｎＦＥＴにＢ，ＢＦ2，Ｉｎなど、ｐＦＥＴにＰ，Ａｓ，Ｓｂなどの不純物を斜め注入により１０12から１０13ｃｍ-2オーダーのドーズ量で注入する。
次いで、ｎＦＥＴにはＰ若しくはＡｓ、ｐＦＥＴにはＢ，ＢＦ2 などの不純物を１015ｃｍ-2オーダーのドーズ量でイオン注入及び活性化アニールを行う。但し、この段階でのエクステンション及びＳ／Ｄ部へのイオン注入更には活性化は必須ではなく、後のＧｅエピ成長後に注入してもかまわない。このソース及びドレイン不純物注入の際に、ＮｉＧｅ／Ｓｉ界面に形成されるショットキー接合のショットキー障壁高さを制御する目的でショットキー障壁を変調する効果を持つ元素（例えばＳ，Ｙｂ，Ａｌ）を注入することも可能である。
次いで、エクステンション及びＳ／Ｄ部に、例えばＣＶＤ法によりＧｅを１０ｎｍの厚さに選択成長する。なお、このＧｅの成長は必ずしも必要ない。続いて、ｎＦＥＴにはＰ若しくはＡｓ、ｐＦＥＴにはＢ，ＢＦ2 などの不純物を１０15ｃｍ-2オーダーのドーズ量でイオン注入及び活性化アニールを行う。但し、この段階でのエクステンション注入及び活性化は必須ではなく、Ｇｅエピ成長前のみでも構わない。
次いで、前記図１７（ａ）（ｂ）に示すように、スパッタによりＮｉを例えば５ｎｍ堆積し、ＲＴＡによって３００℃，１分の熱処理を行い、ＮｉＧｅ層１７を形成する。その後、薬液処理によって未反応のＮｉを除去する。
本手法により形成したＮｉＧｅ層１７はその成長がＧｅ／Ｓｉエピ界面で停止するために膜厚方向及び横方向の異常成長が抑制されることで均一に制御されたＮｉＧｅ／Ｓｉ界面を実現する。その結果、接合リーク電流が大幅に低減できる。このジャーマナイド形成時に不純物をジャーマナイド中で拡散させ、ＮｉＧｅ／Ｓｉ界面に偏析させることでトランジスタを構成する。
このように本実施形態によれば、フィンボディ中心部に低抵抗Ｓｉ層を残すような素子構造をとることで、ドレイン端の寄生抵抗低減が可能となる。さらに、ゲート電極下部へのメタルＳ／Ｄ、エクステンション部のオーバーラップ量Ｌｏｖのゲート幅方向へのばらつきは大幅に低減するため、ＭＯＳＦＥＴばらつきの大幅な低減が可能である。また、自己整合的にゲートとのフリンジ容量を低減しながら寄生抵抗を低減する構造を実現可能である。さらに、選択成長したＧｅのみがジャーマナイド化するため、過剰シリサイド化に伴う寄生抵抗の増大を抑制することが可能となる。従って、第３の実施形態と同様の効果が得られる。
（第５の実施形態）
図１９は、本発明の第５の実施形態に係わるプレーナ型のＭＯＳトランジスタの概略構造を示す断面図である。図中の５１はＳＯＩのＳｉ基板（支持基板）、５２はＳＯＩの埋め込み絶縁膜、５３はＳＯＩのＳｉ層、５４はゲート絶縁膜、５５はゲート電極、５６はゲート側壁絶縁膜、５７はＮｉＧｅ層、５８は素子分離絶縁膜を示している。
図１９は、本発明の第５の実施形態に係わるプレーナ型のＭＯＳトランジスタの概略構造を示す断面図である。図中の５１はＳＯＩのＳｉ基板（支持基板）、５２はＳＯＩの埋め込み絶縁膜、５３はＳＯＩのＳｉ層、５４はゲート絶縁膜、５５はゲート電極、５６はゲート側壁絶縁膜、５７はＮｉＧｅ層、５８は素子分離絶縁膜を示している。
Ｓｉ基板５１上に埋め込み絶縁膜５２を介してＳｉ層５３を形成したＳＯＩ基板のＳｉ層５３上に、Ｓｉ酸化膜等のゲート絶縁膜５４を介してポリＳｉ等のゲート電極５５が形成されている。ゲート電極５５の側面には、Ｓｉ酸化膜等のゲート側壁絶縁膜５６が形成されている。
ゲート電極５５及びゲート側壁絶縁膜５６の下部のチャネル領域を挟むように、Ｓｉ層５３にソース／ドレイン領域（Ｓ／Ｄ）が形成されている。そして、Ｓ／Ｄ部の表面にはＮｉＧｅ層５７が形成されている。ここで、ＮｉＧｅ層５７はＳｉ層１３の表面部のみに形成され、ゲート電極５５側の端面は結晶の面方位で決まるファセットを有している。
本実施形態のＭＯＳトランジスタを製造するには、Ｓｉ層５３上にゲート絶縁膜５４，ゲート電極５５，及びゲート側壁絶縁膜５６を形成した後、Ｓｉ層５３の露出表面にＧｅ層を成長し、第１の実施形態と同様の条件で熱処理することにより、ＮｉＧｅ層５７を形成する。このとき、ＮｉＧｅ層５７はその成長がＧｅ／Ｓｉエピ界面で停止するために、膜厚方向及び横方向の異常成長が抑制されることで均一に制御されたＳｉＧｅ／Ｓｉ界面を実現することができる。即ち、Ｓｉ層５３のシリサイド化を招くことなく、Ｇｅのジャーマナイド化を実現することができる。さらに、ＮｉＧｅ層５７のファセット形状により、ゲート電極５５とのフリンジ容量を低減することができる。
従って、寄生抵抗の低減と共に寄生容量の低減をはかることができ、先の第１の実施形態と同様の効果が得られる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１〜第４の実施形態では Tri-gate MOSFET を例に取り説明したが、FIN-FET に適用することも可能である。例えば、図２０（ａ）〜（ｄ）に示すように、Ｓｉのフィンを形成するためのマスク層２１をフィン形成後も残しておく。このようにすれば、Ｓｉフィンの両側面のみにゲート絶縁膜１４を介してゲート電極１５が形成されるので、FIN-FET となる。また、図２１（ａ）〜（ｄ）に示すように、Ｓ／Ｄ部のみマスク層２１を除去しても良い。この場合も、Ｓｉフィンの両側面のみにゲート絶縁膜１４を介してゲート電極１５が形成されるので、FIN-FET となる。
なお、本発明は上述した各実施形態に限定されるものではない。第１〜第４の実施形態では Tri-gate MOSFET を例に取り説明したが、FIN-FET に適用することも可能である。例えば、図２０（ａ）〜（ｄ）に示すように、Ｓｉのフィンを形成するためのマスク層２１をフィン形成後も残しておく。このようにすれば、Ｓｉフィンの両側面のみにゲート絶縁膜１４を介してゲート電極１５が形成されるので、FIN-FET となる。また、図２１（ａ）〜（ｄ）に示すように、Ｓ／Ｄ部のみマスク層２１を除去しても良い。この場合も、Ｓｉフィンの両側面のみにゲート絶縁膜１４を介してゲート電極１５が形成されるので、FIN-FET となる。
また、実施形態ではＳ／Ｄ部上にＧｅ層を形成したが、必ずしもＧｅ単体に限るものではなく、Ｇｅを主成分とするもの（Ｇｅ濃度が７０％以上）であればよい。例えば、Ｇｅを高濃度に含有するＳｉＧｅ層を形成しても良い。この場合、ＳｉＧｅをＮｉ等の金属と反応させた金属間化合物を形成することになるが、この金属化合物膜の深さ方向の接合位置をＳｉＧｅ−Ｓｉのエピ界面で定義することができる。なお、Ｓ／Ｄ部上に形成する層の膜厚は、Ｇｅ，ＳｉＧｅの何れの場合であっても５ｎｍから３０ｎｍが望ましい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
１１，５１…Ｓｉ基板（支持基板）
１２，５２…埋め込み絶縁膜
１３，５３…Ｓｉ層
１４，５４…ゲート絶縁膜
１５，５５…ゲート電極
１６，５６…ゲート側壁絶縁膜
１７，５７…ＮｉＧｅ層
２１…マスク層
２２，３３…Ｇｅ層
５８…素子分離絶縁膜
１２，５２…埋め込み絶縁膜
１３，５３…Ｓｉ層
１４，５４…ゲート絶縁膜
１５，５５…ゲート電極
１６，５６…ゲート側壁絶縁膜
１７，５７…ＮｉＧｅ層
２１…マスク層
２２，３３…Ｇｅ層
５８…素子分離絶縁膜
Claims (6)
- Ｓｉ層の一部でありソース／ドレイン領域に挟まれるチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ソース／ドレイン領域上にＧｅを主成分とする膜を成長する工程と、
前記Ｇｅを主成分とする膜を金属と反応させることにより、深さ方向の接合位置が前記Ｇｅを主成分とする膜の成長界面と同一である金属間化合物膜を形成する工程と、
を含むことを特徴とするＭＯＳ型半導体装置の製造方法。 - 前記Ｇｅ膜を主成分とする膜を、前記ゲート電極を形成した後に前記ソース／ドレイン領域上に選択的に形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記Ｇｅ膜を主成分とする膜を、前記ゲート電極を形成する前に前記ソース／ドレイン領域及び前記チャネル領域上に形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記Ｇｅを主成分とする膜と反応させる金属としてＮｉを用い、ＧｅとＮｉとのジャーマナイド化反応を２７５℃〜３２５℃で行うことを特徴とする請求項１記載の半導体装置の製造方法。
- 面方位（１００）又は（１１０）を有するＳｉ層と、
前記Ｓｉ層上の一部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟んで前記Ｓｉ層に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に形成されたＧｅを主成分とする膜と金属との化合物からなり、深さ方向の前記ソース／ドレイン領域との接合位置が前記Ｇｅを主成分とする膜の成長界面と同一であり、前記ゲート電極側の端面と前記ゲート電極との距離が前記Ｓｉ層から離れるほど長くなっている金属間化合物膜と、
を具備したことを特徴とする半導体装置。 - 前記Ｓｉ層は、ＳＯＩ基板又はバルクＳｉ基板上にフィン状に形成され、前記Ｓｉ層の少なくとも２側面に前記ゲート絶縁膜を介して前記ゲート電極が形成され、前記Ｓｉ層は、前記ソース／ドレイン領域から前記チャネル領域まで一定幅で連続して形成されていることを特徴とする請求項５記載の半導体装置。
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| CN106449417A (zh) * | 2016-12-14 | 2017-02-22 | 中国科学院上海微系统与信息技术研究所 | 一种圆片级制备硅纳米线阵列场效应管的方法及其结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223703A (ja) * | 1999-01-29 | 2000-08-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005167249A (ja) * | 2003-12-01 | 2005-06-23 | Samsung Electronics Co Ltd | 熱的安定性に優れるシリサイド膜の形成方法、その方法で形成されたシリサイド膜を備える半導体素子と半導体メモリ素子およびそれらの素子の製造方法 |
| JP2007142036A (ja) * | 2005-11-16 | 2007-06-07 | Sony Corp | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6360525A (ja) * | 1986-09-01 | 1988-03-16 | Hitachi Ltd | 半導体装置の製造方法 |
| US6737716B1 (en) | 1999-01-29 | 2004-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP3876307B2 (ja) * | 2002-05-02 | 2007-01-31 | 国立大学法人名古屋大学 | 素子電極用のニッケルシリコン系薄膜の作製方法、及び素子電極用の多層膜構造 |
| JP2006100600A (ja) | 2004-09-29 | 2006-04-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006351581A (ja) * | 2005-06-13 | 2006-12-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007214481A (ja) | 2006-02-13 | 2007-08-23 | Toshiba Corp | 半導体装置 |
| JP2008004776A (ja) | 2006-06-22 | 2008-01-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| US20080093631A1 (en) * | 2006-10-05 | 2008-04-24 | Chi Dong Z | Contact structure for semiconductor devices |
| US8088665B2 (en) * | 2008-08-11 | 2012-01-03 | Intel Corporation | Method of forming self-aligned low resistance contact layer |
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|---|---|---|---|---|
| JP2000223703A (ja) * | 1999-01-29 | 2000-08-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005167249A (ja) * | 2003-12-01 | 2005-06-23 | Samsung Electronics Co Ltd | 熱的安定性に優れるシリサイド膜の形成方法、その方法で形成されたシリサイド膜を備える半導体素子と半導体メモリ素子およびそれらの素子の製造方法 |
| JP2007142036A (ja) * | 2005-11-16 | 2007-06-07 | Sony Corp | 半導体装置およびその製造方法 |
Non-Patent Citations (1)
| Title |
|---|
| JPN6013026252; Ｎ．Ｌｉｎｄｅｒｔ ｅｔ ａｌ．: 'Ｑｕａｓｉ-ｐｌａｎａｒ ＦｉｎＦＥＴｓ ｗｉｔｈ ｓｅｌｅｃｔｉｖｅｌｙ ｇｒｏｗｎ ｇｅｒｍａｎｉｕｍ ｒａｉｓｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ' ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ , 200110, ｐｐ．１１１ - １１２, ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ * |
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