KR101298378B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 MOS형 반도체 장치의 제조 방법이며, Si층의 일부이며, 소스/드레인 영역에 끼워져 있는 채널 영역 상에 게이트 절연막을 개재하여 게이트 전극을 형성한 후, 적어도 소스/드레인 영역 상에 Ge를 주성분으로 하는 막을 성장시키고, 계속해서 Ge를 주성분으로 하는 막을 금속과 반응시킴으로써, 깊이 방향의 접합 위치가 Ge를 주성분으로 하는 막의 성장 계면과 동일한 금속간 화합물막을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 소스/드레인 영역(S/D)에 금속간 화합물을 형성한 MOS형의 반도체 장치 및 그 제조 방법에 관한 것이다.
Fin-FET, Tri-gate MOSFET로 대표되는 입체 구조 MOSFET의 S/D부 형성 공정에서는, 이온 주입에 의한 주입 불순물 분포 제어성의 확보 및 아몰퍼스화한 박막 핀(Fin)부의 재결정화가 곤란하다는 문제가 미세화의 진전과 함께 현재화되고 있다.
이러한 문제에 대하여, 아몰퍼스화를 동반할 정도의 높은 도우즈 이온 주입을 필요로 하지 않는 메탈 S/D-MOSFET가 제안되어 있다(예를 들어, 일본 특허 공개 제 2006-100600호 공보). 이 메탈S/D-MOSFET에서는, S/D부 및 익스텐션부를 실리사이드(예를 들어, NiSi, Ni(Pt)Si)에 의해 형성한다. 그러나, MOSFET의 전류 구동 능력 및 단채널 효과 내성을 결정하는 익스텐션부와 게이트의 오버랩 길이는, 그의 중요성에도 불구하고 적극적인 제어는 이루어져 오지 않았다.
또한, S/D부에서도 니켈(Ni)의 퇴적량, 반응시의 온도 격차 등의 영향에 의해 Ni의 확산을 제어하는 것이 곤란해진다. 특히, 핀 폭이 30nm 이하인 영역에서는 형성되는 실리사이드막 두께의 제어가 더욱 곤란해지고, 핀 보디를 완전히 실리사이드화한다는 문제가 발생하였다. 핀 보디를 완전히 실리사이드화시키면, 채널로부터 실리사이드로 형성되는 드레인부로의 전류 경로가 제한됨으로써 기생 저항이 증대되고, 대폭적인 전류 구동력 열화를 초래한다. 또한, SOI 기판을 사용한 계에서는, BOX층의 낮은 열전도율에 기인하는 열 구배에 동반되는 이상 성장이나 응집이 국소적으로 발생하여, 실리사이드막 두께 및 게이트 오버랩 길이의 제어는 곤란이 극에 달한다.
일본 특허 공개 제2006-100600호 공보
본 발명의 목적은, S/D부에 형성하는 금속간 화합물막의 막 두께를 제어할 수 있으며, 기생 저항의 저감을 도모할 수 있는 MOS형 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
또한, 본 발명의 한 실시 형태에 관계된 반도체 장치의 제조 방법은, Si층의 일부이며, 소스/드레인 영역에 끼워져 있는 채널 영역 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 적어도 상기 소스/드레인 영역 상에 Ge를 포함하는 막을 성장하는 공정과, 상기 Ge를 포함하는 막을 금속과 반응시킴으로써, 깊이 방향의 접합 위치가 상기 Ge를 포함하는 막의 성장 계면과 동일한 금속간 화합물막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 한 형태에 관계된 반도체 장치는, Si층과, Si층 상의 일부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극 하의 채널 영역을 끼워서 상기 Si층에 형성된 소스/드레인 영역과, 상기 소스/드레인 영역 상에 형성되고, 상기 게이트 전극측의 단부면과 상기 게이트 전극의 거리가, 상기 Si층으로부터 이격될 만큼 길어져 있는 Ge와 금속의 금속간 화합물막을 구비한 것을 특징으로 한다.
본 발명에 따르면, S/D부에 형성하는 금속간 화합물막의 막 두께를 제어할 수 있으며, 기생 저항의 저감을 도모할 수 있다.
도 1은 제1 실시 형태에 관계된 MOSFET의 개략 구조를 도시하는 단면도이다.
도 2는 열 처리 온도와 게르마늄 화합물의 형성 상태를 나타내는 현미경 사진이다.
도 3은 열 처리 온도와 시트 저항의 관계를 도시하는 도면이다.
도 4는 열 처리 시간과 게르마늄 화합물의 형성 상태를 나타내는 현미경 사진이다.
도 5는 열 처리 시간과 시트 저항의 관계를 도시하는 도면이다.
도 6은 Si층 상에 형성되는 실리사이드층의 형상을 도시하는 단면도이다.
도 7은 Si층 상에 형성되는 게르마나이드층의 형상을 도시하는 단면도이다.
도 8은 S/D부와 채널부에 걸친 Si층의 형상을 도시하는 단면도이다.
도 9는 제1 실시 형태에 관계된 MOSFET의 제조 공정을 도시하는 단면도이다.
도 10은 제1 실시 형태에 관계된 MOSFET의 제조 공정을 도시하는 단면도이다.
도 11은 제1 실시 형태에 관계된 MOSFET의 제조 공정을 도시하는 단면도이다.
도 12는 제1 실시 형태에 관계된 MOSFET의 제조 공정을 도시하는 단면도이다.
도 13은 제1 실시 형태에 관계된 MOSFET의 제조 공정을 도시하는 단면도이다.
도 14는 제3 실시 형태에 관계된 MOSFET의 개략 구조를 도시하는 단면도이다.
도 15는 제3 실시 형태에 관계된 MOSFET의 제조 공정을 도시하는 단면도이다.
도 16은 제3 실시 형태에 관계된 MOSFET의 제조 공정을 도시하는 단면도이다.
도 17은 제3 실시 형태에 관계된 MOSFET의 제조 공정을 도시하는 단면도이다.
도 18은 제3 실시 형태에 관계된 MOSFET의 제조 공정을 도시하는 단면도이다.
도 19는 제5 실시 형태에 관계된 MOSFET의 개략 구조를 도시하는 단면도이다.
도 20은 본 발명의 변형예에 관계된 MOSFET의 개략 구조를 도시하는 단면도이다.
도 21은 본 발명의 변형예에 관계된 MOSFET의 개략 구조를 도시하는 단면도이다.
이하, 본 발명의 상세를 하기 실시 형태에 의해 설명한다.
(제1 실시 형태)
본 실시 형태에서는, SOI(Silicon On Insulator) 기판을 사용한 [불순물 후주입 Tri-gate MOSFET]의 예를 나타낸다. SOI 기판의 SOI층 막 두께는, 예를 들어 50nm로 한다.
상술한 과제에 대하여 본 실시 형태에서는, 익스텐션부 및 S/D부에 Ge 또는 높은 Ge 농도 SiGe를 에피택셜 성장시킨다. 이 위에 종래법과 마찬가지로, 예를 들어 Ni를 퇴적하여 열 처리에 의해 게르마나이데이션(Germanidation)을 행하는, 즉 금속간 화합물(NiGe)의 형성을 행한다. Ni의 Ge 중 및 Si 중의 확산 계수의 차이 및 게르마늄 화합물(Germanide)과 규화물(Silicide)의 형성 온도 영역의 차이를 이용하여 선택적으로 게르마늄 화합물을 형성함으로써, 메탈 S/D, 익스텐션부의 제어를 행한다. 미반응 Ni는 HCl 약액 처리에 의해 제거한다. 이 방법에 의해 핀 보디를 완전히 실리사이드화하는 문제가 해소되어, 기생 저항의 저감이 가능해진다.
도 1의 (a) 내지 (d)는, 본 실시 형태의 Tri-gate MOSFET의 개략 구조를 도시하는 단면도이다. 도 1의 (a)는 Si핀의 연장 방향에 따른 단면도, 도 1의 (b)는 도 1의 (a)의 화살표 B-B' 방향 단면도, 도 1의 (c)는 도 1의 (a)의 화살표 C-C' 방향 단면도, 도 1의 (d)는 도 1의 (a)의 화살표 D-D' 방향 단면도이다. 도면 중의 (11)은 SOI 기판의 지지 기판, (12)는 SOI 기판의 매립 절연막, (13)은 SOI 기판의 Si층, (14)는 게이트 절연막, (15)는 게이트 전극, (16)은 측벽 절연막, (17)은 NiGe층(금속간 화합물막)을 나타내고 있다.
SOI 기판의 Si층(13)이 복수개의 핀 형상으로 형성되고, 이들 Si층(13)과 직교하는 방향으로 복수개의 게이트 전극(15)이 형성되어 있다. 게이트 전극(15)은 폴리 Si로 형성되고, Si층(13)의 양측면 및 상면을 덮도록 형성되어 있다. 또한, 게이트 전극(15)과 Si층(13) 사이에는 Si 산화막 등의 게이트 절연막(14)이 형성되어 있다.
게이트 전극(15)의 측면에는, Si 산화막 등으로 이루어지는 게이트 측벽 절연막(16)이 형성되어 있다. 게이트 전극(15)으로 둘러싸인 Si층(13)의 채널 영역을 끼우도록 Si층(13)에 소스/드레인 영역(S/D부)이 형성되어 있다. 이 S/D부의 표면에는 NiGe층(17)이 형성되어 있다. 여기서, NiGe층(17)은 Si층(13)의 표면부에만 형성되고, 게이트 전극(15)측의 단부면은 결정의 면 방위로 결정되는 패시트(facet)를 갖고 있다.
또한, 이 방법에서의 S/D부 및 익스텐션부의 형성에는, NiGe층(17)의 형성 후에 NiGe층(17)으로의 이온 주입 및 저온에서의 활성화 어닐에 의한 방법을 적용한다. NiGe층(17)의 형성 후에 이온 주입을 행하기 때문에, 아몰퍼스화의 문제는 해소된다. 단, 익스텐션 이온 주입에 의한 아몰퍼스화의 문제가 현재화되지 않는 경우에는, 익스텐션부로의 이온 주입은 NiGe층(17)의 형성 전이어도 상관없다.
어떠한 방법에 있어서도, NiGe와 Si에서의 불순물의 고용 한계 및 확산 계수의 차이로부터 활성화 어닐시, 또는 게르마나이드(Germanide)화 반응시에 불순물이 NiGe/Si 계면에 편석되어 활성화율이 높고 급준한 접합 계면이 형성 가능해진다.
본 발명자들은, 면 방위 (100) 또는 (110)의 Si 기판 상에 30nm의 Ge층을 형성한 시료에 있어서, 선택적으로 게르마늄 화합물이 형성되는 온도 영역을 실험적으로 확인하였다. 상기 시료를 상이한 온도에서 열 처리한 경우의 현미경 사진을 도 2의 (a) 내지 (c)에 나타낸다.
도 2의 (a)는, Si 기판 상에 Ge층을 형성한 상태이다. Ge층 상에 Ni층을 형성한 이 시료에 대하여 250℃에서 열 처리한 경우, 도 2의 (b)에 도시한 바와 같이 Ge와 Ni는 거의 반응하지 않는다. 이에 대하여 300℃에서 열 처리한 경우, 도 2의 (c)에 도시한 바와 같이 모든 Ge가 게르마나이드화에 사용되며, Ge와 Ni가 반응하여 NiGe층이 형성된다. 이때, Ni와 Si는 거의 반응하지 않는다. 이것은, 실리사이드화 온도가 게르마나이드화 온도에 비해 높기 때문이다. 또한, 350℃에서 열 처리하면, 도 2의 (d)에 도시한 바와 같이 NiGe층이 형성됨과 함께, Ni와 Si가 반응하여 NiSi층이 형성된다. 이것은, 온도가 높아져 Si도 Ni와 반응하게 되었기 때문이다.
도 3은, 어닐 온도와 시트 저항의 관계를 도시하는 도면이다. 흰색 동그라미는 Ge의 면 방위가 (100)인 경우, 검정색 동그라미는 Ge의 면 방위가 (110)인 경우이다. 250℃ 이하에서는 시트 저항이 커져(특히 (100)의 시트 저항이 커져) 있다. 이것은, Ni와 Ge가 거의 반응하지 않고 있는 것을 의미한다. 275℃ 이상이 되면 시트 저항이 저하되었다. 이것은, Ni와 Ge가 반응하고 있는 것을 의미한다. 또한, 325℃를 초과하면, (100)의 시트 저항은 대폭 저하되었다. 이것은, Ni와 Si가 반응하고 있는 것을 의미하고 있다. 따라서, Ge만을 Ni와 반응시키기 위해서는, 275℃ 내지 325℃가 바람직한 온도 범위인 것으로 알려져 있다.
또한, 본 발명자들은 300℃에서 열 처리한 경우, 열 처리 시간에 거의 영향을 받지 않고 게르마늄 화합물이 선택적으로 형성된다는 것을 실험적으로 확인하였다. 상기와 동일한 시료를 사용하고, 상이한 시간으로 열 처리한 경우의 현미경 사진을 도 4의 (a) 내지 (c)에 나타낸다.
300℃, 5분의 열 처리에서는, 도 4의 (a)에 도시한 바와 같이 Ni와 Ge의 반응이 진행되어, NiGe가 형성된다는 것을 알 수 있다. 300℃, 10분의 열 처리에서는, 도 4의 (b)에 도시한 바와 같이 Ni와 Ge의 반응이 더욱 진행되고, Ge의 전체가 Ni와 반응하여 NiGe가 되어 있다는 것을 알 수 있다. 300℃, 20분의 열 처리에서는, 도 4의 (c)에 도시한 바와 같이 NiGe의 양은 거의 바뀌지 않고, Ni와 Ge의 반응이 이미 포화되어 있다는 것을 알 수 있다. 이때, Ni와 Si의 반응은 거의 발생하지 않고 있다.
도 5는, 면 방위가 (100)인 Ge층을 300℃에서 열 처리했을 때의 어닐 시간에 대한 시트 저항의 변화를 도시하는 도면이다. 어닐이 시작되면 시트 저항이 서서히 저하되어, 10분에 거의 일정해지고, 그 이상의 시간 어닐하여도 시트 저항의 변화는 거의 없다. 이것은, Si 기판 상에 얇게 형성된 Ge만이 Ni와 반응하며, 베이스의 Si는 Ni와 반응하지 않고 있는 것을 의미한다.
또한, Fin-FET, Tri-gate MOSFET의 제조에서는 일반적으로, 기생 저항을 저감시키기 위해 익스텐션부의 Si 밀어올림 에피택셜 성장이 다용되고 있다. 그러나, 이와 같은 방법에서는, 밀어올림부와 게이트가 근접함에 따른 프린지 용량의 증대가 문제가 되며, 기생 저항의 저감과 기생 용량의 증대가 상반되어 있다. 이 방법에서는 Fin-FET 및 Tri-gate MOSFET에 있어서, 게이트와의 프린지 용량을 저감시킬 수 있으며, 상기한 문제도 해결할 수 있다.
도 6의 (a), (b) 및 도 7의 (a), (b)에 이 방법에 의한 구조를 종래 방법에 의한 구조와 비교하여 나타낸다. 도 6 및 도 7은, Si층 상에 형성되는 실리사이드층(또는 게르마나이드층)의 형상 및 프린지 용량 발생의 모습을 설명하기 위한 것이며, (a)는 Si층의 연장 방향에 따른 단면도, (b)는 (a)의 화살표 B-B' 방향 단면도이다.
종래 방법에서는, 도 6의 (a), (b)에 도시한 바와 같이 Si층(13)의 표면부 전체에 NiSi층(17)이 형성되기 때문에, Si 밀어올림부와 게이트가 근접함에 따른 프린지 용량의 증대를 초래하게 된다.
이에 대하여 본 실시 형태에서는, 게이트 에지로부터 S/D 콘택트 플러그에 이르는 S/D부에 선택 성장하는 NiGe층(17)이 패시트를 형성한다. 이것을 이용함으로써 도 7의 (a), (b)에 도시한 바와 같이, 게이트 에지로부터의 거리가 이격될 만큼 그 성장 막 두께가 증가되는 구조를 형성함으로써 게이트와의 프린지 용량을 저감할 수 있다. 즉, NiGe층(17)의 게이트 전극(15)측의 단부면과 게이트 전극(15)의 거리가 Si층(13)으로부터 이격될 만큼 길어지는 패시트를 형성함으로써, 게이트와의 프린지 용량을 저감할 수 있다. 또한, 선택 성장한 Ge만이 게르마나이드화되기 때문에, 과잉 실리사이드화에 동반되는 기생 저항의 증대를 억제하는 것이 가능하다.
도 8의 (a)에 도시한 바와 같이, Fin-FET이나 Tri-gate MOSFET에서 통상 문제가 되는 것이 S/D부의 핀 보디가 완전히 실리사이드화됨에 기인하는 기생 저항의 증대이다. S/D부의 핀 보디가 완전히 실리사이드화되면, 드레인 단부에 있어서 기생 저항이 증대된다. 또한, 핀 보디의 완전한 실리사이드화를 억제하기 위해 도 8의 (b)에 도시한 바와 같이 실리사이드층을 얇게 하면, 고저항화를 초래하게 된다.
본 실시 형태에서 제안하는 방법을 이용하여 핀 보디 중심부에 저저항 Si층을 남기는 것 같은 소자 구조를 취함으로써, 드레인 단부의 기생 저항 저감이 가능해진다. 또한, 상기 방법에 의해 형성한 MOSFET에서는 게이트 전극 하부로의 메탈 S/D, (익스텐션부)의 오버랩량 Lov는 게르마나이드 형성 전의 Ge의 선택 성장에 의해 제어되고, 그 게이트 폭 방향으로의 편차는 대폭 저감된다. 이 Lov의 편차는 직접 MOSFET의 임계값 편차가 되기 때문에, 본 실시 형태에서 제안하는 방법을 적용함으로써 MOSFET 편차의 대폭적인 저감이 가능하다.
또한, Fin-FET 및 Tri-gate MOSFET에서는, 게이트 에지로부터 S/D 콘택트 플러그에 이르는 S/D부의 체적이 플래너 MOSFET에 대하여 상대적으로 감소하는 것에 기인하여 기생 저항이 증대된다. 이 문제의 대책으로서 익스텐션부의 Si 밀어올림 에피택셜 성장이 다용되고 있다. 그러나, 스케일링측에 동반되어 콘택트 게이트 피치(Contacted gate pitch)가 축소되면, 밀어올림 에피택셜 성장 자체가 곤란해진다. 또한, 밀어올림부와 게이트가 근접함에 따른 프린지 용량의 증대가 문제가 되고, 기생 저항의 저감과 기생 용량의 증대가 상반되어 있다.
본 실시 형태에서는 밀어올림 에피택셜 성장의 막 두께가 5nm 내지 30nm로 종래 방법보다 낮고, 패시트를 형성함으로써, 게이트 에지로부터의 거리가 이격될 만큼 그 성장 막 두께가 증가되는 구조를 형성한다. 그 결과, 자기 정합적으로 게이트와의 프린지 용량을 저감하면서 기생 저항을 저감하는 구조를 실현 가능하다. 또한, 선택 성장한 Ge만이 게르마나이드화되기 때문에 도 8의 (c)에 도시한 바와 같이 Si층을 S/D로부터 채널까지 연속된 것으로 할 수 있으며, 과잉 실리사이드화에 동반되는 기생 저항의 증대를 억제하는 것이 가능해진다.
이와 같이 본 실시 형태에서 제안하고 있는 메탈 S/D의 적용에 의해 기생 저항을 저감하면서, 밀어올림 에피택셜 성장에 동반되는 기생 용량의 증대를 최소한으로 억제하는 것이 가능해진다. 또한, 사이드 월 폭의 축소에 의한 콘택트 게이트 피치의 축소가 한층 더 가능하다. 또한, SD부의 핀 구조가 단순화되기 때문에, Via형(1개의 핀 S/D에 대하여 각각 1개의 콘택트가 떨어지는 콘택트 형상)이 아닌 Bar형(복수개의 핀 S/D부에 대하여 라인 상에 통합하여 1개의 콘택트가 떨어지는 콘택트 형상)의 콘택트 플러그가 사용 가능해진다.
이어서, 본 실시 형태의 제조 방법에 대하여, 도 9의 (a), (b) 내지 도 14의 (a), (b)를 참조하여 설명한다. 또한, 도 9의 (a), (b) 내지 도 14의 (a), (b)의 단면도에 있어서, (a)는 (b)의 화살표 A-A' 방향 단면도에 상당한다.
도 9의 (a), (b)에 도시한 바와 같이, Si 기판(지지 기판)(11) 상에 매립 절연막(12)을 통해 Si층(13)을 형성한 SOI 기판을 준비한다. 이 SOI 기판 상에 질화막 또는 산화막에 의해 하드 마스크층(21)을 형성한 후, 리소그래피 기술 및 RIE에 의해 핀 패턴을 하드 마스크층에 전사한다. 형성된 하드 마스크층(21)을 마스크에 사용하고, SOI 기판을 BOX층 계면까지 에칭함으로써 Si층(13)의 핀 구조를 형성한다.
계속해서, 게이트 절연막(14)으로서 열 산화, 질화에 의한 SiO2, SiON, ALD 등에 의한 HfO2, HfAlxSiOy ,HfAlSiON, Al2O3, La2O3, HfLaxOy, HfLaSiON, HfLaAlSiO, LaxAlyO 등의 절연막을 형성한 후, 그 위에 폴리 Si, 금속, 또는 그 적층 구조로 구성되는 게이트 전극(15)을 형성한다. 또한, 후술하는 도 10에서는 게이트 절연막(14)이 도시되어 있지 않다.
계속해서, 게이트 전극(15)의 양측면에는 Si 산화막, Si 질화막 또는 이들의 적층 구조로 이루어지는 예를 들어 5nm의 게이트 측벽 절연막(16)을 형성하여, 도 10의 (a), (b)의 구조를 얻는다. 이 상태에서 Halo 주입으로서 nFET에 B, BF2, In 등, pFET에 P, As, Sb 등의 불순물을 기울기 주입에 의해 1012 내지 1013
Figure 112011091427166-pct00001
정도의 도우즈량으로 주입한다. 단, 이 Halo 주입은 필수가 아니며, 생략하는 것도 가능하다.
계속해서, 도 11의 (a), (b)에 도시한 바와 같이, 익스텐션 및 S/D부에 예를 들어 CVD법에 의해 Ge층(22)을 10nm의 두께로 선택 성장한다. 여기서, Ge층(22) 대신에 SiGe층을 형성하여, 소위 엘리베이티드 S/D 구조로 해도 좋다.
계속해서, 도 12의 (a), (b)에 도시한 바와 같이, 스퍼터에 의해 Ni를 예를 들어 5nm 퇴적한 후, RTA에 의해 300℃, 1분의 열 처리를 행하여 NiGe층(니켈 게르마나이드)(17)을 형성한다. 그 후, 약액 처리에 의해 미반응된 Ni를 제거한다.
이 방법에 의해 형성한 NiGe층(17)은 그 성장이 Ge/Si 에피택셜 계면에서 정지하기 때문에, 막 두께 방향 및 가로 방향의 이상 성장이 억제됨으로써 균일하게 제어된 NiGe/Si 계면을 실현한다. 그 결과, 접합 누설 전류를 대폭 저감할 수 있다.
계속해서, 도 13의 (a), (b)에 도시한 바와 같이, 형성된 NiGe층(17) 너머에 nMOSFET에는 P 또는 As, pMOSFET에는 B, BF2 등의 불순물을 1015
Figure 112011091427166-pct00002
정도의 도우즈량으로 이온 주입한다. 계속해서, 600℃ 정도의 저온에서 활성화 어닐을 행함으로써 불순물을 게르마나이드 중에서 확산시키고, NiGe/Si 계면에서 활성화시켜 S/D를 형성함으로써 트랜지스터를 제작한다.
게르마나이드 형성 후에 이온 주입을 행하기 때문에, 아몰퍼스화의 문제는 해소된다. 이 소스 및 드레인 불순물 주입시에, NiGe/Si 계면에 형성되는 쇼트키 접합의 쇼트키 장벽 높이를 제어하는 목적으로 쇼트키 장벽을 변조하는 효과를 갖는 원소(예를 들어 S, Yb, Al)를 주입하는 것도 가능하다.
이와 같이 본 실시 형태에 따르면, S/D부에 선택 성장하는 층의 막 두께를 제어할 수 있으며, S/D부에 선택 성장하는 층과 게이트 전극이 근접함에 따른 프린지 용량의 증대를 억제할 수 있다. 따라서, 기생 저항의 저감과 함께 기생 용량의 저감을 도모할 수 있다. 또한, NiGe층(17)의 막 두께 및 형상을 Ge-Si 계면으로 정의함으로써, 접합 깊이 및 S/D부와 게이트의 오버랩 길이의 제어성을 향상시킨다. 또한, S/D부가 금속과 반응하여 완전히 금속 반도체간 화합물이 됨에 따른 기생 저항 증대를 억제함으로써, 대폭적인 수율 향상과 성능 향상의 양립을 실현할 수 있다.
(제2 실시 형태)
본 실시 형태에서는, SOI 기판을 사용한 [불순물 선주입 Tri-gate MOSFET]의 예를 나타낸다. 또한, 소자 구조는 상기 도 1에 도시한 것과 마찬가지이므로, 여기서는 제조 공정에 대해서만 설명한다.
앞서 설명한 제1 실시 형태와 마찬가지로, 상기 도 9의 (a), (b)에 도시한 바와 같이 Si층(13)의 핀 구조를 형성한 후, 상기 도 10의 (a), (b)에 도시한 바와 같이 게이트 절연막(14), 게이트 전극(15) 및 게이트 측벽 절연막(16)을 형성한다. 이 상태에서 Halo 주입으로서 nMOSFET에 B, BF2, In 등, pMOSFET에 P, As, Sb 등의 불순물을 기울기 주입에 의해 1012 내지 1013
Figure 112011091427166-pct00003
정도의 도우즈량으로 주입한다.
계속해서, nMOSFET에는 P 또는 As, pMOSFET에는 B, BF2 등의 불순물을 1015
Figure 112011091427166-pct00004
정도의 도우즈량으로 이온 주입 및 활성화 어닐을 행한다. 단, 이 단계에서의 S/D부, 익스텐션의 이온 주입 및 활성화는 필수가 아니며, Ge 에피택셜 성장 후뿐이어도 상관없다. 이 소스 및 드레인 불순물 주입시에, 게르마나이드/실리콘 계면에 형성되는 쇼트키 접합의 쇼트키 장벽 높이를 제어하는 목적으로 쇼트키 장벽을 변조하는 효과를 갖는 원소(예를 들어 S, Yb, Al)를 주입하는 것도 가능하다.
계속해서, 상기 도 11의 (a), (b)에 도시한 바와 같이, 익스텐션 및 S/D부에 예를 들어 CVD법에 의해 Ge층(22)을 10nm의 두께로 선택 성장한다. 계속해서, nMOSFET에는 P 또는 As, pMOSFET에는 B, BF2 등의 불순물을 1015
Figure 112011091427166-pct00005
정도의 도우즈량으로 이온 주입 및 활성화 어닐을 행한다. 단, 이 단계에서의 S/D부, 익스텐션의 이온 주입 및 활성화는 필수가 아니며, Ge 에피택셜 성장 전뿐이어도 상관없다.
계속해서, 상기한 제1 실시 형태와 마찬가지로, 상기 도 12의 (a), (b)에 도시한 바와 같이 NiGe층(17)을 형성한 후에 미반응된 Ni를 제거한다.
이 방법에 의해 형성한 NiGe층(17)은 그 성장이 Ge/Si 에피택셜 계면에서 정지하기 때문에, 막 두께 방향 및 가로 방향의 이상 성장이 억제됨으로써 균일하게 제어된 NiGe/Si 계면을 실현한다. 그 결과, 접합 누설 전류를 대폭 저감할 수 있다. 이 게르마나이드 형성시에 불순물을 게르마나이드 중에서 확산시키고, NiGe/Si 계면에 편석시킴으로써 트랜지스터를 구성한다.
이와 같이 본 실시 형태에 따르면, 핀 보디 중심부에 저저항 Si층을 남기는 것 같은 소자 구조를 취함으로써 드레인 단부의 기생 저항 저감이 가능해진다. 또한, 게이트 전극 하부로의 메탈 S/D, 익스텐션부의 오버랩량 Lov의 게이트 폭 방향으로의 편차가 대폭 저감되기 때문에, MOSFET의 임계값 편차의 대폭적인 저감이 가능하다. 또한, 패시트 형성에 의해 자기 정합적으로 게이트와의 프린지 용량을 저감하면서 기생 저항을 저감하는 구조를 실현 가능하다. 또한, 선택 성장한 Ge만이 게르마나이드화되기 때문에, 과잉 실리사이드화에 동반되는 기생 저항의 증대를 억제하는 것이 가능해진다.
이와 같이, 불순물을 S/D부 게르마나이드 형성 전에 주입하는 방법이어도 상기한 제1 실시 형태와 마찬가지의 효과가 얻어진다.
(제3 실시 형태)
본 실시 형태에서는, SOI 기판을 사용한 [불순물 후주입 Ge channel Tri-gate MOSFET]의 예를 나타낸다. SOI 기판의 SOI층 막 두께는 예를 들어 50nm로 한다.
도 14의 (a) 내지 (d)는, 본 실시 형태의 Ge channel Tri-gate MOSFET의 개략 구조를 도시하는 단면도이다. 도 14의 (a)는 Si핀의 연장 방향에 따른 단면도, 도 14의 (b)는 도 14의 (a)의 화살표 B-B' 방향 단면도, 도 14의 (c)는 도 14 (a)의 화살표 C-C' 방향 단면도, 도 14의 (d)는 도 14의 (a)의 화살표 D-D' 방향 단면도이다. 또한, 상기 도 1의 (a) 내지 (d)와 동일한 부분에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.
본 실시 형태가 앞서 설명한 제1 실시 형태와 상이한 점은, Si층(13)의 채널부에 Ge층(33)을 형성한 것에 있다. 즉, Si층(13)의 채널부에는 Ge층(33)이 형성되고, 이 Ge층(33) 상에 게이트 절연막(14)을 통해 게이트 전극(15)이 형성되어 있다.
게이트 전극(15)의 측면에는 게이트 측벽 절연막(16)이 형성되어 있다. 게이트 전극(15)으로 둘러싸인 Ge층(33)의 채널 영역을 끼우도록 Si층(13)에 소스/드레인 영역이 형성되어 있다. 소스/드레인 영역의 표면에는 NiGe층(17)이 형성되어 있다. 여기서, NiGe층(17)은 Si층(13)의 노출 표면부에만 형성되어 있고, 채널부는 Ge층(33)이 되어 있다.
이어서, 본 실시 형태의 제조 방법에 대하여 도 15의 (a), (b) 내지 도 18의 (a), (b)를 참조하여 설명한다. 또한, 도 15의 (a), (b) 내지 도 18의 (a), (b)의 단면도에 있어서, (a)는 (b)의 화살표 A-A' 방향 단면도에 상당한다.
우선, 상기한 제1 실시 형태와 마찬가지로, 상기 도 9의 (a), (b)에 도시한 바와 같이 SOI 기판 상에 하드 마스크층(21)을 형성한 후, 하드 마스크층(21)을 사용하여 SOI 기판을 BOX층 계면까지 에칭함으로써 Si층(13)의 핀 구조를 형성한다.
계속해서, 도 15의 (a), (b)에 도시한 바와 같이 마스크층(21)을 제거한 후, Si층(13)의 표면 전체에 Ge층(33)을 예를 들어 CVD법에 의해 10nm의 두께로 선택 성장한다.
계속해서, 도 16의 (a), (b)에 도시한 바와 같이, 게이트 산화막(14)으로서 열 산화, GeO2 질화에 의한 GeON, ALD 등에 의한 HfO2, HfAlxOy, Al2O3, La2O3, LaxAlyO 등의 절연막을 형성한 후, 그 위에 폴리 Si, 금속, 또는 그 적층 구조로 구성되는 게이트 전극(15)을 형성한다. 또한, 도 15의 (a), (b)에서는 게이트 절연막(14)은 보이지 않는다.
계속해서, 게이트 전극(15)의 양측면에는 Si 산화막, Si 질화막 또는 이들의 적층 구조로 이루어지는 예를 들어 5nm의 게이트 측벽 절연막(16)을 형성한다. 이 상태에서 Halo 주입으로서 nMOSFET에 B, BF2, In 등, pMOSFET에 P, As, Sb 등의 불순물을 기울기 주입에 의해 1012 내지 1013
Figure 112011091427166-pct00006
정도의 도우즈량으로 주입한다. 단, 이 Halo 주입은 필수가 아니며, 생략하는 것도 가능하다. 이 후, 익스텐션, S/D 영역에 예를 들어 CVD법에 의해 Ge를 10nm 더 선택 성장한다. 또한, 이 에피택셜 성장은 생략해도 상관없다.
계속해서, 도 17의 (a), (b)에 도시한 바와 같이 스퍼터에 의해 Ni를 예를 들어 10nm 퇴적한 후, RTA에 의해 300℃, 1분의 열 처리를 행하여 NiGe층(17)을 형성한다. 그 후, 약액 처리에 의해 미반응된 Ni를 제거한다.
이 방법에 의해 형성한 NiGe층(17)은 그 성장이 Ge/Si 에피택셜 계면에서 정지하기 때문에, 막 두께 방향 및 가로 방향의 이상 성장이 억제됨으로써 균일하게 제어된 NiGe/Si 계면을 실현한다. 그 결과, 접합 누설 전류를 대폭 저감할 수 있다.
계속해서, 도 18의 (a), (b)에 도시한 바와 같이, 형성된 NiGe층 너머에 nMOSFET에는 P 또는 As, pMOSFET에는 B, BF2 등의 불순물을 1015
Figure 112011091427166-pct00007
정도의 도우즈량으로 이온 주입한다. 계속해서, 500℃ 정도의 저온에서 활성화 어닐을 행함으로써 불순물을 게르마나이드 중에서 확산시키고, NiGe/Si 계면에서 활성화시킴으로써 트랜지스터를 제작한다.
게르마나이드 형성 후에 이온 주입을 행하기 때문에, 아몰퍼스화의 문제는 해소된다. 이 소스 및 드레인 불순물 주입시에, NiGe/Si 계면에 형성되는 쇼트키 접합의 쇼트키 장벽 높이를 제어하는 목적으로 쇼트키 장벽을 변조하는 효과를 갖는 원소(예를 들어 S, Yb, Al)를 주입하는 것도 가능하다.
이와 같이 본 실시 형태에 따르면, 최종적인 구조가 상기한 제1 실시 형태와 실질적으로 마찬가지이기 때문에, 제1 실시 형태와 마찬가지의 효과가 얻어진다. 즉, 핀 보디 중심부에 저저항 Si층을 남기는 것 같은 소자 구조를 취함으로써, 드레인 단부의 기생 저항 저감이 가능해진다. 또한, 오버랩량 Lov의 저감에 의한 MOSFET 편차의 저감, 게이트와의 프린지 용량을 저감하면서 기생 저항을 저감하는 구조를 자기 정합적으로 실현 가능하다. 또한, 과잉 실리사이드화에 동반되는 기생 저항의 증대를 억제할 수 있다.
그 뿐만 아니라 본 실시 형태에서는 Si층(13)의 표면부에 Ge층(33)을 형성하고, 이것을 채널로서 사용하고 있으므로, Si 채널에 비해 채널의 이동도의 향상을 도모할 수 있다.
(제4 실시 형태)
본 실시 형태에서는, SOI 기판을 사용한 [불순물 선주입 Ge channel Tri-gate MOSFET]의 예를 나타낸다. 소자 구조는 상기 도 14에 도시한 것과 마찬가지이므로, 여기서는 제조 공정에 대하여 설명한다.
앞서 설명한 제3 실시 형태와 마찬가지로 Si층(13)의 핀 구조를 형성한 후, 상기 도 15의 (a), (b)에 도시한 바와 같이 Si층(13)의 표면 전체에 Ge를 예를 들어 CVD법에 의해 10nm 선택 성장한다.
계속해서, 게이트 절연막(14), 게이트 전극(15) 및 게이트 측벽 절연막(16)을 형성한다. 이 상태에서 Halo 주입으로서 nFET에 B, BF2, In 등, pFET에 P, As, Sb 등의 불순물을 기울기 주입에 의해 1012 내지 1013
Figure 112011091427166-pct00008
정도의 도우즈량으로 주입한다.
계속해서, nFET에는 P 또는 As, pFET에는 B, BF2 등의 불순물을 1015
Figure 112011091427166-pct00009
정도의 도우즈량으로 이온 주입 및 활성화 어닐을 행한다. 단, 이 단계에서의 익스텐션 및 S/D부로의 이온 주입, 나아가서는 활성화는 필수가 아니며, 이후의 Ge 에피택셜 성장 후에 주입해도 상관없다. 이 소스 및 드레인 불순물 주입시에, NiGe/Si 계면에 형성되는 쇼트키 접합의 쇼트키 장벽 높이를 제어하는 목적으로 쇼트키 장벽을 변조하는 효과를 갖는 원소(예를 들어 S, Yb, Al)를 주입하는 것도 가능하다.
계속해서, 익스텐션 및 S/D부에 예를 들어 CVD법에 의해 Ge를 10nm의 두께로 선택 성장한다. 또한, 이 Ge의 성장은 반드시 필요하지는 않다. 계속해서, nFET에는 P 또는 As, pFET에는 B, BF2 등의 불순물을 1015
Figure 112011091427166-pct00010
정도의 도우즈량으로 이온 주입 및 활성화 어닐을 행한다. 단, 이 단계에서의 익스텐션 주입 및 활성화는 필수가 아니며, Ge 에피택셜 성장 전뿐이어도 상관없다.
계속해서, 상기 도 17의 (a), (b)에 도시한 바와 같이 스퍼터에 의해 Ni를 예를 들어 5nm 퇴적하고, RTA에 의해 300℃, 1분의 열 처리를 행하여 NiGe층(17)을 형성한다. 그 후, 약액 처리에 의해 미반응된 Ni를 제거한다.
이 방법에 의해 형성한 NiGe층(17)은 그 성장이 Ge/Si 에피택셜 계면에서 정지하기 때문에 막 두께 방향 및 가로 방향의 이상 성장이 억제됨으로써 균일하게 제어된 NiGe/Si 계면을 실현한다. 그 결과, 접합 누설 전류를 대폭 저감할 수 있다. 이 게르마나이드 형성시에 불순물을 게르마나이드 중에서 확산시키고, NiGe/Si 계면에 편석시킴으로써 트랜지스터를 구성한다.
이와 같이 본 실시 형태에 따르면, 핀 보디 중심부에 저저항 Si층을 남기는 것 같은 소자 구조를 취함으로써 드레인 단부의 기생 저항 저감이 가능해진다. 또한, 게이트 전극 하부로의 메탈 S/D, 익스텐션부의 오버랩량 Lov의 게이트 폭 방향으로의 편차는 대폭 저감되기 때문에, MOSFET 편차의 대폭적인 저감이 가능하다. 또한, 자기 정합적으로 게이트와의 프린지 용량을 저감하면서 기생 저항을 저감하는 구조를 실현 가능하다. 또한, 선택 성장한 Ge만이 게르마나이드화되기 때문에, 과잉 실리사이드화에 동반되는 기생 저항의 증대를 억제하는 것이 가능해진다. 따라서, 제3 실시 형태와 마찬가지의 효과가 얻어진다.
(제5 실시 형태)
도 19는, 본 발명의 제5 실시 형태에 관계된 플래너형의 MOS 트랜지스터의 개략 구조를 도시하는 단면도이다. 도면 중의 (51)은 SOI의 Si 기판(지지 기판), (52)는 SOI의 매립 절연막, (53)은 SOI의 Si층, (54)는 게이트 절연막, (55)는 게이트 전극, (56)은 게이트 측벽 절연막, (57)은 NiGe층, (58)은 소자 분리 절연막을 나타내고 있다.
Si 기판 (51) 상에 매립 절연막(52)을 통해 Si층(53)을 형성한 SOI 기판의 Si층(53) 상에 Si 산화막 등의 게이트 절연막(54)을 통해 폴리 Si 등의 게이트 전극(55)이 형성되어 있다. 게이트 전극(55)의 측면에는, Si 산화막 등의 게이트 측벽 절연막(56)이 형성되어 있다.
게이트 전극(55) 및 게이트 측벽 절연막(56)의 하부의 채널 영역을 끼우도록 Si층(53)에 소스/드레인 영역(S/D)이 형성되어 있다. 또한, S/D부의 표면에는 NiGe층(57)이 형성되어 있다. 여기서, NiGe층(57)은 Si층(13)의 표면부에만 형성되고, 게이트 전극(55)측의 단부면은 결정의 면 방위로 결정되는 패시트를 갖고 있다.
본 실시 형태의 MOS 트랜지스터를 제조하기 위해서는, Si층(53) 상에 게이트 절연막(54), 게이트 전극(55) 및 게이트 측벽 절연막(56)을 형성한 후, Si층(53)의 노출 표면에 Ge층을 성장시키고, 제1 실시 형태와 마찬가지의 조건으로 열 처리함으로써 NiGe층(57)을 형성한다. 이때, NiGe층(57)은 그 성장이 Ge/Si 에피택셜 계면에서 정지하기 때문에, 막 두께 방향 및 가로 방향의 이상 성장이 억제됨으로써 균일하게 제어된 SiGe/Si 계면을 실현할 수 있다. 즉, Si층(53의) 실리사이드화를 초래하지 않고 Ge의 게르마나이드화를 실현할 수 있다. 또한, NiGe층(57)의 패시트 형상에 의해 게이트 전극(55)과의 프린지 용량을 저감할 수 있다.
따라서, 기생 저항의 저감과 함께 기생 용량의 저감을 도모할 수 있으며, 상기한 제1 실시 형태와 마찬가지의 효과가 얻어진다.
(변형예)
또한, 본 발명은 상술한 각 실시 형태로 한정되는 것은 아니다. 제1 내지 제4 실시 형태에서는 Tri-gate MOSFET을 예로 들어 설명했지만, FIN-FET에 적용하는 것도 가능하다. 예를 들어, 도 20의 (a) 내지 (d)에 도시한 바와 같이, Si의 핀을 형성하기 위한 마스크층(21)을 핀 형성 후에도 남겨 둔다. 이와 같이 하면, Si핀의 양측면에만 게이트 절연막(14)을 통해 게이트 전극(15)이 형성되므로, FIN-FET이 된다. 또한, 도 21의 (a) 내지 (d)에 도시한 바와 같이, S/D부만 마스크층(21)을 제거해도 좋다. 이 경우에도 Si핀의 양측면에만 게이트 절연막(14)을 통해 게이트 전극(15)이 형성되므로, FIN-FET이 된다.
또한, 실시 형태에서는 S/D부 상에 Ge층을 형성했지만, 반드시 Ge 단체로 한정되는 것은 아니며, Ge를 주성분으로 하는 것(Ge 농도가 70％ 이상)이면 좋다. 예를 들어, Ge를 고농도로 함유하는 SiGe층을 형성해도 좋다. 이 경우, SiGe를 Ni 등의 금속과 반응시킨 금속간 화합물을 형성하게 되지만, 이 금속 화합물막의 깊이 방향의 접합 위치를 SiGe-Si의 에피택셜 계면으로 정의할 수 있다. 또한, S/D부 상에 형성하는 층의 막 두께는, Ge, SiGe 중 어떠한 것인 경우에도 5nm 내지 30nm가 바람직하다.
그 이외에, 본 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
11, 51…Si 기판(지지 기판)
12, 52…매립 절연막
13, 53…Si층
14, 54…게이트 절연막
15, 55…게이트 전극
16, 56…게이트 측벽 절연막
17, 57…NiGe층
21…마스크층
22, 33…Ge층
58…소자 분리 절연막

Claims (6)

  1. MOS형 반도체 장치의 제조 방법으로서,
    Si층의 일부이며 소스/드레인 영역에 끼워져 있는 채널 영역 상에, 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과,
    상기 소스/드레인 영역 상에 Ge를 포함하는 막을 성장하는 공정과,
    상기 Ge를 포함하는 막을 금속과 반응시킴으로써, 깊이 방향의 접합 위치가 상기 Ge를 포함하는 막의 성장 계면과 동일한 금속간 화합물막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 Ge를 포함하는 막을, 상기 게이트 전극을 형성한 후에 상기 소스/드레인 영역 상에 선택적으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 Ge를 포함하는 막을, 상기 게이트 전극을 형성하기 전에 상기 소스/드레인 영역 및 상기 채널 영역 상에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 Ge를 포함하는 막과 반응시키는 금속으로서 Ni를 사용하고, Ge와 Ni의 게르마나이드(Germanide)화 반응을 275℃ 내지 325 ℃에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 장치로서,
    면 방위 (100) 또는 (110)을 갖는 Si층과,
    상기 Si층 상의 일부에 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 게이트 전극 하의 채널 영역을 끼워서 상기 Si층에 형성된 소스/드레인 영역과,
    상기 소스/드레인 영역 상에 형성되고, 상기 게이트 전극측의 단부면과 상기 게이트 전극의 거리가, 상기 Si층으로부터 이격될 만큼 길어져 있는 Ge와 금속의 금속간 화합물막
    을 구비한 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 Si층은, SOI 기판 또는 벌크 Si 기판 상에 핀 형상으로 형성되고, 상기 Si층의 적어도 2 측면에 상기 게이트 절연막을 개재하여 상기 게이트 전극이 형성되고, 상기 Si층은, 상기 소스/드레인 영역으로부터 상기 채널 영역까지 일정 폭으로 연속하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
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