JP2008159803A - 半導体装置 - Google Patents

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Abstract

【課題】エピタキシャル半導体層をチャネル領域から遠ざけることなく、エピタキシャル半導体層上に形成されるサリサイド膜と、ソース／ドレイン領域と半導体基板との間に形成される接合とを遠ざけることができる半導体装置を提供する。
【解決手段】素子分離領域１２間のシリコン基板１１上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはゲート電極１４が形成されている。素子分離領域１２とゲート電極１４との間のシリコン基板１１に形成されたトレンチ内には、エピタキシャル成長法によりエピタキシャルＳｉＧｅ層１６が形成されている。素子分離領域１２側のエピタキシャルＳｉＧｅ層１６にはファセット１６Ａが形成される。さらに、エピタキシャルＳｉＧｅ層１６上にはシリサイド膜１８が形成され、エピタキシャルＳｉＧｅ層１６下のシリコン基板１１にはｐ型半導体領域１７が形成されている。
【選択図】図１

Description

本発明は、ソース及びドレイン領域にエピタキシャル半導体層を有するＭＯＳ電界効果トランジスタにより構成された半導体装置及びその製造方法に関するものである。
近年、ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと記す）において、シリコン半導体基板のソース／ドレイン形成用の領域をエッチングしてトレンチ（凹部）を形成し、凹部内にエピタキシャル・シリコンゲルマニウム（以下、エピタキシャルＳｉＧｅ）層を形成する方法が提案されている（例えば、特許文献１参照）。この技術を用いる理由には２つの理由がある。
１つは、ＭＯＳトランジスタのチャネル領域に歪みを与えて、ＭＯＳトランジスタのチャネル移動度を増加させるためである。シリコンゲルマニウム（ＳｉＧｅ）はシリコンよりも格子定数が大きく、エピタキシャルＳｉＧｅ層によってチャネル領域にストレスを与えることができる。その結果、チャネル領域に歪みを与えることができ、ＭＯＳトランジスタのチャネル移動度を増加させることが可能である。正孔をキャリアとして用いる、ｐチャネルＭＯＳトランジスタに対して特に有効である。
２つめは、ソース／ドレイン領域の抵抗を下げ、ＭＯＳトランジスタの特性における寄生抵抗を低くするためである。シリコン基板のエッチングされた凹部に、不純物をドープしたＳｉＧｅ層をエピタキシャル成長法により形成することにより、ソース／ドレイン領域の抵抗を低くすることができる。ＳｉＧｅ層にボロン（Ｂ）をドープすることのできるｐチャネルＭＯＳトランジスタに対して特に有効である。
しかしながら、上述した技術では以下のような問題点が生じる。
前述したように、エピタキシャルＳｉＧｅ層は、シリコン基板に形成された凹部にＳｉＧｅを選択エピタキシャル成長させることによって形成される。選択性の高いエピタキシャル成長条件では、シリコン基板の露出表面上にのみエピタキシャルＳｉＧｅ層が形成される。そのため、素子分離領域の側面にはエピタキシャルＳｉＧｅ層は形成されず、素子分離領域の側面がわのエピタキシャルＳｉＧｅ層にはファセットが形成される。その結果、素子分離領域とエピタキシャルＳｉＧｅ層との間に空隙が生じることとなる。このように空隙が生じると、エピタキシャルＳｉＧｅ層上にシリサイド膜を形成したときに、ファセット上にもシリサイド膜が形成される。
ここで、エピタキシャルＳｉＧｅ層にはボロン（Ｂ）がドープされているため、熱によるボロンの拡散が起こり、ソース／ドレイン領域とシリコン基板との間に形成される接合は、エピタキシャルＳｉＧｅ層とシリコン基板との界面よりシリコン基板側に形成される。このため、エピタキシャルＳｉＧｅ層及びファセット上にシリサイド膜を形成したときに、シリサイド膜と接合とを十分に遠ざけることが必要となる。そこで、接合をシリコン基板側に伸ばすと、ゲート電極の下のチャネル領域と接合とが近づくことになる。接合がチャネル領域に近づくと、ＭＯＳトランジスタのショートチャネル特性が悪くなってしまうため、ソース／ドレイン領域のエピタキシャルＳｉＧｅ層はチャネル領域から十分に遠ざける必要がある。
先に述べたソース／ドレイン領域にＳｉＧｅ層を用いる技術によるメリットは、ＳｉＧｅ層をチャネル領域に近づけることによって、チャネル移動度を増加させる効果が強くすることである。したがって、ＳｉＧｅ層をチャネル領域に近づけることと、サリサイド膜と接合との間の距離を広げることは両立させることが難しく、解決策が求められている。
特開２００６−６０２２２号公報
この発明は、ソース／ドレイン領域にエピタキシャル半導体層が形成されたＭＯＳトランジスタを含む半導体装置において、エピタキシャル半導体層をチャネル領域から遠ざけることなく、エピタキシャル半導体層上に形成されるサリサイド膜と、ソース／ドレイン領域と半導体基板との間に形成される接合とを遠ざけることができる半導体装置を提供する。
この発明の第１の実施態様の半導体装置は、第１導電型の半導体基板に形成された素子分離領域と、前記素子分離領域間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面上に形成された側壁絶縁膜と、前記素子分離領域と前記ゲート電極との間の前記半導体基板に形成されたトレンチ内に、エピタキシャル成長法により形成され、ファセットを有する第２導電型の第１のエピタキシャル半導体層と、前記第１のエピタキシャル半導体層上に形成されたシリサイド膜と、前記第１のエピタキシャル半導体層下の前記半導体基板に形成された第２導電型の半導体領域とを具備する。
この発明の第２の実施態様の半導体装置は、第１導電型の半導体基板に形成された素子分離領域と、前記素子分離領域間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面上に形成された側壁絶縁膜と、前記素子分離領域と前記ゲート電極との間の前記半導体基板に形成されたトレンチ内に、エピタキシャル成長法により形成され、ファセットを有する第２導電型の第１のエピタキシャル半導体層と、前記第１のエピタキシャル半導体層上に、エピタキシャル成長法により形成された第２のエピタキシャル半導体層と、前記第２のエピタキシャル半導体層上に形成されたシリサイド膜とを具備する。
この発明の第３の実施態様の半導体装置は、第１導電型の半導体基板に形成された素子分離領域と、前記素子分離領域間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面上に形成された側壁絶縁膜と、前記素子分離領域と前記ゲート電極との間の前記半導体基板に形成されたトレンチ内に、エピタキシャル成長法により形成され、ファセットを有する第２導電型の第１のエピタキシャル半導体層と、前記第１のエピタキシャル半導体層上に、エピタキシャル成長法により形成された第２のエピタキシャル半導体層と、前記第２のエピタキシャル半導体層上に形成されたシリサイド膜と、前記第１のエピタキシャル半導体層下の前記半導体基板に形成された第２導電型の半導体領域とを具備する。
この発明によれば、ソース／ドレイン領域にエピタキシャル半導体層が形成されたＭＯＳトランジスタを含む半導体装置において、エピタキシャル半導体層をチャネル領域から遠ざけることなく、エピタキシャル半導体層上に形成されるサリサイド膜と、ソース／ドレイン領域と半導体基板との間に形成される接合とを遠ざけることができる半導体装置を提供することが可能である。
以下、図面を参照してこの発明の実施形態のＭＯＳトランジスタを有する半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ここでは、ｐチャネルＭＯＳ型電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）を例に取り述べるが、導電型を換えることによりｎチャネルＭＯＳ型電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）にも適用することができる。
［第１実施形態］
まず、この発明の第１実施形態のｐＭＯＳトランジスタについて説明する。
図１は、第１実施形態のｐＭＯＳトランジスタの構造を示す断面図である。
ｎ型シリコン半導体基板またはｎ型ウェル領域１１（以下、シリコン基板１１と記す）には、素子分離領域１２とこの素子分離領域１２で囲まれた素子領域が形成されている。素子領域は、素子（ここでは、ｐＭＯＳトランジスタ）が形成される領域であり、素子分離領域１２により電気的に絶縁分離されている。素子分離領域１２に挟まれたシリコン基板１１上にはゲート絶縁膜１３が形成され、このゲート絶縁膜１３上にはゲート電極１４が形成されている。さらに、ゲート電極１４の側面上には側壁スペーサ（側壁絶縁膜）１５が形成されている。
ゲート電極１４の両側のシリコン基板１１、すなわち素子分離領域１２とゲート電極１４との間のシリコン基板１１にはトレンチ（凹部）１１Ａが形成され、このトレンチ１１Ａ内にはｐ型のエピタキシャル半導体層、例えばｐ型の不純物が導入されたエピタキシャルＳｉＧｅ層１６が形成されている。このエピタキシャルＳｉＧｅ層１６は、ゲート電極１４下のシリコン基板１１に形成されるチャネル領域を挟むように配置され、ソース／ドレイン領域を構成している。
エピタキシャルＳｉＧｅ層１６は、シリコン基板１１に形成されたトレンチ１１Ａ内に、ＳｉＧｅを選択エピタキシャル成長させることによって形成される。このため、図１に示すように、素子分離領域１２の側面にはエピタキシャルＳｉＧｅ層１６は形成されず、素子分離領域１２側のエピタキシャルＳｉＧｅ層１６にはファセット１６Ａが形成される。その結果、素子分離領域１２とエピタキシャルＳｉＧｅ層１６との間に空隙が形成される。
エピタキシャルＳｉＧｅ層１６下のシリコン基板１１には、ｐ型半導体領域１７が形成されている。詳述すると、トレンチ１１Ａの外側のシリコン基板１１内にｐ型半導体領域１７が形成されている。ｐ型半導体領域１７において、トレンチ底面下に形成された領域は、トレンチ側面のゲート電極下のチャネル領域近傍に形成された領域よりもシリコン基板面から深い位置まで形成されている。すなわち、ｐ型半導体領域１７とｎ型シリコン基板１１との間に形成される接合１７Ａは、トレンチ底面下で深く、トレンチ側面がわ、すなわちチャネル領域近傍でトレンチ底面下よりも浅くなっている。また、エピタキシャルＳｉＧｅ層１６上及びファセット１６Ａ上には、シリサイド膜（サリサイド膜）１８が形成されている。
図１に示した構造を有するｐＭＯＳトランジスタにおいては、ソース／ドレイン領域を構成するエピタキシャルＳｉＧｅ層１６下のシリコン基板１１に、不純物のイオン注入によりｐ型拡散層１７Ｂを形成することにより、ゲート電極下の接合１７Ａをチャネル領域に近づけることなく、トレンチ底面下の接合１７Ａをシリコン基板表面より深い領域に形成できる、これにより、トランジスタのショートチャネル特性を悪化させることなく、シリサイド膜１８と接合１７Ａとを十分に遠ざけることができる。なお、ｐ型拡散層１７Ｂを形成するためのイオン注入工程では、ゲート電極下のチャネル領域近傍には不純物が導入されないため、接合１７Ａがチャネル領域に近づくのを防ぐことができる。
またこのとき、ソース／ドレイン領域を構成するエピタキシャルＳｉＧｅ層１６はチャネル領域から遠ざける必要がないため、チャネル領域に十分な応力を加えて歪みを与えることができ、チャネル移動度を増加させることができる。
なおここでは、エピタキシャル半導体層としてエピタキシャルＳｉＧｅ層を形成したが、ｎＭＯＳトランジスタの場合にはエピタキシャル半導体層としてエピタキシャル・シリコンカーバイド（以下、エピタキシャルＳｉＣと記す）層を形成するとよい。
以下に、第１実施形態のｐＭＯＳトランジスタの製造方法について説明する。
図２〜図７は、第１実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。
まず、シリコン基板１１にＲＩＥ（reactive ion etching）法によりトレンチを形成し、このトレンチに絶縁膜を埋め込んで、図２に示すように素子分離領域１２を形成する。
次に、シリコン基板１１上に、ゲート絶縁膜となる絶縁膜、例えばシリコン酸化膜を形成し、さらにこのシリコン酸化膜上にゲート電極となる導電膜、例えばポリシリコン膜を形成する。続いて、これらシリコン酸化膜及びポリシリコン膜をＲＩＥ法などにより加工し、図３に示すように、ゲート絶縁膜１３とゲート電極１４を形成する。さらに、シリコン基板１１上及びゲート電極１４上に、例えばシリコン酸化膜やシリコン窒化膜などの絶縁膜を堆積する。続いて、絶縁膜をＲＩＥ法により除去して、図３に示すように、ゲート電極１４の側面上に側壁スペーサ１５を形成する。
次に、ソース／ドレイン領域であるゲート電極１４の両側のシリコン基板１１、すなわち素子分離領域１２とゲート電極１４との間のシリコン基板１１をＲＩＥ法により除去し、図４に示すように、トレンチ（凹部）１１Ａを形成する。
続いて、図５に示すように、トレンチ１１Ａ下のシリコン基板１１に、イオン注入法によりｐ型の不純物を注入し、ｐ型半導体領域（ｐ型拡散層）１７Ｂを形成する。このとき、ｐＭＯＳトランジスタの場合は、前述したようにｐ型の不純物を注入し、例えば不純物種はボロン（Ｂ）で、ドーズ量は１．０×１０１２〜１．０×１０１６ｃｍ−２である。また、ｎＭＯＳトランジスタの場合は、ｎ型の不純物を注入し、例えば不純物種はリン（Ｐ）または砒素（Ａｓ）で、ドーズ量は１．０×１０１２〜１．０×１０１６ｃｍ−２である。
次に、シリコン基板１１に形成されたトレンチ１１Ａ内に、選択エピタキシャル成長法により、図６に示すようにｐ型のエピタキシャル半導体層、例えばｐ型のエピタキシャルＳｉＧｅ層１６を形成する。このとき、エピタキシャルＳｉＧｅ層１６は、トレンチ１１Ａ内に、ＳｉＧｅを選択エピタキシャル成長させることによって形成する。選択性の高いエピタキシャル成長条件では、トレンチ１１Ａ内のシリコン基板が露出した表面のみにエピタキシャルＳｉＧｅ層１６が形成される。このため、図６に示すように、素子分離領域１２の側面にはエピタキシャルＳｉＧｅ層１６は形成されず、素子分離領域１２側のエピタキシャルＳｉＧｅ層１６にはファセット１６Ａが形成される。その結果、素子分離領域１２とエピタキシャルＳｉＧｅ層１６との間に空隙が形成される。
エピタキシャルＳｉＧｅ層１６の形成後、熱工程が加わることによりエピタキシャルＳｉＧｅ層１６に導入されたｐ型の不純物が熱拡散するため、図７に示すように、エピタキシャルＳｉＧｅ層１６より外側のシリコン基板１１内にｐ型拡散層１７Ｃが形成される。ここで、前述したように、ｐＭＯＳトランジスタの場合は、エピタキシャルＳｉＧｅ層１６にｐ型の不純物を導入し、例えば不純物種はボロン（Ｂ）で、不純物濃度は１．０×１０１８〜１．０×１０２０ｃｍ−３である。また、ｎＭＯＳトランジスタの場合は、ｎ型のエピタキシャル半導体層、例えばｎ型のエピタキシャルＳｉＣを形成する。このエピタキシャルＳｉＣ層にはｎ型の不純物を導入し、例えば不純物種はリン（Ｐ）または砒素（Ａｓ）で、不純物濃度は１．０×１０１８〜１．０×１０２０ｃｍ−３である。
さらに、図６に示した構造上に、すなわちエピタキシャルＳｉＧｅ層１６上に高融点金属膜、例えばニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）などを堆積する。続いて、熱処理を行い、エピタキシャルＳｉＧｅ層１６と高融点金属膜とを反応させて高融点金属膜をシリサイド化する。その後、未反応の高融点金属膜を除去して、図７に示すように、エピタキシャルＳｉＧｅ層１６上にシリサイド膜１８を残す。これにより、エピタキシャルＳｉＧｅ層１６及びファセット１６Ａの露出した表面に、自己整合的にシリサイド膜（サリサイド膜）１８を形成する。なおここでは、ソース／ドレイン領域を構成するエピタキシャルＳｉＧｅ層１６上のみにシリサイド膜を形成したが、同様の工程を用いてゲート電極１４上にもシリサイド膜を形成してもよい。
ここで、図７に示すように、イオン注入法により形成したｐ型拡散層１７Ｂと、エピタキシャルＳｉＧｅ層１６からのｐ型の不純物の拡散により形成されるｐ型拡散層１７Ｃは、ｐ型の同じ極性（導電型）になっているため、エピタキシャルＳｉＧｅ層１６から見てｐ型拡散層１７Ｂより外側のシリコン基板１１内に接合１７Ａが形成される。以上により、図１に示した第１実施形態のｐＭＯＳトランジスタが製造される。
以上説明したようにこの第１実施形態によれば、ソース／ドレイン領域にエピタキシャル半導体層が形成されたＭＯＳトランジスタを含む半導体装置において、エピタキシャル半導体層をチャネル領域から遠ざけることなく、エピタキシャル半導体層上に形成されるサリサイド膜と、ソース／ドレイン領域と半導体基板との間に形成される接合とを遠ざけることができる。さらに、チャネル領域に十分な応力を加えて歪みを与えることができると共に、ソース／ドレイン領域の抵抗を下げて寄生抵抗を低減することができる。
［第２実施形態］
次に、この発明の第２実施形態のｐＭＯＳトランジスタについて説明する。前記第１実施形態における構成と同様の部分には同じ符号を付す。第１実施形態では、エピタキシャルＳｉＧｅ層上にシリサイド膜を形成したが、この第２実施形態では、エピタキシャルＳｉＧｅ層上にシリコン層を形成し、このシリコン層上にシリサイド膜を形成している。
図８は、第２実施形態のｐＭＯＳトランジスタの構造を示す断面図である。
シリコン基板１１には、素子分離領域１２とこの素子分離領域１２で囲まれた素子領域が形成されている。素子分離領域１２に挟まれたシリコン基板１１上にはゲート絶縁膜１３が形成され、このゲート絶縁膜１３上にはゲート電極１４が形成されている。さらに、ゲート電極１４の側面上には側壁スペーサ（側壁絶縁膜）１５が形成されている。
ゲート電極１４の両側のシリコン基板１１、すなわち素子分離領域１２とゲート電極１４との間のシリコン基板１１にはトレンチ（凹部）１１Ａが形成され、このトレンチ１１Ａ内にはｐ型のエピタキシャル半導体層、例えばｐ型のエピタキシャルＳｉＧｅ層１６が形成されている。このエピタキシャルＳｉＧｅ層１６は、ゲート電極１４下のシリコン基板１１に形成されるチャネル領域を挟むように配置され、ソース／ドレイン領域を構成している。
エピタキシャルＳｉＧｅ層１６は、シリコン基板１１に形成されたトレンチ１１Ａ内に、ＳｉＧｅを選択エピタキシャル成長させることによって形成されるため、図８に示すように、素子分離領域１２側のエピタキシャルＳｉＧｅ層１６にはファセット１６Ａが形成される。
エピタキシャルＳｉＧｅ層１６下のシリコン基板１１には、ｐ型半導体領域１７が形成されている。ｐ型半導体領域１７とｎ型シリコン基板１１との間に形成される接合１７Ａは、トレンチ底面下で深く、トレンチ側面がわ、すなわちチャネル領域近傍でトレンチ底面下よりも浅くなっている。
エピタキシャルＳｉＧｅ層１６上及びファセット１６Ａ上には、エピタキシャル半導体層、例えばエピタキシャル・シリコン層（以下、エピタキシャルＳｉ層と記す）１９が形成されている。エピタキシャルＳｉ層１９は、Ｓｉをエピタキシャル成長させることによってエピタキシャルＳｉＧｅ層１６上及びファセット１６Ａ上に形成される。このとき、ファセット１６Ａ面にもＳｉを成長させ、エピタキシャルＳｉ層１９にはファセットが出ないように形成される。
また、エピタキシャルＳｉ層１９上には、シリサイド膜（サリサイド膜）１８が形成されている。
図８に示した構造を有するｐＭＯＳトランジスタにおいては、ソース／ドレイン領域を構成するエピタキシャルＳｉＧｅ層１６下のシリコン基板１１に、不純物のイオン注入によりｐ型拡散層１７Ｂを形成することにより、ゲート電極下の接合１７Ａをチャネル領域に近づけることなく、トレンチ底面下の接合１７Ａをシリコン基板表面より深い領域に形成できる、これにより、トランジスタのショートチャネル特性を悪化させることなく、シリサイド膜１８と接合１７Ａとを十分に遠ざけることができる。なお、ｐ型拡散層１７Ｂを形成するためのイオン注入工程では、ゲート電極下のチャネル領域近傍には不純物が導入されないため、接合１７Ａがチャネル領域に近づくのを防ぐことができる。
またこのとき、ソース／ドレイン領域を構成するエピタキシャルＳｉＧｅ層１６はチャネル領域から遠ざける必要がないため、チャネル領域に十分な応力を加えて歪みを与えることができ、チャネル移動度を増加させることができる。
また、エピタキシャルＳｉＧｅ層１６上にエピタキシャルＳｉ層１９を形成し、このエピタキシャルＳｉ層１９上にシリサイド膜を形成している。これにより、シリサイド膜１８と接合１７Ａとの間の距離をさらに広げることができる。さらに、シリサイド膜１８の均一性を良くすることができため、接合リークを増加させることはない。
なおここでは、エピタキシャル半導体層としてエピタキシャルＳｉＧｅ層を形成したが、ｎＭＯＳトランジスタの場合にはエピタキシャル半導体層としてエピタキシャルＳｉＣ層を形成するとよい。
以下に、第２実施形態のｐＭＯＳトランジスタの製造方法について説明する。
図２〜図６、図９、及び図１０は、第２実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。
図２〜図６に示した工程は第１実施形態における製造方法と同様である。図６に示したように、シリコン基板１１に形成されたトレンチ１１Ａ内に、選択エピタキシャル成長法によりｐ型のエピタキシャルＳｉＧｅ層１６を形成する。このとき、素子分離領域１２側のエピタキシャルＳｉＧｅ層１６にはファセット１６Ａが形成される。その後、図９に示すように、エピタキシャルＳｉＧｅ層１６上及びファセット１６Ａ上に、エピタキシャルＳｉ層１９を形成する。このとき、Ｓｉをエピタキシャル成長させることによって、エピタキシャルＳｉＧｅ層１６上及びファセット１６Ａ上にエピタキシャルＳｉ層１９を形成する。すなわち、ファセット１６Ａ面にもＳｉを成長させ、エピタキシャルＳｉ層１９にはファセットが出ないように形成される。エピタキシャルＳｉ層１９の厚さは例えば５〜５０ｎｍであり、エピタキシャルＳｉ層１９にはエピタキシャルＳｉＧｅ層１６と同様に不純物を導入してもよい。
さらに、図９に示した構造上に、すなわちエピタキシャルＳｉ層１９上に高融点金属膜、例えばニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）などを堆積する。続いて、熱処理を行い、エピタキシャルＳｉ層１９と高融点金属膜とを反応させて高融点金属膜をシリサイド化する。その後、未反応の高融点金属膜を除去して、図１０に示すように、エピタキシャルＳｉ層１９上にシリサイド膜１８を残す。これにより、エピタキシャルＳｉ層１９の露出した表面に、自己整合的にシリサイド膜（サリサイド膜）１８を形成する。なおここでは、ソース／ドレイン領域を構成するエピタキシャルＳｉ層１９上のみにシリサイド膜を形成したが、同様の工程を用いてゲート電極１４上にもシリサイド膜を形成してもよい。
エピタキシャルＳｉＧｅ層１６の形成後、熱工程が加わることによりエピタキシャルＳｉＧｅ層１６に導入されたｐ型の不純物が熱拡散するため、エピタキシャルＳｉＧｅ層１６より外側のシリコン基板１１内にｐ型拡散層１７Ｃが形成される。図１０に示すように、イオン注入法により形成したｐ型拡散層１７Ｂと、エピタキシャルＳｉＧｅ層１６からのｐ型の不純物の拡散により形成されるｐ型拡散層１７Ｃは、ｐ型の同じ極性（導電型）になっているため、エピタキシャルＳｉＧｅ層１６から見てｐ型拡散層１７Ｂより外側のシリコン基板１１内に接合１７Ａが形成される。以上により、図８に示した第２実施形態のｐＭＯＳトランジスタが製造される。
以上説明したようにこの第２実施形態によれば、ソース／ドレイン領域にエピタキシャル半導体層が形成されたＭＯＳトランジスタを含む半導体装置において、エピタキシャル半導体層をチャネル領域から遠ざけることなく、エピタキシャル半導体層上に形成されるサリサイド膜と、ソース／ドレイン領域と半導体基板との間に形成される接合とを遠ざけることができる。さらに、チャネル領域に十分な応力を加えて歪みを与えることができると共に、ソース／ドレイン領域の抵抗を下げて寄生抵抗を低減することができる。その他の構成及び効果については第１実施形態と同様である。
［第３実施形態］
次に、この発明の第３実施形態のｐＭＯＳトランジスタについて説明する。前記第２実施形態における構成と同様の部分には同じ符号を付す。第２実施形態では、エピタキシャルＳｉＧｅ層１６下のシリコン基板１１にイオン注入法によりｐ型拡散層１７Ｂを形成してｐ型半導体領域１７を構成したが、この第３実施形態では、イオン注入法によりｐ型拡散層１７Ｂを形成せず、エピタキシャルＳｉＧｅ層１６からのｐ型不純物の熱拡散によってｐ型拡散層１７Ｃのみが形成される。
図１１は、第３実施形態のｐＭＯＳトランジスタの構造を示す断面図である。
シリコン基板１１には、素子分離領域１２とこの素子分離領域１２で囲まれた素子領域が形成されている。素子分離領域１２に挟まれたシリコン基板１１上にはゲート絶縁膜１３が形成され、このゲート絶縁膜１３上にはゲート電極１４が形成されている。さらに、ゲート電極１４の側面上には側壁スペーサ（側壁絶縁膜）１５が形成されている。
ゲート電極１４の両側のシリコン基板１１、すなわち素子分離領域１２とゲート電極１４との間のシリコン基板１１にはトレンチ（凹部）１１Ａが形成され、このトレンチ１１Ａ内にはｐ型のエピタキシャル半導体層、例えばｐ型のエピタキシャルＳｉＧｅ層１６が形成されている。このエピタキシャルＳｉＧｅ層１６は、ゲート電極１４下のシリコン基板１１に形成されるチャネル領域を挟むように配置され、ソース／ドレイン領域を構成している。
エピタキシャルＳｉＧｅ層１６は、シリコン基板１１に形成されたトレンチ１１Ａ内に、ＳｉＧｅを選択エピタキシャル成長させることによって形成されるため、図８に示すように、素子分離領域１２側のエピタキシャルＳｉＧｅ層１６にはファセット１６Ａが形成される。
エピタキシャルＳｉＧｅ層１６上及びファセット１６Ａ上には、エピタキシャル半導体層、例えばエピタキシャルＳｉ層１９が形成されている。エピタキシャルＳｉ層１９は、Ｓｉをエピタキシャル成長させることによってエピタキシャルＳｉＧｅ層１６上及びファセット１６Ａ上に形成される。このとき、ファセット１６Ａ面にもＳｉを成長させ、エピタキシャルＳｉ層１９にはファセットが出ないように形成される。
また、エピタキシャルＳｉ層１９上には、シリサイド膜（サリサイド膜）１８が形成されている。
図１１に示した構造を有するｐＭＯＳトランジスタにおいては、エピタキシャルＳｉＧｅ層１６上にエピタキシャルＳｉ層１９を形成し、このエピタキシャルＳｉ層１９上にシリサイド膜を形成している。これにより、シリサイド膜１８と接合１７Ａとの間の距離を広げることができる、すなわちシリサイド膜１８と接合１７Ａとを十分に遠ざけることができる。さらに、シリサイド膜１８の均一性を良くすることができため、接合リークを増加させることはない。
なおここでは、エピタキシャル半導体層としてエピタキシャルＳｉＧｅ層を形成したが、ｎＭＯＳトランジスタの場合にはエピタキシャル半導体層としてエピタキシャルＳｉＣ層を形成するとよい。
以下に、第３実施形態のｐＭＯＳトランジスタの製造方法について説明する。
図２〜図４、図１２、及び図１３は、第３実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。
図２〜図４に示した工程は第１実施形態における製造方法と同様である。図４に示したように、ソース／ドレイン領域であるゲート電極１４の両側のシリコン基板１１に、トレンチ（凹部）１１Ａを形成する。その後、図１２に示すように、シリコン基板１１に形成されたトレンチ１１Ａ内に、選択エピタキシャル成長法によりｐ型のエピタキシャルＳｉＧｅ層１６を形成する。このとき、素子分離領域１２側のエピタキシャルＳｉＧｅ層１６にはファセット１６Ａが形成される。
次に、図１３に示すように、エピタキシャルＳｉＧｅ層１６上及びファセット１６Ａ上に、エピタキシャルＳｉ層１９を形成する。このとき、ファセット１６Ａ面にもＳｉを成長させ、エピタキシャルＳｉ層１９にはファセットが出ないように形成される。
さらに、図１１に示したように、エピタキシャルＳｉ層１９上に、自己整合的にシリサイド膜（サリサイド膜）１８を形成する。なおここでは、ソース／ドレイン領域を構成するエピタキシャルＳｉ層１９上のみにシリサイド膜を形成する例を示したが、同様の工程を用いてゲート電極１４上にもシリサイド膜を形成してもよい。
エピタキシャルＳｉＧｅ層１６の形成後、熱工程が加わることによりエピタキシャルＳｉＧｅ層１６に導入されたｐ型の不純物が熱拡散するため、エピタキシャルＳｉＧｅ層１６より外側のシリコン基板１１内にｐ型拡散層１７Ｃが形成される。以上により、図１１に示した第３実施形態のｐＭＯＳトランジスタが製造される。
以上説明したようにこの第３実施形態によれば、ソース／ドレイン領域にエピタキシャル半導体層が形成されたＭＯＳトランジスタを含む半導体装置において、エピタキシャル半導体層をチャネル領域から遠ざけることなく、エピタキシャル半導体層上に形成されるサリサイド膜と、ソース／ドレイン領域と半導体基板との間に形成される接合とを遠ざけることができる。さらに、チャネル領域に十分な応力を加えて歪みを与えることができると共に、ソース／ドレイン領域の抵抗を下げて寄生抵抗を低減することができる。その他の構成及び効果については第２実施形態と同様である。
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
この発明の第１実施形態のｐＭＯＳトランジスタの構造を示す断面図である。 第１実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。 第１実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。 第１実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。 第１実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。 第１実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。 第１実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。 この発明の第２実施形態のｐＭＯＳトランジスタの構造を示す断面図である。 第２実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。 第２実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。 この発明の第３実施形態のｐＭＯＳトランジスタの構造を示す断面図である。 第３実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。 第３実施形態のｐＭＯＳトランジスタの製造方法を示す工程の断面図である。
符号の説明
１１…ｎ型シリコン半導体基板（またはｎ型ウェル領域）、１１Ａ…トレンチ（凹部）、１２…素子分離領域、１３…ゲート絶縁膜、１４…ゲート電極、１５…側壁スペーサ（側壁絶縁膜）、１６…エピタキシャル・シリコンゲルマニウム層（エピタキシャルＳｉＧｅ層）、１６Ａ…ファセット、１７…ｐ型半導体領域、１７Ａ…接合、１７Ｂ…ｐ型拡散層、１７Ｃ…ｐ型拡散層、１８…シリサイド膜（サリサイド膜）、１９…エピタキシャル・シリコン層（エピタキシャルＳｉ層）。

Claims (5)

  1. 第１導電型の半導体基板に形成された素子分離領域と、
    前記素子分離領域間の前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の側面上に形成された側壁絶縁膜と、
    前記素子分離領域と前記ゲート電極との間の前記半導体基板に形成されたトレンチ内に、エピタキシャル成長法により形成され、ファセットを有する第２導電型の第１のエピタキシャル半導体層と、
    前記第１のエピタキシャル半導体層上に形成されたシリサイド膜と、
    前記第１のエピタキシャル半導体層下の前記半導体基板に形成された第２導電型の半導体領域と、
    を具備することを特徴とする半導体装置。
  2. 第１導電型の半導体基板に形成された素子分離領域と、
    前記素子分離領域間の前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の側面上に形成された側壁絶縁膜と、
    前記素子分離領域と前記ゲート電極との間の前記半導体基板に形成されたトレンチ内に、エピタキシャル成長法により形成され、ファセットを有する第２導電型の第１のエピタキシャル半導体層と、
    前記第１のエピタキシャル半導体層上に、エピタキシャル成長法により形成された第２のエピタキシャル半導体層と、
    前記第２のエピタキシャル半導体層上に形成されたシリサイド膜と、
    を具備することを特徴とする半導体装置。
  3. 第１導電型の半導体基板に形成された素子分離領域と、
    前記素子分離領域間の前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の側面上に形成された側壁絶縁膜と、
    前記素子分離領域と前記ゲート電極との間の前記半導体基板に形成されたトレンチ内に、エピタキシャル成長法により形成され、ファセットを有する第２導電型の第１のエピタキシャル半導体層と、
    前記第１のエピタキシャル半導体層上に、エピタキシャル成長法により形成された第２のエピタキシャル半導体層と、
    前記第２のエピタキシャル半導体層上に形成されたシリサイド膜と、
    前記第１のエピタキシャル半導体層下の前記半導体基板に形成された第２導電型の半導体領域と、
    を具備することを特徴とする半導体装置。
  4. 前記第１のエピタキシャル半導体層は、シリコンゲルマニウム層またはシリコンカーバイド層のいずれかを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第１のエピタキシャル半導体層がシリコンゲルマニウム層を含むとき、前記シリコンゲルマニウム層にはｐ型の不純物が導入され、前記半導体領域にはイオン注入法によりｐ型の不純物が注入されており、
    前記第１のエピタキシャル半導体層がシリコンカーバイド層を含むとき、前記シリコンカーバイド層にはｎ型の不純物が導入され、前記半導体領域にはイオン注入法によりｎ型の不純物が注入されていることを特徴とする請求項４に記載の半導体装置。
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