KR101436129B1 - 스트레스형 전계효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

스트레스형 전계효과 트랜지스터(40)와 그 제조방법이 제공된다. 상기 전계효과 트랜지스터(40)는, 실리콘 기판(44)과 상기 실리콘 기판 위의 게이트 절연물(54)을 포함한다. 게이트 전극(62)은 상기 게이트 절연물 위에 놓여있으며 상기 게이트 전극 하부의 상기 실리콘 기판 내의 채널 영역(68)을 정의한다. 제 1 두께를 갖는 제 1 실리콘 게르마늄 영역(76)이 상기 실리콘 기판 내에 내장되며 그리고 상기 채널 영역과 접촉한다. 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 실리콘 게르마늄 영역(82)이 상기 실리콘 기판 내에 내장되며 그리고 상기 채널 영역으로부터 이격되어 있다.
스트레스, 내장형, 실리콘게르마늄, 이동도

Description

스트레스형 전계효과 트랜지스터 및 그 제조방법{STRESSED FIELD EFFECT TRANSISTOR AND METHOD FOR ITS FABRICATION}
일반적으로, 본 발명은 스트레스형 전계효과 트랜지스터 및 그 제조방법에 관한 것이며, 좀더 상세하게는 내장된 스트레스형 실리콘 게르마늄(embedded silicon germanium stressed) 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
근래 집적 회로들의 대부분은 복수개의 상호 연결된 전계효과 트랜지스터(field effect transister, 이하 'FET')들을 이용하여 구현되는데, 상기 FET는 금속 산화물 반도체 FET(metal oxide semiconductor field effect transistor : MOSFET) 또는 단순하게 MOS 트랜지스터들이라고도 지칭된다. FET는 제어 전극으로서의 게이트 전극과 전류가 그 사이에 흐를 수 있도록 이격되어 위치한 소스 전극과 드레인 전극을 포함하여 구성된다. 상기 게이트 전극에 인가된 제어 전압은 소스와 드레인 전극 사이의 채널을 통해 흐르는 전류의 흐름을 제어한다.
통상적으로 트랜스컨덕턴스(transconductance, gm)로 정의되는, FET의 이득은, 트랜지스터 채널 내에서 다수 캐리어의 이동도(mobility)에 비례한다. MOS 트랜지스터의 전류 캐리어 용량은, 트랜스컨덕턴스에 채널의 폭(W)을 곱한 값을 채널의 길이(L)로 나눈 값(gmW/l)에 비례한다. 일반적으로, FET 트랜지스터들은 (100) 결정질 표면 방향(crystallographic surface orientation)을 가지는 실리콘 기판들 상에 형성되는바, 이는 실리콘 테크놀로지에 있어 전형적인 기술에 해당한다. 상기 방향과 다른 많은 방향들에 대해서, P-채널 FET(이하, PFET)의 다수 캐리어인 정공(hole : 이하, '정공' 또는 '홀' 이라함)들의 이동도는 세로방향 압축 스트레스(compressive longitudinal stress)를 채널에 인가함으로써 증가될 수 있다. 이러한 세로방향 압축 스트레스는, 실리콘 기판 내의 트랜지스터 채널의 말단들에 부정규형 실리콘게르마늄(pseudomorphic SiGe)과 같은 확장물질(expanding material)을 내장(embed)함으로써, FET의 채널에 인가될 수 있다[예컨대, IEEE Electron Device Letters v. 25, No 4, p. 191, 2004 참조]. SiGe 결정은 Si 결정의 격자 상수보다 더 큰 격자 상수를 가지며, 그 결과 내장된(embedded : 이하, '내장된' 또는 '내장형' 이라 함) SiGe의 존재는 Si 매트릭스의 변형(deformation)을 야기하는바, 이는 채널 영역내의 실리콘을 압축한다. PFET의 다수 캐리어인 정공(hole)의 이동도를 향상시키기 위해서 SiGe를 내장하는 수많은 기술들이 알려져 있지만, 내장된 SiGe로 인해 얻을 수도 있는 이동도 증가를, 이들 기술들 중 그 어느 것도 충분히 획득하지 못하고 있다.
따라서, 개선된 다수 캐리어 채널 이동도를 갖는 전계효과 트랜지스터를 제공하는 것이 바람직하다. 또한, 개선된 홀(hole) 이동도를 갖는 P-채널 전계효과 트랜지스터의 제조 방법을 제공하는 것이 바람직하다. 이에 더하여, 본 발명의 다른 바람직한 피쳐들과 특성들은, 첨부된 도면들과 전술한 기술분야와 배경기술과 관련하여, 후술되는 발명의 상세한 설명과 청구범위로부터 명확해질 것이다.
향상된 다수 캐리어 이동도를 갖는 스트레스형 전계효과 트랜지스터가 제공된다. 스트레스형 전계효과 트랜지스터는, 실리콘 기판과 상기 실리콘 기판 위의 게이트 절연물을 포함한다. 게이트 전극이 상기 게이트 절연물 위에 놓여있으며, 그리고 상기 게이트 전극 하부의 상기 실리콘 기판 내의 채널 영역을 정의한다. 제 1 두께를 갖는 제 1 실리콘 게르마늄 영역이 상기 실리콘 기판 내에 내장되며 그리고 상기 채널 영역과 접촉한다. 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 실리콘 게르마늄 영역이 상기 실리콘 기판 내에 내장되며 그리고 상기 채널 영역으로부터 이격되어 있다.
향상된 다수 캐리어 이동도를 갖는 스트레스형 전계효과 트랜지스터를 제조하는 방법이 제공된다. 상기 방법은 실리콘 기판 상의 절연층 상의 실리콘층을 포함하는 SOI 기판을 형성하는 단계를 포함한다. 상기 실리콘층 위에 게이트 전극이 형성된다. 도핑되지 않은 제 1 실리콘 게르마늄층이 상기 실리콘층 내에 에피택셜하게 내장되며, 그리고 상기 게이트 전극에 정렬된다. 불순물 도핑된 제 2 실리콘 게르마늄층이 상기 실리콘층 내에 에피택셜하게 내장되며, 그리고 상기 게이트 전극으로부터 이격된다.
본 발명은 다음의 도면들을 참조하여 설명될 것인바, 유사한 구성요소들은 도면들에서 유사한 도면부호를 갖는다.
도1은 본 발명의 일실시예에 따른 전계효과 트랜지스터의 단면을 도시한다.
도2 내지 도13은 본 발명의 실시예들에 따라 스트레스형 전계효과 트랜지스터를 제조하는 단계들을 도시한 단면도들이다.
도14 내지 도18은 본 발명의 다른 실시예들에 따라 스트레스형 전계효과 트랜지스터를 제조하는 단계들을 도시한 단면도들이다.
도19 내지 도22는 본 발명의 다른 실시예들에 따라 스트레스형 P-채널 전계효과 트랜지스터를 제조하는 단계들을 도시한 단면도들이다.
다음의 상세한 설명은 사실상 본 발명의 단순한 예시에 불과하며 본 발명이나 또는 본 발명의 적용예 및 사용예들을 제한하고자 의도된 것은 아니다. 또한, 전술한 기술 분야, 배경 기술, 발명의 서술 또는 다음의 실시예들에서 개시되거나 또는 암시된 어떤 이론들에 의해 구속되고자 하는 어떤 의도도 없다.
도1은 전계효과 트랜지스터(FET)(20)의 단면을 도시한 것으로, 특히 본 발명의 일실시예에 따른 P-채널 FET(PFET)을 도시한 도면이다. FET(20)는, 실리콘 기판(22)과 상기 기판 표면에 형성된 게이트 절연물(23)을 포함한다. 게이트 전극(24)은 게이트 절연물 위에 놓여있다. 게이트 전극은, 기판 표면과 상기 게이트 전극의 하부에서 트랜지스터 채널(26)의 위치를 정의한다. 바람직하게는 도핑되지 않은 실리콘게르마늄(SiGe)의 얕은 영역(28)이, 트랜지스터 채널의 에지에 매우 근접하게 위치하여 상기 실리콘 기판 내에 내장된다. 바람직하게는 인시츄(in situ) 불순물 도핑된 실리콘게르마늄의 깊은 영역(30)이, 채널 영역으로부터 좀더 멀리 이격된 위치에서 상기 실리콘 기판 내에 내장된다. 상기 2개의 내장된 실리콘게르 마늄(SiGe) 영역들은, 화살표(32)로 나타낸 바와같이, 채널 영역(26)에 압축 스트레스를 총괄적으로(collectively) 가하게 되며, 이는 채널의 다수 캐리어인 홀의 이동도를 향상시킨다. 얕게 내장된 실리콘게르마늄 영역은, 스트레스 유발 물질(stress inducing material)을 채널 영역에 매우 근접하게 위치시킨다. 하지만, 상기 실리콘게르마늄 영역은 도핑되어 있지 않기 때문에, 붕소(boron) 도판트가 확장영역을 침범하는 역효과가 생기지 않으며, 따라서 디바이스의 단채널 성능(short channel performance)를 열화시키는 현상도 일어나지 않는다. 깊게 내장된 실리콘게르마늄 영역은 채널 영역에 스트레스를 가하는데 매우 효과적이다. 즉, 불순물 도핑 영역이 채널로부터 이격되어 있기 때문에, 채널 침범을 회피할 수 있으며, 그리고 상기 도핑 영역은 트랜지스터의 소스(34) 및 드레인(36)을 형성하는 역할을 수행한다. 붕소로 인시츄 도핑되는(예컨대, 에피택셜 성장 반응물(epitaxial growth reactants)에 다이보레인(diborane)과 같은 불순물 도핑 가스를 첨가하는 것에 의해서), 선택적으로 성장된 에피택셜 실리콘게르마늄(selectively grown epitaxial SiGe)의 사용은, 이온주입 공정의 단계를 감소시킬 수 있다. 상기 인시츄(in situ) 불순물 도핑은 공정 단계를 줄일 수 있다. 하지만, 인시츄 도핑의 더욱 중요한 장점 중 하나는 스트레인(strain : 이하, '스트레인' 또는 '변형')을 보존할 수 있다는 점이다. 스트레인된 SiGe 영역에 대한 이온주입(ion implantation)은, SiGe 영역에서 스트레인의 완화를 유발하는 부정적인 효과를 갖는다. 내장된 영역들에서 스트레인의 완화는, 내장된 스트레인 유발 영역들에 의해 성취되는 이동도 향상을 퇴보시킨다. 소스 및 드레인 영역을 인 시츄 도핑하게 되면, 이들 영 역들에 이온주입을 수행할 필요가 없게되며, 내장된 영역들에 관계된 스트레인이 보존될 수 있다. 본 발명의 일실시예에 따르면, 게이트 전극에 정렬되어 매우 가깝게 위치한 도핑되지 않은 얕은 SiGe 영역과 소스/드레인 이온주입에 의해 완화되지 않은 인시츄 도핑된 깊은 SiGe 영역의 조합된 효과에 의해서, PFET의 채널에서의 캐리어들의 이동도가 향상된다. 다음에 좀더 상세히 설명되는 바와같이, PFET(20)은 벌크(bulk) 실리콘 영역에 형성될 수 있으며, 절연체 상의 얇은 실리콘층(SOI)에 또는 SOI를 지지하는 기판에 형성될 수도 있다.
도2 내지 도13은 본 발명의 일실시예에 따라, 스트레스형 P-채널 전계효과 트랜지스터(40)를 제조하는 공정 단계들을 도시한 단면도들이다. 전계효과 트랜지스터를 제조하는 다양한 단계들은 잘 알려져 있으며, 따라서 설명의 간략화를 위해서 통상적인 많은 공정들은 본 명세서에서 간단히 언급될 것이며 또는 공지된 공정단계의 세부설명 없이 그 전체가 생략될 수도 있다. 비록, 본 발명의 예시적인 실시예에서는 오직 하나의 트랜지스터만이 도시되어 있지만 PFET(40)는, N-채널 FET(NFET) 뿐만 아니라 다수의 PFET들을 포함하는 집적회로의 일부가 될 수 있다. 집적회로에서 사용되는 다른 트랜지스터들은, 비스트레스형(unstressed) 트랜지스터들 뿐만 아니라 스트레스형 트랜지스터들을 포함할 수 있다.
도2에 도시된 바와같이, 반도체 기판(42)을 제공함으로써, 본 발명의 일실시예에 따른 스트레스형 FET(40)의 제조가 시작된다. 반도체 기판은 바람직하게는 단결정(monocrystalline) 실리콘 기판이 될 수 있으며, 여기서 "실리콘 기판" 이라는 용어는, 반도체 산업에서 통상적으로 사용되는 비교적 순수한 실리콘 물질을 포괄 하도록 의도된다. 실리콘 기판(42)은 벌크 실리콘 웨이퍼가 될 수 있으며, 또는 예시된 바와같이 실리콘 캐리어 웨이퍼(48)에 의해 지지되는 절연층(46) 상의 얇은 실리콘층(44)을 포함하는 SOI 웨이퍼가 될 수도 있지만 이에 한정되는 것은 아니다. 실리콘 웨이퍼는 (100) 방향 또는 (110) 방향 중 어느 하나를 갖는 것이 바람직하다. 얇은 실리콘층(44)의 두께는 구현되는 집적회로의 유형에 따라 다르며, 예를 들면, 약 50 ~ 120 나노미터(nm)가 될 수 있다. 얇은 실리콘층(44)의 도시된 소정 부분(50)은, N형 불순물 도판트들로 도핑된다. 상기 소정 부분(50)은, 예를 들어 이온주입(ion implantation)에 의해서 적절한 전도도를 갖게 도핑될 수 있다. 개별 디바이스들을 전기적으로 서로 격리시키기 위해서, 얕은 트렌치 분리(STI)(52)가 형성된다. 잘 알려진 바와같이, 많은 공정들이 얕은 트렌치 분리(STI)를 형성하는데 이용될 수 있는바, 이들 공정들은 본 명세서에서 상세히 설명되지는 않는다. 통상적으로, STI는 얕은 트렌치를 포함하는바, 얕은 트렌치는 반도체 기판의 표면 안쪽으로 식각되고 이어서 절연물질로 채워진다. 바람직하게는 상기 STI는, 얇은 실리콘층의 두께를 지나서 그 하부의 절연층(46) 까지 연장된다. 트렌치가 절연 물질로 채워진 다음에, 그 표면은 평탄화되는 것이 일반적인바, 예를 들면, 화학기계연마(CMP) 등에 의해서 평탄화된다.
도3에 도시된 바와같이, 본 발명의 일실시예에 따른 상기 방법은, 실리콘층(44)의 표면(56)에 게이트 절연물(54)을 형성함으로써 계속 진행된다. 게이트 절연물(54)은 실리콘 산화물(silicon oxide), 고유전율의 유전물질 등등이 될 수 있다. 비록, 어떤 디바이스들은 더 두껍거나 더 얇은 게이트 절연물을 요구하거나 및 /또는 동일하거나 또는 서로다른 물질들의 다중층으로 구성된 게이트 절연물을 요구하기도 하지만, 상기 게이트 절연물은 약 1 ~ 5nm 정도의 두께를 가질 수 있다. 상기 게이트 절연물(54)은, 실리콘층(44)의 열 산화에 의해 형성되는 실리콘 이산화물(silicon dioxide)인 것이 바람직하다. 대안적으로는, 화학기상증착(CVD) 또는 저압 화학기상증착(LPCVD), 플라즈마 강화 화학기상증착(PECVD) 등등과 같은 화학기상증착의 다양한 변형들 중 하나에 의해서 상기 게이트 절연물(54)이 형성될 수도 있다. 게이트 절연층의 형성에 뒤이어서, 게이트 전극 형성물질의 층(58) 및 캡핑층(60)이 형성된다. 상기 게이트 전극 형성물질(58)은 화학기상증착법(CVD)에 의해서 약 100nm 정도의 두께로 증착된 도핑되지 않은 다결정 실리콘인 것이 바람직하며, 상기 캡핑층(60)은 저압 화학기상증착법(LPCVD)에 의해서 약 30nm 정도의 두께로 증착된 실리콘 질화물(silicon nitride)인 것이 바람직하다. 상기 다결정 실리콘은 예를 들어, 실란(silane : SiH4)의 환원에 의해서 형성될 수 있으며, 상기 실리콘 질화물은 예를 들어, 디클로로실란(dichlorosilane : SiH2Cl2)과 암모니아의 반응에 의해서 형성될 수 있다.
다음으로 도4에 도시된 바와같이, 게이트 전극 형성물질의 층(58)과 캡핑층(60)이 패터닝되어 게이트 전극(62)이 형성된다. 상기 2개의 층들은, 통상적인 포토리소그래피 기법들 및 식각 기법들을 이용하여 패터닝 및 식각될 수 있다. 상기 다결정 실리콘층은 예를 들어, 염소(Cl) 또는 HBr/O2 화학제(chemistry)를 이용하는 플라즈마 에칭에 의해서 식각될 수 있으며, 상기 실리콘 질화물은 CHF3, CF4 또는 SF6 화학제(chemistry)를 이용하여 플라즈마 식각될 수 있다. 게이트 전극(62)의 측벽들(64) 및 얇은 실리콘층(44)의 노출된 표면은, 실리콘 이산화물의 얇은 층(66)을 성장시키기 위해서 열 산화된다. 실리콘 이산화물의 얇은 층(66)은 3 ~ 4 nm 정도의 두께를 가질 수 있으며 그리고 게이트 전극(62)의 기저부(base)에서 얇은 게이트 산화물의 에지(edge)를 보호하는 역할을 한다. 또한, 상기 실리콘 이산화물의 얇은 층(66)은 후속 공정들에서 증착되는 층들로부터 다결정 실리콘을 분리시킨다. 게이트 전극(62)은, FET의 채널 영역(68)을 게이트 전극 하부의 얇은 실리콘층(44)의 일부로 한정한다.
다음으로 도5에 도시된 바와같이, 게이트 전극(62)의 측벽들(64) 상에 사용후제거가능한(disposable) 측벽 스페이서가 형성된다. 실리콘 질화물과 같은 측벽 형성물질의 층(70)을 증착함으로써, 게이트 전극(62) 상에 측벽 스페이서가 형성된다. 예를 들어, LPCVD 법에 의해 8 ~ 18nm 정도의 두께로 증착될 수 있는 상기 실리콘 질화물은, 캡핑층(60)의 잔존 부분 및 실리콘 이산화물의 얇은 층(66) 상에 형성된다.
반응성 이온 에칭법(reactive ion etching : RIE)에 의해서 층(70)을 이방성으로 식각함으로써, 사용후제거가능한 측벽 스페이서들(72)이 도6에 도시된 바와같이 형성된다. 상기 반응성 이온 에칭법에 의해서, 약 7 ~ 15nm 정도의 두께를 갖는 측벽 스페이서들(72)이 게이트 전극(62)의 측벽들 상에 남겨진다. 상기 측벽 스페이서, 캡핑층(60) 및 STI(52)가 식각 마스크로서 이용되며, 그리고 얇은 실리콘 층(44)의 표면 안쪽으로 리세스들(74)이 식각된다. 상기 리세스들은, HBr/O2 와 Cl 화학제를 이용하는 플라즈마 에칭에 의해서 약 40nm 정도의 깊이로 식각된다. 상기 리세스들은 전계효과 트랜지스터의 소스 및 드레인이 될 영역에 식각된다. 상기 리세스들은 게이트 전극에 자기정렬되며 그리고 채널 영역(68)의 단부에 매우 가깝게 위치한다. 리세스가 형성되지 않은 집적회로의 다른 부분들은, 패터닝된 포토레지스트층(미도시)에 의해서 플라즈마 식각 동안에 마스킹될 수 있다.
리세스들(74)은 도7에 도시된 바와같이, 도핑되지 않은 스트레스 유발물질(76)로 채워진다. 상기 스트레스 유발물질은, 실리콘의 격자 상수(lattice constance)와는 다른 격자 상수를 가지며 실리콘층 위에서 성장될 수 있는, 임의의 부정규형 물질(pseudomorphic material)이 될 수 있다. 병치된(juxtaposed) 2개의 물질들 간의 격자 상수 차이는 호스트 물질(host material)에 스트레스를 생성한다. 예를 들어, 상기 스트레스 유발물질은, 약 10 ~ 35 원자 퍼센트, 바람직하게는 약 20 ~ 35 원자 퍼센트의 게르마늄을 갖는 단결정 실리콘게르마늄(SiGe)이 될 수 있다. 상기 스트레스 유발물질은, 리세스를 충분히 채울만한 두께로 선택적 성장 공정에 의해서 에피택셜 성장되는 것이 바람직하다. 이러한 물질들을 실리콘 호스트 상에 선택적으로 에피택셜 성장시키는 방법은 잘 알려져 있는바, 따라서 본 명세서에서는 이에 대해 상세히 설명하지 않는다. SiGe는 실리콘 보다 큰 격자 상수를 가지며, 세로방향 압축 스트레스(compressive longitudinal stress)가 트랜지스터 채널에 가해진다. 세로방향 압축 스트레스는 채널에서 홀(hole)의 이동도를 증 가시키며 따라서, P-채널 전계효과 트랜지스터의 성능을 향상시킨다.
실리콘 질화물층과 같은, 사용후제거가능한 측벽 스페이서 물질의 제 2 층(미도시)이, 게이트 전극 구조와 이전에 성장된 실리콘게르마늄 영역(76)을 덮도록 블랭킷(blanket) 증착된다. 상기 제 2 층은 이방성으로 식각되어, 사용후제거가능한 제 2 측벽 스페이서(78)를 형성하게 되는바, 이는 도8에 도시된 바와같이 측벽 스페이서(72)를 덮는다. 측벽 스페이서(72)의 두께와 측벽 스페이서(78)의 두께를 합한 두께는 약 20 ~ 30nm 인 것이 바람직하다. 캡핑층(60), 측벽 스페이서(78) 및 STI(52)를 식각 마스크로 이용하여, 얇은 실리콘층(44) 및 실리콘게르마늄 영역(76) 안으로 제 2 리세스(80)가 플라즈마 식각된다. 전에도 언급한 바와같이, 리세스가 형성되지 않은 집적회로의 다른 부분들은, 패터닝된 포토레지스트층(미도시)에 의해서 플라즈마 식각 동안에 마스킹될 수 있다. 상기 플라즈마 식각은, 리세스가 적어도 약 80 ~ 100nm 정도의 깊이를 가질 때까지 계속되지만, 상기 리세스가 얇은 실리콘층(44)의 전체 두께를 지나서 그 하부의 절연층(46)에 도달하기 전에 중단된다. 상기 얇은 실리콘층(44)의 적어도 일부가 리세스의 바닥에 남아 있는다. 리세스 바닥에 남은 상기 얇은 실리콘층(44)의 적어도 일부는, 스트레스 유발물질의 후속 성장을 위한 핵형성 층(nucleating layer)으로서 작용할 것인바, 이에 대해서는 후술한다. 따라서, 리세스(80)는 자기정렬되지만, 게이트 전극(62) 및 채널 영역(68)으로부터는 이격된다.
본 발명의 일실시예에 따라, 리세스(80)는 도9에 도시된 바와같이, 스트레스 유발물질(82)로 채워진다. 스트레스 유발물질(76)과 마찬가지로, 스트레스 유발물 질(82)은, 실리콘의 격자 상수와는 다른 격자 상수를 가지며 실리콘층 위에서 성장될 수 있는, 임의의 부정규형 물질(pseudomorphic material)이 될 수 있다. 상기 스트레스 유발물질(82)은 스트레스 유발물질(76)과 동일한 것이 바람직하며 그리고 동일한 방식으로 성장되는 것이 바람직하다. 예를 들어, 상기 스트레스 유발물질(82)은, 약 10 ~ 35 원자 퍼센트, 바람직하게는 약 20 ~ 35 원자 퍼센트의 게르마늄을 갖는 단결정 실리콘게르마늄(SiGe)이 될 수 있다. SiGe는, 리세스(80)를 적어도 충분히 채울만한 두께로 성장될 수 있으며, 약 1 ~ 3 ×1020 cm-3 정도의 도핑 농도를 갖게끔 보론으로 불순물 도핑되는 것이 바람직하다.
SiGe 물질(82)의 선택적 성장 이후에, 도10에 도시된 바와같이, 측벽 스페이서들(72, 78)과 캡핑층(60)이 디바이스로부터 스트립된다. 게이트 전극(62)과 STI(52)를 이온주입 마스크로 이용하여, 얇은 실리콘층(44), SiGe 영역(76) 및 SiGe 영역(82)의 노출된 부분에 보론이 이온주입되어, 소스 및 드레인 확장부와 HALO 임플란트(84)을 형성한다. 상기 임플란트는, 불순물이 도핑된 얕은 영역을 실리콘 영역과 실리콘게르마늄 영역의 표면 근처에 형성한다. 보론이 이온주입되지 않아야 할 집적회로의 다른 부분들(예컨대 IC의 NFET 부분들)은, 패터닝된 포토레지스트층(미도시)에 의해 마스킹될 수 있다.
도11에 도시된 바와같이, 실리콘 질화물 또는 또 다른 측벽 스페이서 형성 유전물질(미도시)의 후속층이, 게이트 전극과 STI의 표면, 얇은 실리콘층 및 SiGe 에피택셜 영역들 위에 블랭킷 증착된다. 측벽 스페이서 형성물질의 상기 후속층은, 예를 들어 반응성 이온 식각법에 의해서 이방성으로 식각되어, 게이트 전극(62)의 측벽들(66) 상에 항구적인(permanent) 측벽 스페이서(86)를 형성한다. 상기 항구적인 측벽 스페이서(86)와 STI(52)는, 추가적인 P형 불순물 도판트들을 SiGe 영역(82)에 이온주입하는데에 이온주입 마스크로서 이용될 수 있다. 그 어떤 추가적인 P형 불순물 이온들도 이온주입되지 않아야할 IC의 다른 부분들은, 패터닝된 포토레지스트층에 의해서 마스킹될 수 있다. 이러한 추가적인 이온주입이 적용된다면, 상기 추가적인 이온주입에 뒤이어서, 열 어닐이 디바이스에 수행되는바, 바람직하게는 급속 열 어닐(rapid thermal anneal : RTA)이 사용된다. 상기 RTA는, 수행되었던 임의의 이온주입들을 활성화시키며, 인 시츄 도핑된 SiGe 영역(82)으로부터 불순물 도판트들의 외부 확산(out diffusion)을 유발하는바, 이는 소스 영역(90)과 드레인 영역(92)을 형성하기 위함이다.
또한, 측벽 스페이서(86)는, 다양한 디바이스 영역들에게 전기적인 콘택을 제공하는 첫번째 단계로서, 소스 영역, 드레인 영역 및 게이트 전극과 접촉하고 있는 자기정렬된 실리사이드 영역들을 형성하는데에 이용될 수 있다. 도12에 도시된 바와같이, 코발트, 니켈, 티타늄 등과 같은 실리사이드 형성 금속층(94)이, 도11에 도시된 디바이스 구조의 표면 위에 증착된다. 실리사이드 형성 금속층은, 금속과 그 하부의 실리콘 또는 실리콘게르마늄이 서로 반응하도록 가열되어, 금속 실리사이드 콘택들(96, 97, 98)을 형성하게 되는바, 이들 각각은 도13에 도시된 바와같이 소스 영역, 드레인 영역 및 게이트 전극에 전기적인 접촉을 제공한다. 실리콘 또는 실리콘게르마늄과 접촉하고 있지 않은 금속 즉, STI(52) 또는 측벽 스페이서(86) 상에 위치한 금속은 반응하지 않으며, 이는 H2O2/H2SO4 또는 HNO3/HCl 용액으로 세정함으로써 후속적으로 제거될 수 있다.
앞선 설명에서는, 리세스(80)가 식각되고 그리고 불순물 도핑되어 깊게 내장된 실리콘게르마늄 영역이 성장되기 전에, 리세스(74)가 식각되고 그리고 얕게 내장된 실리콘게르마늄 영역(76)이 성장된다. 본 발명의 다른 실시예에 따르면, 도14 내지 도18의 단면도에 도시된 바와같이, 이들 공정 단계들의 순서는 뒤바뀔 수도 있다. 본 발명의 다른 실시예에 따르면, PFET(140)를 제조하는 방법은, 도2 내지 도4에 예시된 것과 동일한 방식으로 시작된다. 도14에 도시된 바와같이, 실리콘 질화물층과 같은 측벽 스페이서 형성 물질층(170)이 도4의 구조 상에 형성된다. 상기 실리콘 질화물층은 약 20 ~ 30nm 정도의 두께를 갖는 것이 바람직하다.
도15에 도시된 바와같이, 상기 층(170)은 이방성으로 식각되어, 게이트 전극(62)의 에지들 상에 측벽 스페이서(172)를 형성한다. 측벽 스페이서들(172)은, STI(52)와 캡핑층(60)과 함께 식각 마스크를 형성하는데 이용될 수 있으며, 얇은 실리콘층(44)의 표면 안으로 리세스(174)가 플라즈마 식각된다. 리세스(174)는 적어도 약 80 ~ 100nm 정도의 깊이를 가질 수 있으며, 그리고 얇은 실리콘층(44)의 전체 두께를 지나서 그 하부의 절연층(46)에 도달하기 전에 중단된다. 상기 실리콘층(44)의 적어도 얇은 부분이 리세스의 바닥에 남는다. 리세스(174)는 자기정렬되지만, 측벽 스페이서(172)의 폭에 의존하는 두께만큼 게이트 전극(62) 및 채널 영역(68)으로부터 이격된다.
도16에 도시된 바와같이, SiGe 층(176)과 같은 스트레스 유발물질의 내장형 에피택셜 층을 선택적으로 성장시킴으로써, 상기 리세스(174)가 채워진다. SiGe는, 약 10 ~ 35 원자 퍼센트의 게르마늄을 포함하는 것이 바람직하며, 더욱 바람직하게는 약 20 ~ 35 원자 퍼센트의 게르마늄을 포함한다. 또한, 상기 SiGe는, 약 1 ~ 3 ×1020 cm-3 정도의 도핑 농도를 갖게끔 보론으로 인시츄 불순물 도핑되는 것이 바람직하다. 예를 들어, SiGe의 에피택셜 성장 동안에 다이보레인(diborane)을 반응물 흐름(reactant flow)에 첨가함으로써, 상기 층(176)이 인시츄 도핑될 수 있다.
SiGe 층(176)의 선택적 에피택셜 성장에 뒤이어서, 측벽 스페이서(172)가 제거되며, 상기 측벽 스페이서(172) 보다 얇은 두께를 갖는 새로운 측벽 스페이서(178)가, 게이트 전극(62)의 측벽 상에 형성된다. 측벽 스페이서(178)는, 측벽 스페이서(172)에 대해서 이전에 설명되었던 것과 동일한 방식으로 형성된다. 측벽 스페이서(178)는, 실리콘 질화물 또는 다른 유전물질로 형성될 수 있으며, 바람직하게는 약 7 ~ 15nm 정도의 두께를 갖는다. 측벽 스페이서(178), 캡핑층(60) 및 STI(52)가 식각 마스크로서 이용되며 그리고 도17에 도시된 바와같이, 얕은 리세스(180)가 SiGe 층(176)의 표면 안으로 플라즈마 식각된다. 리세스(180)는 약 40nm 의 깊이를 갖는 것이 바람직하다.
도18에 도시된 바와같이, SiGe 층(182)과 같은 도핑되지 않은 스트레스 유발물질의 내장형 에피택셜 층을 선택적으로 성장시킴으로써, 리세스(180)가 채워진다. SiGe는, 약 10 ~ 35 원자 퍼센트의 게르마늄을 포함하는 것이 바람직하며, 더 욱 바람직하게는 약 20 ~ 35 원자 퍼센트의 게르마늄을 포함한다. 상기 도핑되지 않은 SiGe는 게이트 전극에 자기정렬되며 그리고 채널(68)의 말단에 매우 근접하게 위치한다. PFET(140)를 제조하기 위한 후속 공정들이 도10 내지 도13에 예시된 것과 동일한 방식으로 진행된다.
도19 내지 도22는 본 발명의 또 다른 실시예에 따라, 스트레스형 PFET(240)를 제조하는 공정 단계들을 도시한 단면도이다. 본 발명의 상기 실시예에 따르면, SOI(silicon on insulator) 반도체 기판의 지지 기판(supporting substrate) 내에, 스트레스형 PFET(240)이 형성된다. PFET(240)을 형성하기 위한 상기 방법은, 반도체 기판(242)을 제공하는 것으로 시작된다. 도19에 도시된 바와같이, 반도체 기판(242)은, 단결정 실리콘 기판(248) 위에 놓여있는 절연층(246)과 상기 절연층(246) 위에 놓여있는 얇은 실리콘층(244)을 포함한다. 실리콘층(244)과 실리콘 기판(248)은 (100) 결정방향 또는 (110) 결정방향 중 어느 하나를 가질 수 있다. 하지만, 실리콘층(244)은 (100) 결정방향을 갖는 것이 바람직하며, 실리콘 기판(248)은 (110) 결정방향을 갖는 것이 바람직하다. 홀의 이동도는, (100) 방향의 실리콘에서 보다 (110) 방향의 실리콘에서 더 크며, 전자의 이동도는 그 반대이다. 즉, 전자의 이동도는 (110) 방향의 실리콘에서 보다 (100) 방향의 실리콘에서 더 크다. 얇은 실리콘층 내에 얕은 트렌치 분리 영역들(252)이 형성되며, 이는 얇은 실리콘층(244)의 전체 두께를 지나서 절연층(246)까지 연장되는 것이 바람직하다. STI는, 도2에 관련하여 앞서 설명된 것과 동일한 방식으로 형성될 수 있다.
도20에 도시된 바와같이, STI 영역들 중 하나를 관통하고 그리고 절연 층(246)을 관통하여 실리콘 기판(248)의 소정 부분(256)을 노출시키도록, 리세스(254)가 식각된다. 패터닝된 포토레지스트층(미도시)이 피식각 영역을 정의하기 위한 식각 마스크로서 이용될 수 있다. 비록, 도2 내지 도13 또는 도14 내지 도18에 도시된 것과 유사한 방법에 따라, 노출된 부분(256)에 스트레스형 PFET이 형성될 수도 있지만, 도21에 도시된 바와같이 리세스(254)를 충진하는 에피택셜 실리콘층(258)을 선택적으로 성장시키는 것이 바람직하다.
실리콘층(258)은, 실리콘 기판(248)과 동일한 결정 방향을 갖는 단결정 성장을 핵형성화(nucleate)하기 위하여, 노출된 부분(256)을 이용하여 해당 기술분야의 당업자들에게 공지된 방법들에 의해서 선택적으로 성장될 수 있다. 에피택셜 실리콘으로 리세스(254)를 충진함으로써, 에피택셜 실리콘과 실리콘층(244)의 나머지 둘다에서 트랜지스터를 후속으로 제조하는 것에 대해서, 실질적으로 평탄한 표면(260)이 제공된다. 실리콘층(258)은 실리콘 기판(248)의 확장부(extension)가 유효하게 될 수 있는바, 이는 동일한 결정방향 바람직하게는 (110) 실리콘 결정방향을 갖는다. (110) 기판 또는 기판 확장부를 갖는다는 것은, 혼성 방향 트랜지스터(hybrid orientation transistor : HOT)인 PFET의 제조를 가능케한다. HOT 디바이스는, 전자들이 상대적으로 높은 이동도를 갖는 (100) 결정 방향의 얇은 실리콘층 내에 NFET을 형성할 수 있으면서도, (110) 기판 상에서 이용가능한 PFET에 대해 홀 이동도를 증가시킬 수 있다는 장점을 갖는다.
도22에 도시된 바와같이, 본 발명의 일실시예에 따라, P-채널 HOT(290)가 실리콘층(258)에 형성된다. HOT(290)는 도2 내지 도13에 예시된 방법에 따라 또는 도 14 내지 도18에 예시된 방법에 따라 제조될 수 있다. HOT(290)는, 게이트 절연층(294), 상기 게이트 절연층 상에 형성된 게이트 전극(296), 게이트 전극(296) 아래의 채널 영역(297), 리세스(300) 내에서 성장되는 도핑되지 않은 제 1 내장형 에피택셜 실리콘게르마늄층(298), 그리고 제 2 리세스(304) 내에 형성되는 불순물 도핑된 제 2 내장형 에피택셜 실리콘게르마늄층(302)을 포함한다. 또한, 본 발명의 다른 실시예에 따르면, 스트레스형 PFET(292)는, 도2 내지 도13에 예시된 방법에 따라 또는 도14 내지 도18에 예시된 방법에 따라 얇은 실리콘층(244) 내에 제조될 수 있다. 더 나아가, 비록 예시되어 있지는 않지만, 스트레스형 또는 비스트레스형인 다른 PFET들 및 NFET들도, 원하는 집적회로 기능을 구현하기 위한 필요에 따라 얇은 실리콘층(244)에 형성될 수 있다.
전술한 본 발명의 상세한 설명에서 적어도 하나의 실시예가 제시되었지만, 수 많은 변형예들이 가능함이 인지되어야 할 것이다. 상기 실시예(들)은 단지 예시일뿐이며 본 발명의 범위, 응용, 또는 구성을 한정하고자 의도된 것이 아님이 인지되어야 할 것이다. 전술한 상세한 설명은 당업자가 본 발명에 따른 실시예를 실시하기 위한 편리한 로드맵을 제공하기 위한 것이다. 첨부된 특허 청구범위에 제시된 범위 및 이의 법적 균등 범위를 벗어남이 없이 전술한 실시예에서의 기능 및 구성요소들의 배열에 있어서 다양한 변경을 가할 수 있음이 이해되어야 한다.

Claims (10)

  1. 스트레스형 전계효과 트랜지스터(40)로서,
    실리콘 기판(44);
    상기 실리콘 기판 위의 게이트 절연물(54);
    상기 게이트 절연물 위의 게이트 전극(62);
    상기 게이트 전극 하부의 상기 실리콘 기판 내의 채널 영역(68);
    상기 채널 영역에 접촉하며 제 1 두께를 갖는 제 1 내장형 실리콘 게르마늄 영역(76) -상기 제 1 내장형 실리콘 게르마늄 영역(76)은, 에피택셜 성장되는 도핑되지 않은 실리콘 게르마늄층을 포함하며-; 그리고
    상기 제 1 내장형 실리콘 게르마늄 영역(76)과 접촉하되 상기 채널 영역으로부터 이격되어 있으며, 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 내장형 실리콘 게르마늄 영역(82) -상기 제 2 내장형 실리콘 게르마늄 영역(82)은, 에피택셜 성장되는 인시츄(in-situ) 불순물 도핑된 실리콘 게르마늄층을 포함함-
    을 포함하는 스트레스형 전계효과 트랜지스터.
  2. 단결정 실리콘 기판(44)을 포함하는 스트레스형 전계효과 트랜지스터(40)를 제조하는 방법으로서,
    상기 단결정 실리콘 기판(44) 상에 게이트 절연물(54)을 형성하는 단계;
    게이트 전극(62)을 형성하기 위해서 상기 게이트 절연물(54) 위에 다결정 실리콘층(58)을 증착 및 패터닝하는 단계 -상기 게이트 전극은 상기 게이트 전극 하부의 상기 실리콘 기판 내에서 채널 영역(68)을 정의하며-;
    상기 게이트 전극 위에 제 1 스페이서 형성물질층(70)을 증착하는 단계;
    상기 게이트 전극 상에 제 1 측벽 스페이서(72)를 형성하기 위해 상기 제 1 스페이서 형성물질층을 이방성으로 식각하는 단계;
    상기 게이트 전극과 상기 제 1 측벽 스페이서를 식각 마스크로 이용하여, 상기 실리콘 기판 안으로 제 1 리세스(74)를 식각하는 단계;
    상기 채널 영역에 접촉하는, 제 1 두께를 갖는 도핑되지 않은 내장형 실리콘 게르마늄층(76)을 상기 제 1 리세스 내에 에피택셜 성장시키는 단계;
    상기 제 1 측벽 스페이서 상에 제 2 측벽 스페이서(78)를 형성하는 단계;
    상기 게이트 전극과 상기 제 2 측벽 스페이서를 식각 마스크로 이용하여, 상기 실리콘 기판 안으로 제 2 리세스(80)를 식각하는 단계;
    상기 채널 영역으로부터 이격되는, 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 인시츄(in-situ) 불순물 도핑된 내장형 실리콘 게르마늄층(82)을 상기 제 2 리세스 내에 에피택셜 성장시키는 단계; 및
    상기 게이트 전극 및 상기 제 2 내장형 실리콘 게르마늄층으로의 전기적 콘택들(96, 97, 98)을 형성하는 단계
    를 포함하는 스트레스형 전계효과 트랜지스터를 제조하는 방법.
  3. 스트레스형 전계효과 트랜지스터(140)를 제조하는 방법으로서,
    실리콘 기판(48) 상의 절연층(46) 상의 실리콘층(44)을 포함하는 SOI(silicon on insulator) 기판(42)을 형성하는 단계;
    상기 실리콘층(44) 상에 게이트 절연물(54)을 형성하는 단계;
    상기 게이트 절연물(54) 위에 게이트 전극(62)을 형성하는 단계;
    상기 실리콘층(44) 내에 내장되며 상기 게이트 전극(62)으로부터 이격되는, 인시츄(in-situ) 불순물 도핑된 실리콘 게르마늄층(176)을 에피택셜 성장시키는 단계; 및
    상기 실리콘층(44) 내에 내장되는 제 1의 도핑되지 않은 실리콘 게르마늄층(182)을 에피택셜 성장시키는 단계
    를 포함하며,
    상기 제 1의 도핑되지 않은 실리콘 게르마늄층(182)은 상기 인시츄(in-situ) 불순물 도핑된 실리콘 게르마늄층(176) 위에 있으며, 상기 게이트 전극(62)의 측벽들 상에 형성된 스페이서들에 정렬되는 것을 특징으로 하는 스트레스형 전계효과 트랜지스터를 제조하는 방법.
  4. 제3항에 있어서,
    상기 제 1의 도핑되지 않은 실리콘 게르마늄층(182)을 에피택셜 성장시키는 단계는,
    상기 실리콘층 안으로 그리고 상기 인시츄 불순물 도핑된 실리콘 게르마늄층(176)의 일부분 안으로 내장되도록, 상기 제 1의 도핑되지 않은 실리콘 게르마늄층을 에피택셜 성장시키는 것을 특징으로 하는 스트레스형 전계효과 트랜지스터를 제조하는 방법.
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