JP4455618B2

JP4455618B2 - 半導体装置の製造方法

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Publication number: JP4455618B2
Application number: JP2007167998A
Authority: JP
Inventors: 一郎水島; 良夫小澤; 隆中尾; 明人山本; 隆志鈴木; 正弘清利; 美成子犬飼; 華織梅澤; 浩玲山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-06-26
Filing date: 2007-06-26
Publication date: 2010-04-21
Anticipated expiration: 2027-06-26
Also published as: US20090011570A1; JP2009010040A; US8114755B2

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の高性能化をはかる観点から、ＳＯＩ（Silicon On Insulator）技術やＳＯＮ（Silicon On Nothing）技術を用いた半導体装置の製造方法が提案されている（例えば、特許文献１及び特許文献２参照）。

図３４及び図３５は、従来技術の問題点を示した図である。この従来技術では、図３４に示すように、シリコン基板１０１上にエピタキシャルＳｉＧｅ層１０２及びエピタキシャルシリコン層１０３を形成する。その後、エピタキシャルＳｉＧｅ層１０２を除去して空洞を形成する。さらに、図３５に示すように、空洞内に絶縁膜１０４を形成する。このようにして、部分ＳＯＩ構造を有する半導体装置（部分ＳＯＩ基板）が得られる。

しかしながら、上述した従来技術では、開口１０５を有するエピタキシャルＳｉＧｅ層１０２をシリコン基板１０１上に形成している。そのため、エピタキシャルシリコン層１０３には、開口１０５に起因した凹部１０６が形成されてしまう。したがって、エピタキシャルシリコン層１０３の表面の平坦性が悪化し、半導体装置の製造に悪影響を及ぼすこととなる。

このように、従来は平坦性に優れたエピタキシャル半導体層を形成することが困難であった。
特開２００５−４５２５８号公報特開２００６−１００３２２号公報

本発明は、部分的にＳＯＩ構造を有する半導体装置において、平坦性に優れたエピタキシャル半導体層を形成することが可能な半導体装置の製造方法を提供することを目的としている。

本発明の一視点に係る半導体装置の製造方法は、半導体基板の一部を除去して前記半導体基板の表面領域に凹部及び凸部を形成する工程と、前記凹部内に第１のエピタキシャル半導体層を形成する工程と、前記凸部上及び前記第１のエピタキシャル半導体層上に第２のエピタキシャル半導体層を形成する工程と、前記第２のエピタキシャル半導体層の第１の部分を除去して第２の部分を残すことにより、前記第１のエピタキシャル半導体層の一部を露出させる工程と、前記第１のエピタキシャル半導体層の前記露出した部分から前記第１のエピタキシャル半導体層をエッチングして、前記第２のエピタキシャル半導体層の第２の部分下に空洞を形成する工程と、を備える。

本発明によれば、部分的にＳＯＩ構造を有する半導体装置において、平坦性に優れたエピタキシャル半導体層を形成することが可能となる。

以下、本発明の実施形態を図面を参照して説明する。

（実施形態１）
以下、図１〜図６、図７〜図１０及び図１１を参照して、本発明の第１の実施形態を説明する。図１〜図６は、本実施形態に係る半導体装置の製造方法を模式的に示した断面図である。図７〜図１０は、本実施形態に係る半導体装置の製造方法を模式的に示した斜視図である。図１１は、図１の工程における平面図である。

まず、図１及び図１１に示すように、ｐ型の単結晶シリコン基板（半導体基板）１１上に、マスクパターン１２を形成する。具体的には、シリコン基板１１上にマスク膜としてシリコン酸化膜を形成し、シリコン酸化膜上にフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンをマスクとして用いてシリコン酸化膜をパターニングすることで、マスクパターン１２が形成される。

次に、フォトレジストパターンを除去した後、マスクパターン１２をマスクとして用いて、シリコン基板１１の一部をエッチング除去する。具体的には、ＲＩＥ（reactive ion etching）等の異方性エッチングにより、シリコン基板１１を３０ｎｍ程度エッチングする。その結果、シリコン基板１１の表面領域に凹部１３及び凸部１４が形成される。図１及び図１１に示すように、凹部１３及び凸部１４はストライプ状に形成される。

次に、図２に示すように、エピタキシャル成長により、凹部１３内に厚さ３０ｎｍ程度のエピタキシャルＳｉＧｅ層（第１のエピタキシャル半導体層）１５を形成し、凹部１３をエピタキシャルＳｉＧｅ層１５で埋める。すなわち、エピタキシャルＳｉＧｅ層１５の上面がシリコン基板１１の凸部１４の上面とほぼ同じ高さになるように、エピタキシャルＳｉＧｅ層１５を形成する。凸部１４上には、シリコン酸化膜１２が形成されているため、エピタキシャルＳｉＧｅ層１５は形成されない。エピタキシャルＳｉＧｅ層１５のシリコン（Ｓｉ）原料にはシランガスを用い、ゲルマニウム（Ｇｅ）原料にはゲルマンガスを用いる。これらのガスに塩酸ガスを添加することにより、シリコン基板１１の露出表面にのみ選択的にエピタキシャルＳｉＧｅ層１５を形成することができる。原料ガスの流量比を制御することで、エピタキシャルＳｉＧｅ層１５のＧｅ濃度を変化させることができる。エピタキシャルＳｉＧｅ層１５のＧｅ濃度を４０原子％程度以下とすることで、結晶欠陥がほとんどなく、且つ表面平坦性に優れたエピタキシャルＳｉＧｅ層１５を形成することが可能である。

次に、図３に示すように、希フッ酸等を用いて、マスクパターン１２をエッチング除去する。

次に、図４に示すように、エピタキシャル成長により、シリコン基板１１の凸部１４上及びエピタキシャルＳｉＧｅ層１５上に厚さ３０ｎｍ程度のエピタキシャルシリコン層（第２のエピタキシャル半導体層）１６を形成する。このエピタキシャル成長では、シリコン基板１１の凸部１４上及びエピタキシャルＳｉＧｅ層１５上に、ほぼ同じ厚さのエピタキシャルシリコン層１６が形成される。したがって、エピタキシャルシリコン層１６の上面は平坦化される。

次に、図７に示すように、エピタキシャルシリコン層１６上に、シリコン酸化膜１７を形成する。

次に、図８に示すように、シリコン酸化膜１７上にフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンの延伸方向は、図１の工程で形成したフォトレジストパターンの延伸方向に対して垂直である。続いて、このフォトレジストパターンをマスクとして用いて、ＲＩＥ等の異方性エッチングにより、シリコン酸化膜１７、エピタキシャルシリコン層１６、エピタキシャルＳｉＧｅ層１５及びシリコン基板１１をエッチングし、溝１８を形成する。このエッチング工程により、エピタキシャルシリコン層１６のフォトレジストパターンで覆われていない部分（第１の部分）が除去され、エピタキシャルシリコン層１６のフォトレジストパターンで覆われている部分（第２の部分）が残る。また、エピタキシャルシリコン層１６の第１の部分が除去されるため、エピタキシャルＳｉＧｅ層１５の一部が露出する。本実施形態では、エピタキシャルＳｉＧｅ層１５の側面が露出する。

次に、図５及び図９に示すように、等方性エッチングにより、エピタキシャルＳｉＧｅ層１５を除去する。すなわち、エピタキシャルＳｉＧｅ層１５の露出した部分からエッチングを進行させてエピタキシャルＳｉＧｅ層１５を除去する。その結果、エピタキシャルシリコン層１６下に空洞１９が形成される。等方性エッチングには、硝酸（ＨＮＯ₃）にフッ酸（ＨＦ）を添加したエッチング液を用いる。エピタキシャルＳｉＧｅ層１５のＧｅ濃度が１０原子％程度以上であれば、シリコン基板１１及びエピタキシャルシリコン層１６に対して十分大きなエッチング選択比でエピタキシャルＳｉＧｅ層１５をエッチングすることができる。

次に、図６及び図１０に示すように、溝１８内及び空洞１９内に絶縁膜２１を形成する。絶縁膜２１としてポリシラザン膜等の塗布膜を用いることで、溝１８及び空洞１９を絶縁膜２１で埋めることができる。溝１８内に形成された絶縁膜２１は、素子分離絶縁膜として機能させることができる。

このようにして、図６及び図１０に示すような、部分ＳＯＩ構造を有する半導体基板（部分ＳＯＩ基板）が得られる。その後の工程は図示しないが、絶縁膜２１上に形成されたエピタキシャルシリコン層１６上に、ＭＩＳトランジスタ等の能動素子が形成される。さらに配線工程等を経て、ＬＳＩ等の半導体装置が完成する。

以上のように、本実施形態では、シリコン基板１１に凹部１３を形成し、この凹部１３内にエピタキシャルＳｉＧｅ層１５を形成している。そのため、エピタキシャルＳｉＧｅ層１５の上面とシリコン基板１１の凸部１４の上面とをほぼ同じ高さにすることができる。その結果、エピタキシャルＳｉＧｅ層１５上及びシリコン基板１１の凸部１４上に、平坦性に優れたエピタキシャルシリコン層１６を形成することができる。したがって、本実施形態によれば、平坦性に優れたエピタキシャルシリコン層を有するＳＯＩ構造を形成することができ、優れた半導体装置を得ることが可能となる。また、溝１８内に形成された絶縁膜２１を素子分離絶縁膜として用いることができるため、製造工程の簡単化をはかることが可能となる。

以下、本実施形態の種々の変更例について説明する。

図１２は、本実施形態の第１の変更例を模式的に示した斜視図である。上述した実施形態では、等方的な成膜法を用いて空洞１９内全体に絶縁膜２１を形成したが、空洞１９内全体に絶縁膜２１を形成しなくてもよい。図１２では、異方性の成膜法（異方性の堆積法）により絶縁膜（シリコン酸化膜）２１を形成し、空洞１９を残すようにしている。異方性の堆積法では、縦方向の堆積速度が横方向の堆積速度よりも早い。そのため、溝１８は絶縁膜２１によって完全に埋められるが、空洞１９は絶縁膜２１によって完全には埋められず、空洞１９の内面に沿って絶縁膜２１が形成される。なお、異方性の堆積法としては、ＨＤＰ（High Density Plasma）法を用いることができる。

このように、本変更例では、空洞１９を残すことにより、エピタキシャルシリコン層１６下の絶縁領域の誘電率を下げることができる。その結果、素子の動作速度をより向上させることができる。また、エピタキシャルシリコン層１６とエピタキシャルシリコン層１６下の絶縁領域との間に生じるストレスを低減することができる。

なお、図１２の例では、空洞１９の内面に沿って薄い絶縁膜２１が形成されるが、空洞１９内に絶縁膜２１を形成しないようにしてもよい。この場合には、部分ＳＯＮ構造を有する半導体基板（部分ＳＯＮ基板）が得られる。

図１３及び図１４は、本実施形態の第２の変更例を模式的に示した断面図である。上述した実施形態では、図１の工程で異方性エッチングによってシリコン基板１１に凹部１３を形成したが、本変更例では、等方性エッチングによって凹部１３を形成する。その結果、図１３に示すように、凸部１４の幅はマスクパターン１２の幅よりも狭くなる。その後、上述した実施形態の図２の工程と同様にして、図１４に示すように、凹部１３内にエピタキシャルＳｉＧｅ層１５を形成する。

このように、本変更例では、シリコン基板１１の凸部１４の幅がマスクパターン１２の幅よりも狭い。そのため、エピタキシャルＳｉＧｅ層１５の厚さが多少ばらついたとしても、シリコン基板１１の凸部１４とエピタキシャルＳｉＧｅ層１５との境界部での段差をなくすことができる。シリコン基板１１とエピタキシャルＳｉＧｅ層１５との境界部に段差が存在すると、図４の工程で良好なエピタキシャルシリコン層１６を形成することが難しくなる。本変更例では、シリコン基板１１とエピタキシャルＳｉＧｅ層１５との境界部に段差がないため、良好なエピタキシャルシリコン層１６を得ることが可能である。

次に、本実施形態の第３の変更例について説明する。上述した実施形態では、エピタキシャルＳｉＧｅ層１５のＧｅ濃度は一定であったが、エピタキシャルＳｉＧｅ層１５の厚さ方向でＧｅ濃度を変化させるようにしてもよい。シリコン（Ｓｉ）原料とゲルマニウム（Ｇｅ）原料の流量比を制御することで、Ｇｅ濃度を変化させることができる。具体的には、まず第１のＧｅ濃度（例えば１０原子％）を有する第１のＳｉＧｅ層を形成し、続いて第１のＧｅ濃度よりも高い第２のＧｅ濃度（例えば３５原子％）を有する第２のＳｉＧｅ層を形成し、最後に第２のＧｅ濃度よりも低い第３のＧｅ濃度（例えば５原子％）を有する第３のＳｉＧｅ層を形成する。

上記のように、本変更例では、シリコン基板１１に接する第１のＳｉＧｅ層のＧｅ濃度が低い（Ｓｉ濃度が高い）ため、欠陥密度の低いエピタキシャルＳｉＧｅ層１５を形成することができる。また、エピタキシャルシリコン層１６に接する第３のＳｉＧｅ層のＧｅ濃度が低い（Ｓｉ濃度が高い）ため、欠陥密度の低いエピタキシャルシリコン層１６を形成することができる。また、第１のＳｉＧｅ層と第３のＳｉＧｅ層との間に位置する第２のＳｉＧｅ層のＧｅ濃度が高いため、図５の工程でエピタキシャルＳｉＧｅ層１５をエッチングする際のエッチング速度を速くすることができる。したがって、良質のエピタキシャル層の形成及びプロセス時間の短縮をともに達成することができる。

図１５は、本実施形態の第４の変更例を模式的に示した斜視図である。上述した実施形態では、図８の工程で溝１８を形成する際に、エピタキシャルＳｉＧｅ層１５の底面よりも深く溝１８を形成したが、図１５に示すように、エピタキシャルＳｉＧｅ層１５の底面よりも浅く溝１８を形成してもよい。このように、溝１８を浅く形成した場合には、エピタキシャルＳｉＧｅ層１５のエッチング時間は増大するが、図６及び図１０の工程で絶縁膜２１を形成する際に、溝１８内に形成される絶縁膜２１の厚さが薄くなるため、エピタキシャル層に結晶欠陥が発生し難いというメリットがある。

図１６〜図２３は、本実施形態の第５の変更例を模式的に示した断面図である。上述した実施形態では、エピタキシャルＳｉＧｅ層１５がシリコン基板１１の凸部１４に接しているが、エピタキシャルＳｉＧｅ層１５がシリコン基板１１の凸部１４に接しないようにしてもよい。以下、図１６〜図２３を参照して、そのようなプロセスを説明する。

本変更例では、図１６に示すように、シリコン酸化膜３１、シリコン窒化膜３２及びシリコン酸化膜３３の積層膜をマスクとして用いて、シリコン基板１１の一部をエッチング除去する。これにより、シリコン基板１１の表面領域に凹部１３及び凸部１４が形成される。

次に、図１７に示すように、全面にシリコン酸化膜３４を形成する。さらに、図１８に示すように、異方性エッチング等を用いて、シリコン窒化膜３２、シリコン酸化膜３３及びシリコン酸化膜３４をエッチングする。これにより、シリコン基板１１の凸部１４の上面及び側面が、シリコン酸化膜３１及び３４で覆われた構造が得られる。

次に、図１９に示すように、図２の工程と同様にして、凹部１３内にエピタキシャルＳｉＧｅ層１５を形成する。このとき、シリコン基板１１の凸部１４の上面及び側面はシリコン酸化膜３１及び３４で覆われているため、シリコン基板１１の凹部１３の露出表面上にのみエピタキシャルＳｉＧｅ層１５が形成される。

次に、図２０に示すように、シリコン酸化膜３１及び３４をエッチング除去する。その結果、シリコン基板１１の凸部１４とエピタキシャルＳｉＧｅ層１５との間には空隙３５が形成される。

次に、図２１に示すように、図４の工程と同様にして、全面にエピタキシャルシリコン層１６を形成する。このエピタキシャル成長では、シリコン基板１１の凸部１４上及びエピタキシャルＳｉＧｅ層１５上に、ほぼ同じ厚さのエピタキシャルシリコン層１６が形成される。したがって、エピタキシャルシリコン層１６の上面は平坦化される。その後、図８の工程と同様にして、エピタキシャルシリコン層１６、エピタキシャルＳｉＧｅ層１５及びシリコン基板１１をエッチングし、溝１８（図８参照）を形成する。

次に、図２２に示すように、図５及び図９の工程と同様にして、等方性エッチングによりエピタキシャルＳｉＧｅ層１５を除去し、空洞１９を形成する。次に、図２３に示すように、図６及び図１０の工程と同様にして、溝１８内及び空洞１９内に絶縁膜２１を形成する。

このように、本変更例では、シリコン基板１１の凸部１４の側面にシリコン酸化膜３４を形成する。そのため、エピタキシャルＳｉＧｅ層１５は、シリコン基板１１の凸部１４の側面からは成長せずに、シリコン基板１１の凹部１３の底面からのみ成長する。その結果、良質のエピタキシャルＳｉＧｅ層１５を形成することができ、さらに良質のエピタキシャルシリコン層１６を形成することができる。

（実施形態２）
図２４〜図２７は、本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した斜視図である。なお、基本的な構成及び基本的な製造方法は第１の実施形態と同様であるため、第１の実施形態で説明した事項については説明を省略する。本実施形態は、主として、直列接続された複数のメモリセルを一対の選択トランジスタ間に設けた構成を有するＮＡＮＤ型不揮発性メモリの製造に関するものである。

まず、第１の実施形態と同様にして、図１〜図４の工程を行う。次に、図２４に示すように、エピタキシャルシリコン層１６上に、トンネル絶縁膜（ゲート絶縁膜）４１としてシリコン酸化膜を形成する。続いて、トンネル絶縁膜４１上に、フローティングゲート電極膜（ゲート電極膜）４２としてポリシリコン膜を形成する。さらに、フローティングゲート電極膜４２上に、シリコン窒化膜４３を形成する。

次に、図２５に示すように、第１の実施形態の図８の工程と同様にして、溝１８を形成する。すなわち、ＲＩＥ等の異方性エッチングにより、シリコン窒化膜４３、フローティングゲート電極膜４２、トンネル絶縁膜４１、エピタキシャルシリコン層１６、エピタキシャルＳｉＧｅ層１５及びシリコン基板１１をエッチングして、溝１８を形成する。その結果、エピタキシャルＳｉＧｅ層１５の側面が露出する。

次に、図２６に示すように、第１の実施形態の図５及び図９の工程と同様にして、等方性エッチングによりエピタキシャルＳｉＧｅ層１５を除去する。その結果、エピタキシャルシリコン層１６下に空洞１９が形成される。

次に、図２７に示すように、第１の実施形態の図６及び図１０の工程と同様にして、溝１８内及び空洞１９内に絶縁膜２１を形成する。溝１８内に形成された絶縁膜２１は、素子分離絶縁膜として機能させることができる。

このようにして、図２７に示すような、部分ＳＯＩ構造が得られる。その後の工程は図示しないが、通常のＮＡＮＤ型不揮発性メモリと同様にして、電極間絶縁膜及びコントロールゲート電極膜の形成工程を行う。さらに、通常のＮＡＮＤ型不揮発性メモリの形成工程と同様の工程を行い、絶縁膜２１上に形成されたエピタキシャルシリコン層１６上にメモリセル及び選択トランジスタ等の能動素子が形成される。さらに配線工程等を経て、ＬＳＩ等の半導体装置が完成する。

なお、フローティングゲート電極膜４２として用いるポリシリコン膜には、最終的にはリン（Ｐ）等の不純物が含有されている必要がある。しかしながら、エピタキシャルＳｉＧｅ層１５と不純物が含有されたポリシリコン膜との間のエッチング選択比を高くすることは難しい。そのため、図２６の工程でエピタキシャルＳｉＧｅ層１５をエッチングする際に、ポリシリコン膜（フローティングゲート電極膜）４２に不純物が含有されていると、ポリシリコン膜４２もエッチングされてしまう。したがって、図２６の工程でエピタキシャルＳｉＧｅ層１５をエッチングする際には、ポリシリコン膜４２には不純物がドーピングされていないことが好ましい。例えば、図２７の工程で絶縁膜２１を形成した後、イオン注入等によって、不純物をポリシリコン膜（フローティングゲート電極膜）４２に導入することが好ましい。

以上のように、本実施形態でも、第１の実施形態と同様、平坦性に優れたエピタキシャルシリコン層１６を形成することができ、優れた半導体装置を得ることが可能となる。また、溝１８内に形成された絶縁膜２１を素子分離絶縁膜として用いることができるため、製造工程の簡単化をはかることが可能となる。

図２８〜図３３は、本実施形態の変更例の製造工程を模式的に示した断面図である。本変更例もＮＡＮＤ型不揮発性メモリの製造に関するものである。

上述した実施形態でも述べたように、図２６の工程でエピタキシャルＳｉＧｅ層１５をエッチングする際に、ポリシリコン膜（フローティングゲート電極膜）４２に不純物が含有されていると、ポリシリコン膜４２もエッチングされてしまう。本変更例は、このような問題を、図２８〜図３３に示した製造方法によって解決している。

まず、第１の実施形態と同様にして、図１〜図４の工程を行う。次に、図２８に示すように、エピタキシャルシリコン層１６上に、トンネル絶縁膜４１としてシリコン酸化膜を形成する。続いて、トンネル絶縁膜４１上に、フローティングゲート電極膜４２としてポリシリコン膜を形成する。このポリシリコン膜４２には、リン（Ｐ）等の不純物が含有されている。さらに、フローティングゲート電極膜４２上に、シリコン窒化膜４３を形成する。

次に、図２９に示すように、第１の実施形態の図８の工程と同様にして、溝１８を形成する。すなわち、ＲＩＥ等の異方性エッチングにより、シリコン窒化膜４３、フローティングゲート電極膜４２、トンネル絶縁膜４１及びエピタキシャルシリコン層１６をエッチングして、溝１８を形成する。本変更例では、エピタキシャルＳｉＧｅ層１５が露出した段階でエッチングを止める。

次に、図３０に示すように、エピタキシャルシリコン層１６、トンネル絶縁膜４１、フローティングゲート電極膜４２及びシリコン窒化膜４３で形成された積層構造の側壁に、シリコン窒化膜を用いた側壁マスク４５を形成する。なお、側壁マスク４５となるシリコン窒化膜のエッチングによってシリコン窒化膜４３が無くならないようにするため、側壁マスク４５となるシリコン窒化膜はシリコン窒化膜４３よりも薄く形成する。また、フローティングゲート電極膜（ポリシリコン膜）４２の側面を完全に覆うように、側壁マスク４５を形成する。

次に、図３１に示すように、第１の実施形態の図５及び図９の工程と同様にして、等方性エッチングによりエピタキシャルＳｉＧｅ層１５を除去する。その結果、エピタキシャルシリコン層１６下に空洞１９が形成される。等方性エッチングには、硝酸（ＨＮＯ₃）にフッ酸（ＨＦ）を添加したエッチング液を用いる。この等方性エッチングの際に、フローティングゲート電極膜（ポリシリコン膜）４２の側面は側壁マスク４５で覆われている。そのため、上記エッチング液によってフローティングゲート電極膜（ポリシリコン膜）４２がエッチングされることはない。

次に、図３２に示すように、シリコン窒化膜で形成された側壁マスク４５を、リン酸（Ｈ₃ＰＯ₄）によってエッチング除去する。

次に、図３３に示すように、第１の実施形態の図６及び図１０の工程と同様にして、溝１８内及び空洞１９内に絶縁膜２１を形成する。溝１８内に形成された絶縁膜２１は、素子分離絶縁膜として機能する。

このようにして、図３３に示すような、部分ＳＯＩ構造が得られる。その後の工程は図示しないが、通常のＮＡＮＤ型不揮発性メモリと同様にして、電極間絶縁膜及びコントロールゲート電極膜の形成工程を行う。さらに、通常のＮＡＮＤ型不揮発性メモリの形成工程と同様の工程を行い、絶縁膜２１上に形成されたエピタキシャルシリコン層１６上にメモリセル及び選択トランジスタ等の能動素子が形成される。さらに配線工程等を経て、ＬＳＩ等の半導体装置が完成する。

以上のように、本変更例では、フローティングゲート電極膜（ポリシリコン膜）４２の側面が側壁マスク４５で覆われているため、エピタキシャルＳｉＧｅ層１５をエッチングする際に、フローティングゲート電極膜（ポリシリコン膜）４２がエッチングされることを確実に防止することができる。

なお、上述した第２の実施形態においても、第１の実施形態で述べた種々の変更例を適用することが可能である。

また、上述した第１及び第２の実施形態において、エピタキシャルＳｉＧｅ層１５の代わりに、他のエピタキシャル半導体層を用いてもよい。すなわち、シリコン基板１１上にエピタキシャル成長を行うことができ、且つシリコン基板１１対して選択的にエッチングできるエピタキシャル半導体層を用いることが可能である。例えば、リン（Ｐ）やボロン（Ｂ）等の不純物を高濃度で含有したエピタキシャルシリコン層を、エピタキシャルＳｉＧｅ層１５の代わりに用いることが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。

本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した斜視図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した斜視図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した斜視図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した斜視図である。本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した平面図である。本発明の第１の実施形態の第１の変更例の製造工程の一部を模式的に示した斜視図である。本発明の第１の実施形態の第２の変更例の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態の第２の変更例の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態の第４の変更例の製造工程の一部を模式的に示した斜視図である。本発明の第１の実施形態の第５の変更例の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態の第５の変更例の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態の第５の変更例の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態の第５の変更例の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態の第５の変更例の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態の第５の変更例の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態の第５の変更例の製造工程の一部を模式的に示した断面図である。本発明の第１の実施形態の第５の変更例の製造工程の一部を模式的に示した断面図である。本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した斜視図である。本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した斜視図である。本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した斜視図である。本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した斜視図である。本発明の第２の実施形態の変更例の製造工程の一部を模式的に示した断面図である。本発明の第２の実施形態の変更例の製造工程の一部を模式的に示した断面図である。本発明の第２の実施形態の変更例の製造工程の一部を模式的に示した断面図である。本発明の第２の実施形態の変更例の製造工程の一部を模式的に示した断面図である。本発明の第２の実施形態の変更例の製造工程の一部を模式的に示した断面図である。本発明の第２の実施形態の変更例の製造工程の一部を模式的に示した断面図である。従来技術の問題点を示した図である。従来技術の問題点を示した図である。

符号の説明

１１…シリコン基板１２…マスクパターン
１３…凹部１４…凸部１５…エピタキシャルＳｉＧｅ層
１６…エピタキシャルシリコン層１７…シリコン酸化膜
１８…溝１９…空洞２１…絶縁膜
３１…シリコン酸化膜３２…シリコン窒化膜３３…シリコン酸化膜
３４…シリコン酸化膜３５…空隙
４１…トンネル絶縁膜４２…フローティングゲート電極膜
４３…シリコン窒化膜４５…側壁マスク

Claims

半導体基板の一部を除去して前記半導体基板の表面領域に凹部及び凸部を形成する工程と、
前記凹部内に第１のエピタキシャル半導体層を形成する工程と、
前記凸部上及び前記第１のエピタキシャル半導体層上に第２のエピタキシャル半導体層を形成する工程と、
前記第２のエピタキシャル半導体層の第１の部分を除去して第２の部分を残すことにより、前記第１のエピタキシャル半導体層の一部を露出させる工程と、
前記第１のエピタキシャル半導体層の前記露出した部分から前記第１のエピタキシャル半導体層を前記半導体基板及び前記第２のエピタキシャル半導体層に対して選択的にエッチングして、前記第２のエピタキシャル半導体層の第２の部分下に空洞を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
前記空洞内に絶縁膜を形成する工程をさらに備えた
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記絶縁膜は異方性の成膜法によって形成される
ことを特徴とする請求項２に記載の半導体装置の製造方法。
前記第１のエピタキシャル半導体層を形成する工程は、
第１のＧｅ濃度を有する第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層上に第１のＧｅ濃度よりも高い第２のＧｅ濃度を有する第２のＳｉＧｅ層を形成する工程と、
前記第２のＳｉＧｅ層上に第２のＧｅ濃度よりも低い第３のＧｅ濃度を有する第３のＳｉＧｅ層を形成する工程と、
を含み、
前記第２のエピタキシャル半導体層はシリコン層である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２のエピタキシャル半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
をさらに備え、
前記第２のエピタキシャル半導体層の第１の部分を除去する際に、前記ゲート絶縁膜及び前記ゲート電極膜の前記第１の部分上に形成された部分が除去される
ことを特徴とする請求項１に記載の半導体装置の製造方法。