KR100596780B1 - 디램 셀 제조방법 - Google Patents
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Abstract
본 발명은 충분한 채널 길이를 확보하면서도 전기적 특성을 확보할 수 있는 디램 셀 제조방법을 개시한다. 개시된 본 발명의 디램 셀 제조방법은, 실리콘기판에 액티브 영역을 한정하는 소자분리막을 형성하는 단계와, 상기 채널 영역이 될 기판 액티브 영역을 식각하여 채널 트렌치를 형성하는 단계와, 상기 기판 결과물에 대해 열적 등방성 실리콘 식각을 행하여 상기 채널 트렌치 형성시 소자분리막 측벽에 발생된 실리콘 스페이서를 제거함과 동시에 채널 트렌치 모서리가 둥근 모양을 갖도록 만드는 단계와, 상기 기판 액티브 영역 상에 열공정을 통해 균일한 두께로 게이트산화막을 성장시키는 단계와, 상기 게이트산화막 상에 게이트도전막을 증착하는 단계와, 상기 게이트도전막과 게이트산화막을 패터닝하여 채널 트렌치 부분 상에 게이트 전극을 형성하는 단계를 포함하며, 상기 열적 등방성 실리콘 식각은 700∼1000℃의 온도에서 HCl, Cl2 또는 HBr 가스 중에서 어느 하나의 가스를 흘려주는 방식으로 수행하는 것을 특징으로 한다.
Description
도 1a는 종래 RCAT 구조의 디램 셀 트랜지스터를 설명하기 위한 평면도.
도 1b는 도 1a의 A-A'선을 따라 절단하여 도시한 단면도.
도 1c는 도 1a의 B-B'선을 따라 절단하여 도시한 단면도.
도 2a 내지 도 2d 및 도 3a 내지 도 3d는 본 발명에 따른 디램 셀 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 소자분리막
23 : 게이트산화막 24 : 게이트도전막
25 : 게이트 전극 33 : 실리콘 스페이서
T : 채널 트렌치
본 발명은 디램 셀 제조방법에 관한 것으로, 보다 상세하게는, 충분한 채널 길이를 확보하면서도 전기적 특성을 확보할 수 있는 디램 셀 제조방법에 관한 것이다.
디램(DRAM) 기술이 100㎚ 이하로 집적화됨에 따라, 디램이 저장한 데이터를 잃지 않고 유지(data retention)하는 기술, 즉, 리프레쉬(refresh) 특성을 확보하는 것이 점점 어려워지고 있다. 이는 주로 셀 트랜지스터의 폭이 짧아지면서 채널의 도핑 농도가 증가하므로, 전기장과 접합누설전류가 증가하기 때문이다.
여기서, 채널의 도핑 농도를 낮추는 가장 쉬운 방법은 셀 트랜지스터의 채널 길이를 증가시키는 것이지만, 소자의 집적도 향상을 위해서는 패턴 축소, 즉, 게이트 축소가 필연적이므로, 채널 길이의 증가는 실질적으로 곤란하다.
이에, 수직 구조의 3차원 셀 트랜지스터(vertical cell transistor)가 대안이 될 수 있는 바, 많은 연구가 진행되어 왔다. 그러나, 수직 구조의 트랜지스터는 일반 평면형 트랜지스터에 비해 훨씬 제조 과정이 복잡하여 제조비용이 증가되는 문제점이 있다.
또한, 이런 문제를 회피하기 위해 일반적인 평면형 트랜지스터 제조 공정에서 액티브 영역의 트랜지스터 채널 부분만 실리콘을 식각하여 트렌치 모양의 채널을 만들어 줌으로써 기존 공정을 그대로 사용하면서도 3차원 구조의 셀 트랜지스터 효과를 얻을 수 있는 RCAT(Recessed Channel Array Transistor) 구조의 디램 셀 트랜지스터가 최근 발표되었다.
도 1a 내지 도 1c는 종래 RCAT 구조의 디램 셀 트랜지스터 제조방법을 설명하기 위한 도면들로서, 여기서, 도 1a는 RCAT 구조의 디램 셀 트랜지스터의 평면도이고, 도 1b는 도 1a의 A-A'선을 따라 절단하여 도시한 단면도이며, 도 1c는 도 1a의 B-B'선을 따라 절단하여 도시한 단면도이다.
도시된 바와 같이, 실리콘기판(1)에 일반적인 STI 구조로 소자분리막(2)을 형성한 후, 게이트 전극 형성용 마스크와 동일하거나 약간 좁은 마스크를 이용하여 기판(1)을 식각하여 상기 실리콘기판(1)의 액티브 영역(AR)의 채널 부분에만 트렌치(T)를 형성한다.
그런다음, 기판 전면 상에 게이트산화막(3)과 게이트도전막(4)을 차례로 형성한 후, 이들을 패터닝하여 트렌치(T)가 형성된 기판 부분 상에 게이트 전극(5)을 형성한다.
이후, 일반적인 평면형 트랜지스터 제조 공정을 그대로 진행하여 RCAT 구조의 디램 셀 트랜지스터를 제조한다.
그러나, 전술한 RCAT 구조 셀 트랜지스터 제조방법에 있어서는, 도 1c에 도시된 바와 같이, 게이트 전극(5)에 평행한 방향으로 볼 때 소자분리막(2)의 측벽에 실리콘 스페이서(6)가 생길 수 있고, 또한, 도 1b에 도시된 바와 같이, 게이트 전극(5)에 수직한 방향으로 볼 때 채널 트렌치(T)의 모서리(7)가 뾰족한 모양을 가질 수 있다.
이 경우, 소자분리막(2) 측벽의 실리콘 스페이서(6)는 트랜지스터의 구동시 실리콘 모양이 뾰족하여 전기장 집중/과장 될 수 있으므로, 트랜지스터의 문턱전압을 떨어뜨릴 수 있고, 문턱전압 균일도도 열화시킬 수 있다.
또한, 채널 트렌치(T)의 모서리(7)가 뾰족한 모양을 가질 경우에는 게이트산화막(3)의 성장시 이 부분에서의 산화막이 상대적으로 얇게 됨으로써 전기적 불량을 유발할 수 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 채널 트렌치 형성을 통해 충분한 채널 길이를 확보하면서도 소자 특성 저하를 방지할 수 있는 디램 셀 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 채널 영역이 될 기판 액티브 영역을 식각하여 채널 트렌치를 형성하는 단계; 상기 기판 결과물에 대해 열적 등방성 실리콘 식각을 행하여 상기 채널 트렌치 형성시 소자분리막 측벽에 발생된 실리콘 스페이서를 제거함과 동시에 채널 트렌치 모서리가 둥근 모양을 갖도록 만드는 단계; 상기 기판 액티브 영역 상에 열공정을 통해 균일한 두께로 게이트산화막을 성장시키는 단계; 상기 게이트산화막 상에 게이트도전막을 증착하는 단계; 및 상기 게이트도전막과 게이트산화막을 패터닝하여 채널 트렌치 부분 상에 게이트 전극을 형성하는 단계를 포함하는 디램 셀 제조방법을 제공한다.
여기서, 상기 열적 등방성 실리콘 식각은 700∼1000℃의 온도에서 HCl, Cl2 및 HBr로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 흘려주는 방식으로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d 및 도 3a 내지 도 3d는 본 발명에 따른 디램 셀 제조방법을 설명하기 위한 공정별 단면도로서, 여기서, 도 2a 내지 도 2d는 도 1a의 A-A'선에 따른 단면도이고, 도 3a 내지 도 3d는 도 1a의 B-B'선에 따른 단면도이다.
도 2a 및 도 3a를 참조하면, 실리콘기판(21)에 공지의 STI 공정에 따라 액티브 영역을 한정하는 소자분리막(22)을 형성한다. 그런다음, 상기 기판(21) 상에 후속에서 형성될 게이트 전극과 동일하거나 약간 좁은 폭을 갖는 식각 장벽을 형성한 후, 이러한 식각 장벽을 이용한 고선택비 실리콘 식각을 행하여 채널 영역이 될 기판 영역에 채널 트렌치(T)를 형성한다.
여기서, 상기 식각시 비등방성식각 특성으로 인해, 도 3a에 도시된 바와 같이, 게이트 패턴에 평행한 방향으로 볼 때 소자분리막(22)의 측벽에 실리콘 스페이서(33)가 형성된다. 또한, 도 2a에 도시된 바와 같이, 게이트 패턴에 수직항 방향으로 볼 때 채널 트렌치(T)의 모서리는 뾰족한 모양을 갖는다.
도 2b 및 도 3b를 참조하면, 기판 결과물에 대해 700∼1000℃에서 HCl 가스를 흘려 실리콘과의 반응을 유도하는 열적 등방성 실리콘 식각(Thermal isotropic etching)을 행한다. 이때, 상기 HCl 가스 대신에 Cl2 또는 HBr 가스를 흘려주는 것도 가능하다. 여기서, 상기 열적 등방성 실리콘 식각은 플라즈마를 사용하지 않으므로 상기 채널 트렌치(T) 형성시의 비등방성식각에 의한 실리콘 격자손상을 제거할 수 있으며, 특히, 그 결과로, 도 2b에 도시된 바와 같이, 채널 트렌치(T)의 모서리 모양이 뾰족한 모양에서 둥근 모양으로 만들어지며, 또한, 도 3b에 도시된 바와 같이, 소자분리막(22) 측벽의 실리콘 스페이서가 이상적으로 제거된다.
도 2c 및 도 3c를 참조하면, 채널 트렌치(T)를 포함한 기판 액티브 영역 상에 열산화 공정을 통해 게이트산화막(23)을 성장시킨다. 이때, 채널 트렌치(T)의 모서리가 뾰족한 모양이 아닌 둥근 모양을 하고 있으므로, 상기 게이트산화막(23)은 국부적으로 얇게 성장됨이 없이 균일한 두께로 성장된다.
도 2d 및 도 3d를 참조하면, 상기 게이트산화막(23) 상에 도핑된 다결정실리콘막, 텅스텐막, 텅스텐실리사이드막, 또는, 이들의 적층막으로 이루어진 게이트도전막(24)을 증착한다. 그런다음, 공지의 공정에 따라 상기 게이트도전막(24)과 게이트산화막(23)을 패터닝하여 채널 트렌치(T)가 형성된 기판 부분 상에 게이트 전극(25)을 형성한다.
이후, 통상의 평면형 트랜지스터 제조 공정을 순차적으로 진행하여 RCAT 구조의 디램 셀 트랜지스터를 형성하고, 그런다음, 공지된 일련의 후속 공정들을 진행하여 본 발명에 따른 디램 셀의 제조를 완성한다.
여기서, RCAT 구조를 갖는 본 발명의 디램 셀 트랜지스터는 열적 등방성 실리콘 식각을 통해서 채널 트렌치의 모서리가 둥근 모양을 갖도록 한 것에 의해 게이트산화막의 성장 두께를 균일하게 만들 수 있는 바, 게이트산화막의 두께 불량으로 인해 전기적 불량이 유발되는 것을 방지할 수 있으며, 또한, 열적 등방성 실리콘 식각을 통해서 소자분리막의 측벽의 실리콘 스페이서를 제거해 줌으로써 전기장 집중/과장 으로 인한 트랜지스터의 문턱전압 균일도 열화를 방지할 수 있다.
이상에서와 같이, 본 발명은 채널 트렌치의 형성 후에 열정 등방성 실리콘 식각을 추가 수행하는 것을 통해 소자분리막 측벽의 실리콘 스페이서를 제거할 수 있음은 물론 채널 트렌치 모서리의 뾰족한 모양을 둥글게 만들 수 있으며, 이에 따라, 채널 트렌치 형성으로 인해 충분한 채널 길이를 확보하면서도 안정한 전기적 특성을 확보할 수 있는 바, 소자 특성 및 신뢰성을 향상시킬 수 있고, 아울러, 고집적 소자의 제조가 가능하도록 할 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있으며, 그러므로, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (2)
- 실리콘기판에 액티브 영역을 한정하는 소자분리막을 형성하는 단계;채널 영역이 될 기판 액티브 영역을 식각하여 채널 트렌치를 형성하는 단계;상기 기판 결과물에 대해 열적 등방성 실리콘 식각을 행하여 상기 채널 트렌치 형성시 소자분리막 측벽에 발생된 실리콘 스페이서를 제거함과 동시에 채널 트렌치 모서리가 둥근 모양을 갖도록 만드는 단계;상기 기판 액티브 영역 상에 열공정을 통해 균일한 두께로 게이트산화막을 성장시키는 단계;상기 게이트산화막 상에 게이트도전막을 증착하는 단계; 및상기 게이트도전막과 게이트산화막을 패터닝하여 채널 트렌치 부분 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 셀 제조방법.
- 제 1 항에 있어서, 상기 열적 등방성 실리콘 식각은 700∼1000℃의 온도에서 HCl, Cl2 및 HBr로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 흘려주는 방식으로 수행하는 것을 특징으로 하는 디램 셀 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11531251B2 (en) | 2020-03-16 | 2022-12-20 | Hanwha Techwin Co., Ltd. | Camera assembly and assembling method thereof |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166230A (ja) | 1986-12-26 | 1988-07-09 | Toshiba Corp | ドライエツチング方法 |
| KR980012064A (ko) * | 1996-07-16 | 1998-04-30 | 조셉 제이. 스위니 | 단결성 실리콘 에칭 방법 |
| KR19990017698A (ko) * | 1997-08-25 | 1999-03-15 | 윤종용 | 트렌치형 파워 모스펫 제조방법 |
| KR20010036380A (ko) * | 1999-10-08 | 2001-05-07 | 정선종 | 가장자리에 두꺼운 산화막을 갖는 트렌치 형성방법 |
| US6511886B2 (en) * | 2000-12-27 | 2003-01-28 | Electronics And Telecommunications Research Institute | Method for manufacturing trench-gate type power semiconductor device |
-
2004
- 2004-04-22 KR KR1020040027893A patent/KR100596780B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166230A (ja) | 1986-12-26 | 1988-07-09 | Toshiba Corp | ドライエツチング方法 |
| KR980012064A (ko) * | 1996-07-16 | 1998-04-30 | 조셉 제이. 스위니 | 단결성 실리콘 에칭 방법 |
| KR19990017698A (ko) * | 1997-08-25 | 1999-03-15 | 윤종용 | 트렌치형 파워 모스펫 제조방법 |
| KR20010036380A (ko) * | 1999-10-08 | 2001-05-07 | 정선종 | 가장자리에 두꺼운 산화막을 갖는 트렌치 형성방법 |
| US6511886B2 (en) * | 2000-12-27 | 2003-01-28 | Electronics And Telecommunications Research Institute | Method for manufacturing trench-gate type power semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11531251B2 (en) | 2020-03-16 | 2022-12-20 | Hanwha Techwin Co., Ltd. | Camera assembly and assembling method thereof |
| US11868037B2 (en) | 2020-03-16 | 2024-01-09 | Hanwha Techwin Co., Ltd. | Camera assembly and assembling method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050102488A (ko) | 2005-10-26 |
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