JP2008124189A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＦｉｎＦＥＴのチャネル上縁部付近での電界集中を抑えると共に、製造の歩留りを高めた半導体装置を提供する。
【解決手段】ＦｉｎＦＥＴは、シリコン基板１１の表面に堆積され、ソース拡散層２４ａ、ドレイン拡散層２４ｂ、及び、チャネル領域を形成するシリコン層１４と、シリコン基板１１上に素子分離層１２を介して堆積され側部ゲート絶縁膜１６を介してチャネルの側面に対向する一対の第１電極部分１８と、頂部ゲート絶縁膜１５を介してチャネルの頂面に対向し、且つ、第１電極部分１８の頂部に接する第２電極部分１９とを有するゲート電極とを有する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、更に詳細には、ＦｉｎＦＥＴを備える半導体装置及びその製造方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）は、シリコン基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとを備え、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。キャパシタに蓄積された電荷は、ＭＯＳＦＥＴのチャネルで生じる接合リーク電流により、時間の経過に伴って減少する。従って、蓄積された電荷を読出し可能な時間内に、その電荷を読み出すと共に蓄積し直すリフレッシュ動作を行っている。

ＤＲＡＭでは、特に携帯式の電子機器への搭載に際しては、消費電力を少なくして電子機器のバッテリ駆動時間を確保する要請が強い。この目的のためには、ＤＲＡＭのメモリセルの電荷保持能力を向上させて、多くの電力を必要とするリフレッシュ動作の周期を長くすることが望ましい。

メモリセルの電荷保持能力を向上する方法の一つとして、非特許文献１はＦｉｎＦＥＴを提案している。従来の平面型（プレーナ型）のＦＥＴでは、チャネルが平らなシリコン基板の表面部分に形成され、この上にゲート電極が配設されるのに対して、ＦｉｎＦＥＴでは、チャネルがシリコン基板上にフィン状に突出して形成され、チャネルの頂部及び両側部にゲート電極が配設される。

ＦｉｎＦＥＴでは、このようにゲート電極でチャネルの頂部及び両側部を挟んだ構成によって、チャネルにおける電界の制御性を高め、接合リーク電流を効果的に抑制し、メモリセルの電荷保持能力を向上できる。同文献は、ＦｉｎＦＥＴの形成に際して、イオン注入によってシリコン基板の表面から不純物をドープした後、チャネル部分を残してその周囲をエッチングし、フィン状のチャネルに形成する旨を記載している。
C.H.Lee et al.: "Novel Body Tied FinFET Cell Array Transistor DRAM with Negative Word Line Operation for sub 60nm Technology and beyond", 2004 Symposium on VLSI Technology Digest of Technical Papers, p.130-131

ところで、非特許文献１に記載のＦｉｎＦＥＴの形成方法では、ゲート電極の形成に際して、フィン状のチャネルを覆って全面に導電膜を堆積した後、チャネルの頂部及び両側部が残るように導電膜をパターニングする必要がある。しかし、この製造方法では、パターニングのアスペクト比が極めて高くなり、微細化の進んだＤＲＡＭでは、パターニング不良や高アスペクトによるパターン倒れが生じ易く、製造の歩留りを高めることが容易ではなかった。

また、チャネルへの不純物のドープに際して、シリコン基板表面からのイオン注入で行うため、チャネルの頂面付近の不純物濃度が高くなる傾向があり、動作に際してチャネルの上縁部付近に電界集中が生じ易い問題もあった。

本発明は、上記に鑑み、ＦｉｎＦＥＴを備える半導体装置であって、チャネルの上縁部付近での電界集中を抑えると共に、製造の歩留りを高めた半導体装置を提供することを目的とする。

上記目的を達成するため、本発明の半導体装置は、半導体基板の表面に堆積され、ソース／ドレイン領域及びチャネル領域を形成する半導体層と、
前記半導体基板上に絶縁層を介して堆積され第１のゲート絶縁膜を介して前記チャネル領域の側面に対向する一対の第１電極部分と、第２のゲート絶縁膜を介して前記チャネル領域の頂面に対向し、且つ、前記第１電極部分の頂部に接する第２電極部分とを有するゲート電極と
を有するＭＯＳＦＥＴを備えることを特徴とする。

また、本発明に係る半導体装置の製造方法は、絶縁層を介して半導体基板上に堆積され、所定の間隔を隔てて対向する一対の第１電極部分を形成する工程と、
前記一対の第１電極部分の相互に対向する側面に、それぞれ第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を形成した一対の第１電極間に、ソース／ドレイン領域及びチャネル領域を構成する半導体層を堆積する工程と、
前記半導体層の表面に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜の前記チャネル領域に対応する表面、及び、前記第１電極部分の頂面に延在し、前記第１電極部分と共にゲート電極を構成する第２電極部分を形成する工程と、
を有することを特徴とする。

本発明の半導体装置によれば、ゲート電極を、チャネル領域の側面に対向する第１電極部分と、チャネル領域の頂面に対向する第２電極部分とに分けて形成することによって、ゲート電極形成のパターニングに際してアスペクト比を低くできる。これによって、ゲート電極形成のパターニングに際して生じる、パターニング不良やパターン倒れを抑制し、製造の歩留りを向上できる。

また、チャネル領域を構成する半導体層を半導体基板とは独立に構成することによって、その形成に際して層中にin-situで不純物をドープできる。これによって、チャネル領域内の不純物濃度のばらつきを抑制でき、チャネル領域の上縁部付近での電界集中を抑制できる。更に、ゲート電極の長さを短縮できるので、配線抵抗を低減し、半導体装置の動作を高速化できる。

本発明の半導体装置の好適な態様では、前記第１電極部分と前記第２電極部分とが異なる材料で形成されている。第１電極部分が半導体基板との反応が生じにくい材料で、第２電極部分が電気抵抗の小さな材料で、それぞれ形成されることによって、製造に際しての耐熱性を高めつつ、半導体装置の動作を効果的に高速化できる。好適には、前記第１電極部分がシリコン層で形成され、前記第２電極部分が金属層又は高融点金属層で形成される。

この場合、更に好適には、前記チャネル領域は、前記第１のゲート絶縁膜が表面に形成された一対の第１電極部分の間にエピタキシャル成長によって堆積されている。エピタキシャル成長に際してチャネル領域内にin-situで不純物をドープすることによって、不純物濃度のばらつきを抑制できる。

本発明の半導体装置の好適な態様では、前記第２のゲート絶縁膜が窒化シリコン膜を含む。第２のゲート絶縁膜下に形成される半導体層と、第２のゲート絶縁膜上に形成される第２電極部分との反応を抑制できる。本発明の半導体装置の好適な態様では、第２のゲート絶縁膜が、第１のゲート絶縁膜よりも大きな厚みを有する。半導体層と第２電極部分との反応を抑制できると共に、チャネル領域の上縁部での電界集中を効果的に抑制できる。

本発明に係る半導体装置の製造方法の好適な態様では、第１電極をダマシン法で形成する。微細な第１電極を形成することによって、半導体装置を微細化できる。本発明に係る半導体装置の製造方法の好適な態様では、第１のゲート絶縁膜を形成する工程では、第１のゲート絶縁膜を、６８０〜７００℃の範囲の基板温度を採用するＣＶＤ法で成膜する。第１のゲート絶縁膜の形成に際して、チャネル領域における不純物濃度の分布への影響を抑制できる。

以下に、添付図面を参照し、本発明の実施形態を更に詳しく説明する。図１は、本発明の一実施形態に係るＦｉｎＦＥＴを備える半導体装置について、各構成部分のレイアウトを示す平面図である。半導体装置１０は、６Ｆ^２構造を有するＤＲＡＭである。半導体装置１０では、シリコン基板１１の表面部分にＳＴＩ（Shallow Trench Isolation）型の素子分離層１２が形成され、ＦｉｎＦＥＴが形成される素子形成領域１３を区画している。素子形成領域１３は、略長方形状の平面形状を有する。

シリコン基板１１の上部には、素子形成領域１３と交差して、ワード線を構成するゲート電極の第２電極部分１９が延在している。素子形成領域１３とワード線とは、直交方向から１８°だけずれて交差している。素子分離層１２上に延在するワード線は、ダミーのワード線である。

図２（ａ）、（ｂ）は、図１のＡ−Ａ線及びＢ−Ｂ線に沿った断面をそれぞれ示す断面図である。素子形成領域１３では、シリコン基板１１上に、シリコンのエピタキシャル成長によってシリコン層１４が形成されている。シリコン層１４は、素子形成領域１３の平面形状に対応して、細長い略立方体状に形成されている。シリコン層１４は、ＦｉｎＦＥＴにおけるフィン状のチャネルを構成し、エピタキシャル成長に際してin-situで不純物がドープされている。不純物は、Ｐ型の場合には例えばホウ素（Ｂ）が、Ｎ型の場合には例えばリン（Ｐ）がそれぞれドープされる。

シリコン層１４上には窒化シリコンから成る頂部ゲート絶縁膜１５が形成され、シリコン層１４及び頂部ゲート絶縁膜１５の側面には、ＨＴＯ（High Temperature Oxide）膜から成る側部ゲート絶縁膜１６が形成されている。本実施形態では、頂部ゲート絶縁膜１５は、チャネルを構成するシリコン層１４の上縁部における電界集中を抑制すると共に、シリコン層１４と、頂部ゲート絶縁膜１５上に形成され第２電極部分１９を構成する金属層との反応を抑制するために、側部ゲート絶縁膜１６よりも厚く形成される。側部ゲート絶縁膜１６が本発明の第１のゲート絶縁膜に、頂部ゲート絶縁膜１５が本発明の第２のゲート絶縁膜にそれぞれ相当する。

素子形成領域１３の長手方向では、図２（ａ）に示すように、側部ゲート絶縁膜１６の外側表面に隣接して酸化シリコン層１７が形成されている。第２電極部分１９の延在方向では、図２（ｂ）に示すように、側部ゲート絶縁膜１６の外側表面に隣接して不純物ドープ・多結晶シリコンから成るゲート電極の第１電極部分１８が形成されている。多結晶シリコンにドープされる不純物は、Ｐ型の場合には例えばホウ素（Ｂ）が、Ｎ型の場合には例えばリン（Ｐ）がそれぞれドープされる。

第２電極部分１９は、順次に積層された、タングステン・ナイトライド（ＷＮ）層、及び、タングステン（Ｗ）層の積層構造から成り、頂部ゲート絶縁膜１５、側部ゲート絶縁膜１６、及び、第１電極部分１８の頂面に接して延在している。ＷＮ層は、第１電極部分１８を構成する多結晶シリコン層と、Ｗ層との反応を抑制する目的で形成されている。第２電極部分１９上には、窒化シリコンから成る電極保護膜２０が形成されている。

図２（ａ）に示すように、頂部ゲート絶縁膜１５上であって、第２電極部分１９及び電極保護膜２０の側壁には、窒化シリコンから成る側壁保護膜２１が形成されている。頂部ゲート絶縁膜１５、電極保護膜２０、及び、側壁保護膜２１を覆って、酸化シリコンから成る層間絶縁膜２２が形成されている。層間絶縁膜２２及び頂部ゲート絶縁膜１５を貫通して、素子形成領域１３のシリコン層１４を露出させるコンタクトホール２３が開孔されている。

コンタクトホール２３から露出するシリコン層１４の表面部分には不純物がドープされ、ＦｉｎＦＥＴのソース拡散層２４ａ及びドレイン拡散層２４ｂが形成されている。本実施形態では、第２電極部分１９は実質的にワード線としてのみ機能し、ＦｉｎＦＥＴは、第１電極部分１８と、第１電極部分１８に隣接するソース拡散層２４ａ及びドレイン拡散層２４ｂとで構成される。半導体装置１０では、１つの素子形成領域１３に、ソース拡散層２４ａを共有して、２つのＦｉｎＦＥＴが形成されている。

コンタクトホール２３の内部には、不純物ドープ・多結晶シリコンから成るコンタクトプラグ２５が形成されている。図示しないが、コンタクトプラグ２５の上部には、ソース拡散層２４ａに接続するコンタクトプラグ２５に接続してビット線が、ドレイン拡散層２４ｂに接続するコンタクトプラグ２５に接続してキャパシタが、それぞれ形成されている。

本実施形態の半導体装置１０によれば、ゲート電極を、チャネル側部の第１電極部分１８と、チャネル頂部の第２電極部分１９とに分けて形成することによって、従来に比して、ゲート電極の長さを短縮できる。従って、ゲート電極の配線抵抗を低減し、半導体装置の動作を高速化できる。

頂部ゲート絶縁膜１５を窒化シリコンで構成することによって、第２電極部分１９を構成するＷＮ層やＷ層と、シリコン層１４との反応を抑制できる。また、頂部ゲート絶縁膜１５を、側部側部ゲート絶縁膜１６よりも厚く形成することによって、チャネル領域の上縁部での電界集中を抑制できる。

図３Ａ〜図３Ｏは、図１、２の半導体装置１０を製造する各製造段階を順次に示す断面図である。これらの図中で、（ａ）、（ｂ）は、図１のＡ−Ａ線及びＢ−Ｂ線に沿った断面をそれぞれ示している。シリコン基板１１上に酸化シリコン膜３１を形成した後、酸化シリコン膜３１上に窒化シリコン膜３２を約１４０ｎｍの厚みに堆積する。公知のリソグラフィ技術を用いて、窒化シリコン膜３２上に、素子形成領域１３に対応する平面形状を有するレジストパターンを形成した後、レジストパターンを用いたドライエッチングによって、窒化シリコン膜３２をパターニングする（図３Ａ）。

引き続き、パターニングされた窒化シリコン膜３２を用いたドライエッチングによって、酸化シリコン膜３１をパターニングした後、シリコン基板１１を約２５０ｎｍの深さまで除去し、トレンチ３３を形成する。次いで、トレンチ３３内部を含みシリコン基板１１の表面を酸化し、厚みが約１３ｎｍの熱酸化膜を形成する。

トレンチ３３内部を含み全面にＳＯＧ（Spin on Glass)等の酸化シリコン層３４を塗布した後、ＣＭＰ（Chemical Mechanical Polishing）法により、窒化シリコン膜３２の表面部分が露出するまで酸化シリコン層３４を除去する。更に、フッ酸を用いたウェットエッチングによって、酸化シリコン層３４をエッチバックした後、熱燐酸を用いたウェットエッチングによって、窒化シリコン膜３２を除去する。これによって、トレンチ３３内部に埋め込まれた酸化シリコンから成るＳＴＩ型の素子分離層１２を形成する（図３Ｂ）。

引き続き、シリコン基板１１及び素子分離層１２上に、酸化シリコン層１７を約２００ｎｍの厚みに堆積する（図３Ｃ）。公知のリソグラフィ技術を用いて、酸化シリコン層１７上に、第２電極部分１９と平行に延在するライン状のレジストパターンを形成した後、このレジストパターンを用いたドライエッチングによって、酸化シリコン層１７をパターニングし、第２電極部分１９と平行に延在するトレンチ３５を形成する（図３Ｄ）。

次いで、トレンチ３５内部を含み全面に不純物ドープ・多結晶シリコン層１８ａを堆積する（図３Ｅ）。多結晶シリコン層１８ａの堆積に際しては、Ｐ型の場合には例えばホウ素（Ｂ）を、Ｎ型の場合には例えばリン（Ｐ）をそれぞれin-situでドープする。引き続き、ＣＭＰ法により、酸化シリコン層１７が露出するまで表面部分を平坦化する（図３Ｆ）。図３Ｃ〜図３Ｆに示した一連のプロセスは、ダマシン法と呼ばれる。

次いで、酸化シリコン層１７及び多結晶シリコン層１８ａ上に、酸化シリコン膜３６を約５０ｎｍの厚みに堆積する（図３Ｇ）。公知のリソグラフィ技術を用いて、素子分離層１２に対応した平面形状のレジストパターンを形成した後、このレジストパターンを用いたドライエッチングによって、酸化シリコン膜３６、及び、その下の酸化シリコン層１７、多結晶シリコン層１８ａをパターニングし、素子形成領域１３に対応した平面形状を有するトレンチ３７を形成する。これによって、多結晶シリコン層１８ａをゲート電極の第１電極部分１８に形成する。

引き続き、トレンチ３７内部を含み全面に、６８０〜７００℃の範囲の基板温度を採用するＣＶＤ（Chemical Vapor Deposition）法によって、酸化シリコン膜（ＨＴＯ膜）１６ａを約７ｎｍの厚みに成膜する（図３Ｈ）。ＨＴＯ膜１６ａを成膜することによって、熱酸化法で形成する場合に比して、膜質の低下を抑制しつつも、膜形成に際して生じる、シリコン層１４中の不純物濃度の変動を抑制できる。更に、エッチバックにより、シリコン基板１１上、及び、酸化シリコン膜３６上のＨＴＯ膜１６ａを除去し、側部ゲート絶縁膜１６に形成する（図３Ｉ）。

次いで、素子形成領域１３に露出したシリコン基板１１上に、シリコンをエピタキシャル成長させて、シリコン層１４を形成する（図３Ｊ）。シリコン層１４の成長に際しては、Ｐ型の場合には例えばホウ素（Ｂ）を、Ｎ型の場合には例えばリン（Ｐ）をそれぞれin-situでドープする。全面に窒化シリコン層１５ａを約１００ｎｍの厚みに堆積した後（図３Ｋ）、ＣＭＰ法により酸化シリコン層１７が露出するまで表面部分を除去し、頂部ゲート絶縁膜１５を形成する（図３Ｌ）。

なお、ノンドープのシリコン層１４をエピタキシャル成長させた後に、イオン注入法等で層中に不純物をドープすることも可能であるが、エピタキシャル成長に際してin-situで不純物をドープすることで、シリコン層１４中での不純物濃度のばらつきを抑制できる。

引き続き、全面にＷＮ層を約５ｎｍの厚みに堆積した後、ＷＮ層上にＷ層を約５０ｎｍの厚みに堆積する。次いで、Ｗ層上に窒化シリコン膜を堆積する。公知のリソグラフィ技術を用いて、この窒化シリコン膜上にレジストパターンを形成した後、このレジストパターンを用いたドライエッチングによって、窒化シリコン膜をパターニングし、電極保護膜２０を形成する。更に、電極保護膜２０を用いたドライエッチングによって、ＷＮ層及びＷ層をパターニングして、ゲート電極の第２電極部分１９を形成する（図３Ｍ）。

第２電極部分１９及び電極保護膜２０を覆って全面に窒化シリコン膜を約２０ｎｍの厚みに堆積した後、窒化シリコン膜をエッチバックし、第２電極部分１９及び電極保護膜２０の側壁を覆う側壁保護膜２１を形成する（図３Ｎ）。エッチバックに際しては、電極保護膜２０の上部、及び、側壁保護膜２１から露出する頂部ゲート絶縁膜１５の上部も除去される。ＨＤＰ（High Density Plasma）−ＣＶＤ法を用い、頂部ゲート絶縁膜１５、電極保護膜２０、及び、側壁保護膜２１を覆って全面に、酸化シリコンから成る層間絶縁膜２２を堆積した後、ＣＭＰ法を用いて、層間絶縁膜２２の上面を平坦化する（図３Ｏ）。

公知のリソグラフィ技術を用いて、層間絶縁膜２２上に、略円形の開口パターンを有するレジストパターンを形成した後、このレジストパターンを用いたドライエッチングによって、層間絶縁膜２２を貫通してシリコン層１４の上面を露出させるコンタクトホール２３を開孔する。コンタクトホール２３の開孔に際しては、酸化シリコンと窒化シリコンとのエッチ選択比が１０以上となる条件を用い、側壁保護膜２１を自己整合マスクとする自己整合（Self Alignment）法によって行う。側壁保護膜２１を自己整合マスクとしてコンタクトホール２３を開孔することによって、後に形成するコンタクトプラグ２５と第２電極部分１９との短絡を効果的に抑制できる。

引き続き、イオン注入法などを用いて、コンタクトホール２３から露出するシリコン層１４の表面部分に不純物を注入し、ソース拡散層２４ａ及びドレイン拡散層２４ｂの高濃度領域をそれぞれ形成する。コンタクトホール２３内部を含み全面に不純物ドープ・多結晶シリコン層を堆積した後、ＣＭＰ法によって、層間絶縁膜２２上に堆積した多結晶シリコン層を除去することによって、図２に示したコンタクトプラグ２５を形成する。

なお、ソース拡散層２４ａ及びドレイン拡散層２４ｂの高濃度領域は、コンタクトプラグ２５を形成した後、コンタクトプラグ２５にドープされた不純物をシリコン層１４内に拡散させて形成してもよい。

本実施形態の製造方法によれば、ゲート電極を、チャネル側部の第１電極部分１８と、チャネル頂部の第２電極部分１９とに分けて形成することによって、ゲート電極形成のパターニングに際してアスペクト比を低くできる。これによって、ゲート電極の形成に際して生じる、パターニング不良やパターン倒れを抑制し、製造の歩留りを向上できる。また、高精度のフォトリソグラフィ技術が要求される高アスペクト比のパターニング工程を行う必要がないので、製造コストの上昇を抑制できる。

また、チャネルを構成するシリコン層１４をシリコン基板１１とは独立に形成すると共に、その形成に際して層中にin-situで不純物をドープすることによって、チャネル内の不純物濃度のばらつきを抑制し、チャネルの頂部付近での電界集中を抑制できる。

側部ゲート絶縁膜１６の形成に際して、６８０〜７００℃の温度条件を採用するＣＶＤ法を採用することによって、良好な膜質で成膜できると共に、シリコン層１４に導入した不純物濃度の変動を抑制できる。これによって、ＦｉｎＦＥＴの特性のばらつきを抑え、半導体装置の信頼性を高めることが出来る。なお、ＨＴＯ膜に代えて、窒化シリコン膜やHigh-K膜と呼ばれるＨｆＯ膜をＣＶＤ法で成膜しても、同様の効果が得られる。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施形態に係るＦｉｎＦＥＴを備える半導体装置について、各構成部分のレイアウトを示す平面図である。 図２（ａ）、（ｂ）は、図１のＡ−Ａ線及びＢ−Ｂ線に沿った断面をそれぞれ示す断面図である。 図１、２の半導体装置を製造する一製造段階を示す断面図である。 図３Ａに後続する製造段階を示す断面図である。 図３Ｂに後続する製造段階を示す断面図である。 図３Ｃに後続する製造段階を示す断面図である。 図３Ｄに後続する製造段階を示す断面図である。 図３Ｅに後続する製造段階を示す断面図である。 図３Ｆに後続する製造段階を示す断面図である。 図３Ｇに後続する製造段階を示す断面図である。 図３Ｈに後続する製造段階を示す断面図である。 図３Ｉに後続する製造段階を示す断面図である。 図３Ｊに後続する製造段階を示す断面図である。 図３Ｋに後続する製造段階を示す断面図である。 図３Ｌに後続する製造段階を示す断面図である。 図３Ｍに後続する製造段階を示す断面図である。 図３Ｎに後続する製造段階を示す断面図である。

符号の説明

１０：半導体装置
１１：シリコン基板
１２：素子分離層
１３：素子形成領域
１４：シリコン層
１５：頂部ゲート絶縁膜
１５ａ：窒化シリコン層
１６：側部ゲート絶縁膜
１６ａ：ＨＴＯ膜
１７：酸化シリコン層
１８：ゲート電極の第１電極部分
１８ａ：多結晶シリコン層
１９：ゲート電極の第２電極部分
２０：電極保護膜
２１：側壁保護膜
２２：層間絶縁膜
２３：コンタクトホール
２４ａ：ソース拡散層
２４ｂ：ドレイン拡散層
２５：コンタクトプラグ
３１：酸化シリコン膜
３２：窒化シリコン膜
３３：トレンチ
３４：酸化シリコン層
３５：トレンチ
３６：酸化シリコン膜
３７：トレンチ

Claims (7)

1. 半導体基板の表面に堆積され、ソース／ドレイン領域及びチャネル領域を形成する半導体層と、
   前記半導体基板上に絶縁層を介して堆積され第１のゲート絶縁膜を介して前記チャネル領域の側面に対向する一対の第１電極部分と、第２のゲート絶縁膜を介して前記チャネル領域の頂面に対向し、且つ、前記第１電極部分の頂部に接する第２電極部分とを有するゲート電極と
   を有するＭＯＳＦＥＴを備えることを特徴とする半導体装置。
2. 前記第１電極部分と前記第２電極部分とが異なる材料で形成されている、請求項１に記載の半導体装置。
3. 前記第１電極部分がシリコン層で形成され、前記第２電極部分が金属層で形成される、請求項２に記載の半導体装置。
4. 前記チャネル領域は、前記第１のゲート絶縁膜が表面に形成された一対の第１電極部分の間にエピタキシャル成長によって堆積されている、請求項３に記載の半導体装置。
5. 前記第２電極部分が高融点金属層で形成される、請求項２に記載の半導体装置。
6. 前記第２のゲート絶縁膜が窒化シリコン膜を含む、請求項１に記載の半導体装置。
7. 絶縁層を介して半導体基板上に堆積され、所定の間隔を隔てて対向する一対の第１電極部分を形成する工程と、
   前記一対の第１電極部分の相互に対向する側面に、それぞれ第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜を形成した一対の第１電極間に、ソース／ドレイン領域及びチャネル領域を構成する半導体層を堆積する工程と、
   前記半導体層の表面に第２のゲート絶縁膜を形成する工程と、
   前記第２のゲート絶縁膜の前記チャネル領域に対応する表面、及び、前記第１電極部分の頂面に延在し、前記第１電極部分と共にゲート電極を構成する第２電極部分を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。

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