JP5718585B2 - 半導体装置及びその製造方法、並びにデータ処理システム - Google Patents

半導体装置及びその製造方法、並びにデータ処理システム Download PDF

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Description

本発明は、半導体装置及びその製造方法、並びにデータ処理システムに関する。
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタの短チャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などでは、メモリーセル寸法の縮小化によって、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリーセルのリテンションや書き込み特性の悪化などが問題となってきている。
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成してチャネルを３次元構造としたリセス（トレンチ）型ＦＥＴ（Field Effect Transistor）や、溝の間にフィンを形成してチャネルを３次元構造としたフィン型ＦＥＴなどが開発されている（例えば、特許文献１〜３を参照）。
具体的に、トレンチ型ＦＥＴは、半導体基板に溝を形成し、この溝内にゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものである。一方、フィン型ＦＥＴは、半導体基板に形成された溝の間から突き出したフィンを跨ぐようにゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものである。何れの場合も、チャネル幅に対してゲート長を長くすることができるため、短チャネル効果を抑制することが可能となっている。
また、ＤＲＡＭでは、メモリーセル寸法の縮小化に伴って、このメモリーセルを構成する選択用トランジスタに、半導体基板の表層にゲート電極を埋め込んだ埋め込みゲート型のトランジスタを採用することも検討されている。
この埋め込みゲート型のトランジスタでは、ゲート電極（ワード線）が半導体基板の表層に埋め込まれているため、ゲート電極が基板表面よりも上方に突き出すことがなく、また、メモリーセルと接続される配線のうち半導体基板の上層に位置するのはビット線だけとなるため、半導体基板上にメモリーセルを構成するコンデンサやコンタクトプラグ等を形成する際の配置が容易となるだけでなく、その加工の困難さを軽減できるメリットがある。
特開２００５−０６４５００号公報 特開２００７−０２７７５３号公報 特開２００７−３０５８２７号公報
ところで、上述したチャネルを３次元構造としたトランジスタの中には、例えば図５３に示すように、半導体基板１００の表層に形成された素子分離領域１０１及び活性領域１０２に埋め込みゲート用の溝部１０３，１０４を形成し、この溝部１０３，１０４にゲート絶縁膜１０５を介して導電材料を埋め込むことによって、いわゆるサドルフィン型のゲート電極１０６を形成したものがある。すなわち、このゲート電極１０６は、溝部１０３の間から活性領域１０２の一部が突き出すように形成されたフィン部１０７を跨ぐように形成されている。また、フィン部１０７の上面１０７ａは、活性領域１０２に溝部１０３よりも浅い溝部１０４を形成することによって、溝部１０３の底面より高く活性領域１０２の上面（半導体基板１００の表面）よりも低い位置にある。なお、このゲート電極１０６を挟んだ両側の活性領域１０２には、イオンを注入することによってソース領域１０８ａ及びドレイン領域１０８ｂ（不純物拡散層）が形成されている。
しかしながら、このトランジスタでは、上述したメモリーセル寸法の縮小化に伴って、埋め込みゲート用の溝部１０３，１０４の幅が狭くなっている。このため、上記フィン部１０７の上面１０７ａ及び側面１０７ｂに形成されるチャネル領域の幅も、上記埋め込みゲート用の溝部１０３，１０４の幅に対応して狭くなる。したがって、場合によっては、短チャネル効果によりオン電流を十分に確保することが困難となるといった問題が発生してしまう。
本発明に係る半導体装置は、基板の表層に第１の方向に延在して形成された複数の素子分離用の溝部と、素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された複数の素子分離領域と、素子分離領域によって絶縁分離された複数の活性領域と、基板の表層に素子分離領域及び活性領域と交差する第２の方向に延在して形成された複数の埋め込みゲート用の溝部と、埋め込みゲート用の溝部のうち、活性領域に形成される第１の溝部よりも素子分離領域に形成される第２の溝部の深さを深くすることによって、第２の溝部の底面の間から活性領域の一部が突き出すように形成された第１のフィン部と、埋め込みゲート用の溝部の少なくとも上面開口部よりも下部側において、第１の溝部よりも第２の溝部の第１の方向における幅を大きくすることによって、第２の溝部の側面の間から活性領域の一部が突き出すように形成された第２のフィン部と、第１及び第２のフィン部の表面を覆うゲート絶縁膜と、埋め込みゲート用の溝部に埋め込まれることによって、ゲート絶縁膜を介して第１及び第２のフィン部を跨ぐように形成されたゲート電極とを備えることを特徴とする。
また、本発明に係る半導体装置の製造方法は、基板の表層に第１の方向に延在する複数の素子分離用の溝部を形成し、これら溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、素子分離領域及び活性領域と交差する第２の方向に延在する複数の埋め込みゲート用の溝部を形成すると共に、埋め込みゲート用の溝部のうち、活性領域に形成される第１の溝部よりも素子分離領域に形成される第２の溝部の深さを深くすることによって、第２の溝部の底面の間から活性領域の一部が突き出した第１のフィン部と、埋め込みゲート用の溝部の少なくとも上面開口部よりも下部側において、第１の溝部よりも第２の溝部の第１の方向における幅を大きくすることによって、第２の溝部の側面の間から活性領域の一部が突き出した第２のフィン部とを形成する工程と、第１及び第２のフィン部の表面を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して第１及び第２のフィン部を跨ぐように埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程とを含むことを特徴とする。
以上のように、本発明では、埋め込みゲート用の溝部のうち、活性領域に形成される第１の溝部よりも素子分離領域に形成される第２の溝部の深さを深くすることによって、第２の溝部の底面の間から活性領域の一部が突き出した第１のフィン部と、埋め込みゲート用の溝部の少なくとも上面開口部よりも下部側において、第１の溝部よりも第２の溝部の第１の方向における幅を大きくすることによって、第２の溝部の側面の間から活性領域の一部が突き出した第２のフィン部とが形成されており、これら第１及び第２のフィン部によって、第１の方向における長さを従来よりも拡大したチャネル領域を形成することが可能である。
したがって、本発明によれば、メモリーセル寸法の縮小化に伴って、埋め込みゲート用の溝部の幅が狭くなる場合でも、短チャネル効果を抑制して、オン電流を十分に確保することが可能となる。
本発明を適用した半導体装置の一例（第１の実施形態）を示す平面図である。 図１に示す半導体装置の要部を拡大した鳥瞰図である。 図１に示す半導体装置のチャネル構造を示す断面図である。 本発明の半導体装置のチャネル構造を示す断面図である。 従来の半導体装置のチャネル構造を示す断面図である。 本発明及び従来の半導体装置について、フィン部の高さと駆動電流（Ｉｏｎ）との関係を示すグラフである。 本発明及び従来の半導体装置について、フィン部の高さと閾値電圧（Ｖｔ）との関係を示すグラフである。 本発明及び従来の半導体装置について、フィン部の高さとサブスレッシュオールド係数（ＳＳ）との関係を示すグラフである。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）はクラウン型のキャパシタを示す切断線Ｘ１−Ｘ１’による断面図、（ｂ）は円柱型のキャパシタを示す切断線Ｘ１−Ｘ１’による断面図である。 本発明を適用した別の半導体装置の一例（第２の実施形態）を示す平面図である。 図３１に示す別の半導体装置の要部を拡大した鳥瞰図である。 図３１に示す別の半導体装置のチャネル構造を示す断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図３１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 本発明を適用した別の半導体装置の一例（第３の実施形態）を示す平面図である。 図４５に示す別の半導体装置の要部を拡大した鳥瞰図である。 図４５に示す別の半導体装置のチャネル構造を示す断面図である。 図４５に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図４５に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図４５に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図４５に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 データ処理システムを示す概略構成図である。 従来の半導体装置の一例を示す鳥瞰図である。
以下、本発明を適用した半導体装置の製造方法及び半導体装置、並びにデータ処理システムについて、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
［第１の実施形態］
（半導体装置）
先ず、第１の実施形態として、図１及び図２に示す本発明を適用した半導体装置１の構造について説明する。なお、図１は、この半導体装置１の平面図であり、図２は、この半導体装置１の要部を拡大した鳥瞰図である。
この半導体装置１は、図１及び図２に示すように、最終的にＤＲＡＭとして機能させるものであり、半導体基板２の面内に、セルアレイ領域ＳＡと、このセルアレイ領域ＳＡの周辺に位置する周辺回路領域ＣＡとを備えている。このうち、セルアレイ領域ＳＡは、複数のメモリーセルがマトリックス状に並んで配置される領域である。一方、周辺回路領域ＣＡは、各メモリーセルの動作を制御するための回路が形成される領域である。なお、セルアレイ領域ＳＡに配置されるメモリーセルは、選択用トランジスタと、この選択用トランジスタのソース・ドレインの何れか一方と電気的に接続されるキャパシタとから構成される。
セルアレイ領域ＳＡには、半導体基板２の表層に第１の方向に延在する複数の素子分離用の溝部３を形成し、これら複数の溝部３に素子分離絶縁膜４（シリコン酸化膜２６及びシリコン窒化膜３１）を埋め込むことによって、ＳＴＩ(Shallow Trench Isolation)と呼ばれる複数の素子分離領域５と、これら素子分離領域５によって絶縁分離された複数の活性領域６とが、ストライプ状に交互に並んで設けられている。
また、セルアレイ領域ＳＡには、これら素子分離領域５及び活性領域６と交差する第２の方向に延在する複数のワード線７が、ストライプ状に並んで設けられている。ワード線７は、上記選択用トランジスタのゲート電極８を構成するものであり、素子分離領域５及び活性領域６に形成された埋め込みゲート用の溝部９，１０に、ゲート絶縁膜１１を介して導電材料を埋め込むことによって、いわゆる埋め込みゲート電極を形成している。
具体的に、このセルアレイ領域ＳＡには、埋め込みゲート用の溝部９，１０のうち、活性領域６に形成される第１の溝部９よりも素子分離領域５に形成される第２の溝部１０の深さを深くすることによって、第２の溝部１０の底面の間から活性領域６の一部が突き出した第１のフィン部１２ａと、埋め込みゲート用の溝部９，１０の少なくとも上面開口部よりも下部側において、第１の溝部９よりも第２の溝部１０の第１の方向における幅を大きくすることによって、第２の溝部１０の両側面の間から第１のフィン部１２ａに連続して活性領域６の一部が突き出した一対の第２のフィン部１２ｂとが形成されている。
この半導体装置１では、図３に拡大して示すように、上記素子分離絶縁膜４として、素子分離用の溝部３にシリコン酸化膜２６とシリコン窒化膜３１とが順に埋め込まれている。そして、第２の溝部１０は、シリコン窒化膜３１に上記第１の溝部９と同じ幅Ｗ１となる上溝部１０ａと、この上溝部１０ａの底面に位置するシリコン酸化膜２６に上溝部１０ａよりも大きい幅Ｗ２となる下溝部１０ｂとを形成することによって構成されている。また、第２の溝部１０は、第１の方向において第１の溝部９の中心に対して線対称となる断面形状を有している。なお、ここで言う幅とは、第１の方向における幅を意味している。また、上記上溝部９ａは、活性領域６の表面、すなわち半導体基板２の表面から上記ドレイン領域１３ａ及びソース領域１３ｂの厚みと同じ深さで形成されている。
この場合、第１のフィン部１２ａは、第１の溝部９の深さＤ１と第２の溝部１０の深さＤ２との差分ΔＤ（＝Ｄ２−Ｄ１）だけ、第２の溝部１０の底面の間から第１の溝部９の底面が突き出すことによって、第１の方向における幅がＷ１となる第１のチャネル領域ＦＣＵを形成している。
一方、一対の第２のフィン部１２ｂは、第１の溝部９の幅Ｗ１と第２の溝部１０（下溝部１０ｂ）の幅Ｗ２との差分２ΔＷ（＝Ｗ２−Ｗ１）の半分（ΔＷ）だけ、第２の溝部１０（下溝部１０ｂ）の両側面の間から第１の溝部９の両側面が各々突き出すことによって、第１の方向における第１のフィン部１２ａの両端から半導体基板２の表面に対して垂直な方向に延在する第２のチャネル領域ＦＣＳを形成している。また、この第２のチャネル領域ＦＣＳの第１の方向（ここでは、半導体基板２の表面に対して垂直な方向）における幅は、ΔＤとなっている。
そして、この半導体装置１は、これら第１及び第２のフィン部１２ａ，１２ｂの表面を覆うゲート絶縁膜１１が形成され、このゲート絶縁膜１１を介して第１及び第２のフィン部１２ａ，１２ｂを跨ぐように、埋め込みゲート用の溝部９，１０にゲート電極８の一部が埋め込まれることによって、いわゆるサドルフィン型のチャネル構造を有している。
また、ゲート電極８を挟んだ両側の活性領域６には、イオンを注入することによって、上記選択用トランジスタのソース又はドレインとして機能するドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）が設けられている。そして、これらドレイン領域１３ａ及びソース領域１３ｂは、その下にある第２のフィン部１２ｂと接続されている。
以上のようにして、この半導体装置１では、半導体基板２の表面よりも下方に位置して、第２の方向に延在する第１及び第２の溝部９，１０に埋め込まれたゲート電極８と、このゲート電極８を挟んだ両側に、それぞれ当該ゲート電極８の上面よりも高い位置に上面を有するドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）と、これらドレイン領域１３ａ及びソース領域１３ｂの各々の底面に接続されて、その底面から深さ方向に延在する一対の第２のフィン部（第２のチャネル領域ＦＣＳ）１２ｂと、これら一対の第２のフィン部１２ｂの下端部に接続されて、一対の第２のフィン部１２ｂの間で第１の方向に延在する第１のフィン部１２ａ（第１のチャネル領域ＦＣＵ）と、第１及び第２のフィン部１２ａ，１２ｂの表面を覆うゲート絶縁膜１１とから、いわゆる埋め込みゲート型のトランジスタが構成されている。
そして、以上のような構造を有する半導体装置１では、ソース領域１３ｂから放出される電荷が、ソース領域１３ｂから一方の第２のフィン部１２ｂと、第１のフィン部１２ａと、他方の第２のフィン部１２ｂとを順次に通過しながら、ドレイン領域１３ａへと入ることとなる。
以上のように、本発明を適用した半導体装置１では、第１の方向における第１のフィン部１２ａ（第１のチャネル領域ＦＣＵ）の両端から一対の第２のフィン部１２ｂ（第２のチャネル領域ＦＣＳ）が半導体基板２の表面に対して垂直な方向に延在して設けられていることから、これら一対の第２のフィン部１２ｂ（第２のチャネル領域ＦＣＳ）の分だけ第１の方向におけるチャネル領域の長さを従来よりも拡大することが可能である。
これにより、従来の底部のみがサドルフィン型のチャネル構造である場合に比べて、チャネル全体の抵抗を低減してＩｏｎを増大させること可能である。したがって、この半導体装置１では、メモリーセル寸法の縮小化に伴って、埋め込みゲート用の溝部９，１０の幅が狭くなる場合でも、チャネル領域を半導体基板２の表面に対して垂直な方向、すなわちドレイン領域１３ａ及びソース領域１３ｂの底面に対して垂直な方向に拡大することができることから、短チャネル効果を抑制して、オン電流を十分に確保することが可能となる。
なお、上記図１に示すセルアレイ領域ＳＡには、実際は上記素子分離領域５及び活性領域６が多数並んで形成されているものの、図１では便宜上、セルアレイ領域ＳＡに並んで形成される素子分離領域５及び活性領域６の一部を拡大した状態で模式的に示している。
また、上記半導体装置１では、図示を省略するものの、正規のトランジスタとして動作するワード線７の２本置きに１本のダミーワード線が配置されている。このダミーワード線は、素子分離用の埋め込み配線（ダミーゲート）であり、所定の電位をかけることによって、同一の活性領域上で隣接するトランジスタの間を分離する。また、所定の電位を維持することで、寄生トランジスタをオフ状態として分離する。このダミーワード配線は、上記ワード線７と同じ構成の溝部を同時に形成し、この溝部に導電材料を埋め込むことによって形成されている。
（比較評価試験）
次に、図４に示す本発明の半導体装置と、図５に示す従来の半導体装置について、駆動電流（Ｉｏｎ）、閾値電圧（Ｖｔ）、及びサブスレッシュオールド係数（ＳＳ：subthreshold slope）の各特性を比較した比較評価試験を行い、それぞれの評価結果を図６、図７及び図８に示す。
なお、図４及び図５に示す半導体装置においては、上記図２に示す半導体装置１と同等の部位については、図面において同じ符号を付している。また、図４，５中に示す矢印ＣＰ（current pass）は、チャネルとなる電流経路を表している。
具体的に、図４に示す本発明の半導体装置は、上記図３に示す半導体装置１と同様に、第１のフィン部１２ａ（第１のチャネル領域ＦＣＵ）の両端から一対の第２のフィン部１２ｂ（第２のチャネル領域ＦＣＳ）が半導体基板２の表面に対して垂直な方向に延在して設けられたサドルフィン型のチャネル構造を有している。そして、一対の第２のフィン部１２ｂの上にソース領域１３ａ及びドレイン領域１３ｂが設けられ、埋め込みゲート用の溝部９，１０にゲート電極８が埋め込まれた構成となっている。
一方、図５に示す従来の半導体装置は、第１のフィン部１２ａ（第１のチャネル領域ＦＣＵ）のみからなるサドルフィン型のチャネル構造を有している以外は、上記図３に示す半導体装置１と同様である。
そして、これら本発明の半導体装置と従来の半導体装置について、第１のフィン部１２の突出量ΔＤを、それぞれ０、１０、２０ｎｍと変化させた場合の上記各特性の変化を比較した。なお、本比較評価試験では、本発明の半導体装置における第２のフィン部１２ｂの突出量ΔＷを１０ｎｍとし、その他の物理サイズや印加電圧などは何れも同じ条件としている。
図６に示すように、駆動電流（Ｉｏｎ）の比較では、本発明の半導体装置(invention)が従来の半導体装置(conventional)よりもＩｏｎの値が約３(μＡ)大きくなっている。このトランジスタの駆動電流は、半導体装置の安定動作のために、トランジスタが微細化されても一定の能力を有することが要求され、大きな値となることが好ましい。したがって、本発明の半導体装置が従来の半導体装置よりも優位であることが示されている。
図７に示すように、閾値電圧（Ｖｔ）の比較では、全体として、本発明の半導体装置(invention)が従来の半導体装置(conventional)よりもＶｔの値が小さくなっている。特に、フィン部１２の高さが１０ｎｍとなる場合では、Ｖｔが０．０７(Ｖ)程度と低い値となっている。このトランジスタの閾値電圧は、半導体装置の低電力化の要求を満たすために低電圧であることが好ましい。したがって、本発明の半導体装置が従来の半導体装置よりも優位であることが示されている。
図８に示すように、サブスレッシュオールド係数（ＳＳ）の比較では、全体として、本発明の半導体装置(invention)が従来の半導体装置(conventional)よりもＶｔの値が小さくなっている。特に、フィン部１２の高さが１０ｎｍとなる場合では、ＳＳが６０（ｍＶ/decade)程度と小さい値となっている。このトランジスタのサブスレッシュオールド係数は、オン／オフ特性の指標であり、半導体装置の高速動作の観点から小さい値であることが好ましい。したがって、本発明の半導体装置が従来の半導体装置よりも優位であることが示されている。
以上のように、本発明の半導体装置は、閾値電圧（Ｖｔ）、駆動電流（Ｉｏｎ）、及びサブスレッシュオールド係数（ＳＳ：subthreshold slope）の各特性において、従来の半導体装置よりも優位性を示す結果となった。
（半導体装置の製造方法）
次に、上記半導体装置１の製造方法について図９〜図２９を参照して説明する。
なお、各図中において、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図を示している。さらに、切断線Ｙ１−Ｙ１’及び切断線Ｙ２−Ｙ２’は、セルアレイ領域ＳＡの内側の領域における断面部分を示すものであり、切断線Ｙ３−Ｙ３’は、セルアレイ領域ＳＡと周辺回路領域ＣＡに跨る境界領域の断面部分を示すものである。
また、図９（ａ）〜図２９（ａ）に示すセルアレイ領域ＳＡには、実際は上記素子分離領域５及び活性領域６が多数並んで形成されているものの、図９（ａ）〜図２９（ａ）では便宜上、セルアレイ領域ＳＡに並んで形成される素子分離領域５及び活性領域６の一部を拡大した状態で模式的に示している。
上記半導体装置１を製造する際は、先ず、図９に示すように、加工前の半導体基板２を用意する。半導体基板２としては、所定濃度の不純物を含有する単結晶基板、例えばシリコン単結晶基板により形成されている。
そして、半導体基板２の上に、シリコン窒化膜２１と、アモルファスカーボン膜２２と、反射防止(ＢＡＲＣ)膜２３とを順次積層したマスク層２４を形成する。さらに、このマスク層２４の上に、フォトレジスト(ＰＲ)を塗布した後、このフォトレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記活性領域６に対応した形状のレジストパターン２５を形成する。また、このようなレジストパターン２５を形成することによって、上記素子分離領域５に対応する位置に開口部２５ａと、周辺回路領域ＣＡに対応する位置に開口部２５ｂとが形成される。
次に、図１０に示すように、このレジストパターン２５を用いた異方性ドライエッチングによりマスク層２４をパターニングする。このとき、レジストパターン２５は、エッチングの進行に伴って、マスク層２４の上から除去されるが、このレジストパターン２５の形状がマスク層２４にそのまま転写される。これにより、マスク層２４をレジストパターン２５に対応した形状にパターニングすることができる。さらに、マスク層２４も、エッチングの進行に伴って、レジストパターン２４の形状を上層側から下層側へと転写しながら除去される。このため、マスク層２４のパターニングが終了した時点では、例えば、反射防止(ＢＡＲＣ)膜２３が完全に除去されて、上記素子分離領域５に対応する位置に開口部２４ａと、周辺回路領域ＣＡに対応する位置に開口部２４ｂとを有するようにパターニングされたアモルファスカーボン膜２２及びシリコン窒化膜２１からなるマスク層２４が残存している。
さらに、このパターニングされたマスク層２４を用いた異方性ドライエッチングにより半導体基板２の表層をパターニングする。これにより、マスク層２４の形状が半導体基板２の表層に転写されて、半導体基板２の上記セルアレイ領域ＳＡに、上記第１の方向に延在する素子分離用の溝部３がストライプ状に複数並んで形成されると共に、上記周辺回路領域ＣＡに、この溝部３よりも幅の広い溝部３Ａが形成される。また、これら溝部３，３Ａを形成する段階で、マスク層２４を形成するアモルファスカーボン膜２２がエッチングにより除去される。
次に、図１１に示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜２６を溝部３，３Ａに埋め込むのに十分な厚みで成膜した後に、このシリコン酸化膜２６が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜２１の表面が露出するまで平坦化を行う。
次に、図１２に示すように、シリコン酸化膜２６をフッ酸(ＨＦ)を用いたウェットエッチングにより選択的に除去しながら、半導体基板２の表面と同じ高さとなるようにシリコン酸化膜２６の高さを調整する。その後、シリコン窒化膜２１を熱燐酸(Ｈ３ＰＯ４)を用いたウェットエッチングにより除去する。これにより、上記素子分離用の溝部３に、上記素子分離絶縁膜４として、上記シリコン酸化膜２６が埋め込まれた上記素子分離領域５と、この素子分離領域５によって絶縁分離された上記活性領域６とが、第１の方向に延在しながら交互に隣接した状態で形成される。
次に、図１３に示すように、シリコン酸化膜２６の間から露出した半導体基板２の表面（活性領域６）を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させてシリコン酸化膜２７を形成した後、半導体基板２の全面に亘ってノンドープシリコン膜２８を形成する。そして、このノンドープシリコン膜２８をマスクとして、シリコン酸化膜２６の間から露出した活性領域６に低濃度のＮ型不純物（リン等）をイオン注入することによって、この部分に不純物拡散層２９を形成する。この不純物拡散層２９は、上記半導体装置１のドレイン領域１３ａ及びソース領域１３ｂとして機能する部分である。
次に、図１４に示すように、半導体基板２の上にフォトレジストを塗布した後、このフォトレジストをリソグラフィ技術によりパターニングしながら、上記周辺回路領域ＣＡを覆うレジストパターン（図示せず。）を形成する。そして、このレジストパターンを用いたドライエッチングにより、上記周辺回路領域ＣＡ上のノンドープシリコン膜２８を残して、セルアレイ領域ＳＡ内にあるノンドープシリコン膜２８を除去する。
次に、図１５に示すように、異方性の選択エッチングにより、上記シリコン酸化膜２６，２７のみを選択的に除去し、上記素子分離領域５に上記ゲート電極８の上面と同一レベルとなる深さの溝部３０を形成する。すなわち、溝部３０の底面に位置するシリコン酸化膜２６の上面は、後工程で形成されるゲート電極８の上面と同一高さとなると同時に、不純物拡散層２９の底面とも同一高さとなる。
次に、図１６に示すように、図示しない保護酸化膜を形成した後、溝部３０に埋め込まれた状態で半導体基板２の面上を覆うシリコン窒化膜３１を形成する。
次に、図１７に示すように、シリコン窒化膜３１上に、アモルファスカーボン膜３２を形成した後、この上に塗布したフォトレジストをリソグラフィ技術によりパターニングしながら、上記埋め込みゲート用の溝部９，１０を形成する位置に開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンを用いたドライエッチングにより、アモルファスカーボン膜３２をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、アモルファスカーボン膜３２の上から除去されるが、このレジストパターンの形状がアモルファスカーボン膜３２にそのまま転写されるため、アモルファスカーボン膜３２には、上記埋め込みゲート用の溝部９，１０を形成する位置に開口部３２ａが形成される。
次に、図１８に示すように、このパターニングされたアモルファスカーボン膜３２をマスクとして、開口部３２ａから露出した部分を異方性エッチングにより除去する。このととき、シリコン窒化膜３１の上からアモルファスカーボン膜３２も同時に除去される。これにより、開口部３２ａから露出した上記シリコン窒化膜３１、シリコン酸化膜２６、不純物拡散層２９、及び半導体基板２の表層が等速でエッチングされながら、少なくとも半導体基板２の表層（上記活性領域６）に上記第１の溝部９が形成されると共に、シリコン窒化膜３１（素子分離領域５）に上記第２の溝部１０の一部となる上溝部１０ａが形成される。
次に、図１９に示すように、上溝部１０ａの底面に位置するシリコン酸化膜２６をフッ酸(ＨＦ)含有溶液を用いたウェットエッチングにより除去する。このフッ酸(ＨＦ)含有溶液を用いることにより、シリコン窒化膜３１に対してシリコン酸化膜２６を高選択比でエッチングすることができる。したがって、上記シリコン窒化膜３１は除去されずに、その下にあるシリコン酸化膜２６が選択的に除去される。また、このウェットエッチングは等方性エッチングのため、上溝部１０ａの底面に位置するシリコン酸化膜２６が深さ方向と幅方向にエッチングされることによって、上溝部１０ａの下には、この上溝部１０ａよりも２ΔＷだけ幅広となる下溝部１０ｂが形成される。
なお、本実施形態では、下溝部１０ｂを形成する方法として、フッ酸(ＨＦ)含有溶液による湿式エッチング法を用いたが、無水フッ化水素ガスとアンモニアガスを用いたケミカルドライエッチング法を用いることもできる。例えば、図１８に示す工程が終了した段階で、半導体基板２をエッチング装置にセットし、エッチング装置内の圧力を２０ｍＴｏｒｒ、温度３７℃に維持した状態で、等量の無水フッ化水素ガスとアンモニアガスを供給して１分間保持すると、シリコン酸化膜２６の表面に珪フッ化アンモニウムが形成される。その後、１８０℃に昇温すると、珪フッ化アンモニウムが昇華して除去される。このときのシリコン酸化膜２６のエッチング量は、厚さ換算で５ｎｍ程度であり、条件によりエッチング量を制御することができる。この方法は、等方性エッチングであり、シリコン酸化膜２６しかエッチングされないので、他の構造部材に何ら影響することなく、上述した湿式エッチング法よりも更に高精度の下溝部１０ｂを形成することができる。
これにより、活性領域６を挟んだ両側の素子分離領域５に上記第２の溝部１０が形成され、これら第２の溝部１０の底面の間から活性領域６の一部がΔＤだけ突き出した上記第１のフィン部１２ａと、これら第２の溝部１０の両側面の間から第１のフィン部１２ａに連続して活性領域６の一部がΔＷだけ突き出した一対の第２のフィン部と１２ｂとが形成される。
次に、図２０に示すように、上記第１及び第２のフィン部１２ａ，１２ｂの表面を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させることによって、シリコン酸化膜からなる上記ゲート絶縁膜１１を形成する。その後、上記埋め込みゲート用の溝部９，１０に埋め込まれた状態で半導体基板２の面上を覆う導電膜３３を形成する。
次に、図２１に示すように、導電膜３３が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜３１の表面が露出するまで平坦化を行った後、この導電膜３３の表面が上記シリコン酸化膜２６の表面と同じ高さとなるまでエッチバックを行う。これにより、上記ゲート電極８が形成される。このゲート電極８は、メモリーセル領域ＳＡにおけるワード線７となる。
次に、図２２に示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法により、ゲート電極８のキャップ絶縁膜となるシリコン酸化膜３４を成膜する。
次に、図２３に示すように、このシリコン酸化膜３４が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記周辺回路領域ＣＡに形成されたシリコン窒化膜３１の表面が露出するまで平坦化を行う。その後、シリコン酸化膜３４をフッ酸(ＨＦ)を用いたウェットエッチングにより選択的に除去しながら、上記セルアレイ領域ＳＡに形成されたシリコン窒化膜３１の表面と同じ高さとなるまでエッチバックを行う。
以上の工程を経ることによって、セルアレイ領域ＳＡには、上記図１及び図２に示した半導体装置１として、メモリーセルを構成する選択用トランジスタが形成される。
本発明を適用して製造される半導体装置１では、上記図３に示すように、上記第１のフィン部１２ａ（第１のチャネル領域ＦＣＵ）の両端から一対の第２のフィン部１２ｂ（第２のチャネル領域ＦＣＳ）が半導体基板２の表面に対して垂直な方向に延在して形成されていることから、これら一対の第２のフィン部１２ｂ（第２のチャネル領域ＦＣＳ）の分だけ第１の方向におけるチャネル領域の長さを拡大することが可能である。
なお、上記図２３に示す工程の後は、選択用トランジスタのソース・ドレインの何れか一方と電気的に接続されるビット線と、他方と電気的に接続されるキャパシタと、この上に配線層とを順次積層することで、最終的にセルアレイ領域ＳＡ内に複数のメモリーセルが並ぶＤＲＡＭを製造することができる。
具体的に、上記図２３に示す工程の後には、図２４に示すように、半導体基板２の上に、ビットコンタクトホールを形成する位置に開口部３５ａを有するレジストパターン３５を形成する。ビットコンタクトホールは、上記ビット線を形成するための溝部である。
次に、図２５に示すように、このレジストパターン３５を用いて、開口部３５ａから露出した上記シリコン窒化膜３１を異方性エッチングにより除去する。このとき、上記セルアレイ領域ＳＡに形成された不純物拡散層２９と、上記周辺回路領域ＣＡに形成されたノンドープシリコン膜２８が露出するまでエッチングを行う。これにより、上記ゲート電極８と平行な方向（第２の方向）に延在するビットコンタクトホール３６が形成される。
次に、図２６に示すように、ビットコンタクトホール３６に埋め込まれた状態で半導体基板２の面上を覆う不純物含有ポリシリコン膜３７ａと、この上にタングステンシリサイド膜３７ｂとからなる積層膜を形成する。なお、不純物含有ポリシリコン膜３７ａは、ＣＶＤ法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。
次に、図２７に示すように、この積層膜の上に、上記ビット線を形成する位置を覆うレジストパターン（図示せず。）を形成した後、このレジストパターンを用いて、ドライエッチングにより積層膜をパターニングすることによって、上記ゲート電極８と平行な方向（第２の方向）に延在するビット線３７を形成する。なお、ビット線３７を形成する際は、タングステンシリサイド膜３７ｂを形成した後、続けてカバーシリコン窒化膜を形成しておき、レジストパターンを用いてカバーシリコン窒化膜にパターンを一旦形成し、さらにカバーシリコン膜をマスクとして下層のタングステンシリサイド膜３７ｂ及び不純物含有ポリシリコン膜３７ａをエッチングすることもできる。
次に、図２８に示すように、半導体基板２の上にＳＯＤ（Spin-on Dielectrics）を塗布してビット線３７間の空間を充填した後、蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行なって固体の膜に改質することにより、ＳＯＤ膜（絶縁膜）３８を形成する。そして、この上に容量コンタクトプラグを形成する位置に開口部を有するレジストパターン（図示せず。）を形成した後、このレジストパターンを用いて、ドライエッチングによりＳＯＤ膜３８をパターニングすることによって、コンタクトホール３９を形成する。
次に、図２９に示すように、コンタクトホール３９に導電材料を埋め込むことによって容量コンタクトプラグ４０を形成する。そして、この上に容量コンタクトプラグ４０に臨む位置に開口部を有する絶縁膜４１を形成した後、この開口部に容量コンタクトプラグ４０と電気的に接続される容量コンタクトパッド４２を埋め込み形成する。
次に、図３０に示すように、容量コンタクトパッド４２に臨む位置に、下部電極４３、容量絶縁膜４４及び上部電極４５から構成されるキャパシタ４６を形成する。このキャパシタ４６については、特に限定されるものではなく、例えば、図３０（ａ）に示す下部電極４３の外壁のみを電極として利用する円柱型キャパシタ構造や、図３０（ｂ）に示す下部電極４３の内壁及び外壁を電極として利用する王冠型キャパシタ構造などを形成することができる。
さらに、このキャパシタ４６の上に、層間絶縁膜４７を介して配線層４８を形成することで、上述したセルアレイ領域ＳＡ内に並ぶ複数のメモリーセルを有するＤＲＡＭを形成することができる。
［第２の実施形態］
（半導体装置）
次に、第２の実施形態として、図３１及び図３２に示す本発明を適用した別の半導体装置５０について説明する。
なお、図３１は、この半導体装置５０の平面図であり、図３２は、この半導体装置５０の要部を拡大した鳥瞰図である。また、以下の説明では、上記半導体装置１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
この半導体装置５０は、図３１及び図３２に示すように、上記素子分離絶縁膜４として、上記素子分離用の溝部３にシリコン酸化膜２６が埋め込まれ、このシリコン酸化膜２６に上記第２の溝部１０を構成する上溝部１０ａ及び下溝部１０ｂが形成されると共に、上記第１の溝部９及び上溝部１０ａの両側面を覆うように、第２の方向に延在するサイドウォール膜５１（シリコン窒化膜）が形成された構成である。
すなわち、上記半導体装置１では、シリコン酸化膜２６の上をシリコン窒化膜３１が覆うように設けられているものの、この半導体装置５０では、シリコン酸化膜２６の上には無く、シリコン窒化膜が上記第１の溝部１０及び上溝部９ａの両側面を覆うサイドウオール膜５１として設けられている点が異なっている。それ以外は、上記半導体装置１とほぼ同様の構成を有している。
この半導体装置５０は、上記半導体装置１と同様に、上述した第１及び第２のフィン部１２ａ，１２ｂによって、第１の方向における長さを従来よりも拡大したチャネル領域が形成されている。
具体的に、この半導体装置５０では、図３３に拡大して示すように、上記素子分離絶縁膜４として、素子分離用の溝部３にシリコン酸化膜２６が埋め込まれている。そして、第２の溝部１０は、シリコン酸化膜２６に上記第１の溝部９と同じ幅Ｗ１となる上溝部１０ａと、この上溝部１０ａの底面に位置するシリコン酸化膜２６に上溝部１０ａよりも大きい幅Ｗ２となる下溝部１０ｂとを形成することによって構成されている。また、第２の溝部１０は、第１の方向において第１の溝部９の中心に対して線対称となる断面形状を有している。
この場合、第１のフィン部１２ａは、第１の溝部９の深さＤ１と第２の溝部１０の深さＤ２との差分ΔＤ（＝Ｄ２−Ｄ１）だけ、第２の溝部１０の底面の間から第１の溝部９の底面が突き出すことによって、第１の方向における幅がＷ１となる第１のチャネル領域ＦＣＵを形成している。
一方、一対の第２のフィン部１２ｂは、第１の溝部９の幅Ｗ１と第２の溝部１０の幅Ｗ２との差分２ΔＷ（＝Ｗ２−Ｗ１）の半分（ΔＷ）だけ、第２の溝部１０の両側面の間から第１の溝部９の両側面が各々突き出すことによって、第１の方向における第１のフィン部１２ａの両端から半導体基板２の表面に対して垂直な方向に延在する第２のチャネル領域ＦＣＳを形成している。また、この第２のチャネル領域ＦＣＳの第１の方向（ここでは、半導体基板２の表面に対して垂直な方向）における幅は、ΔＤとなっている。
そして、この半導体装置５０は、これら第１及び第２のフィン部１２ａ，１２ｂの表面を覆うゲート絶縁膜１１が形成され、このゲート絶縁膜１１を介して第１及び第２のフィン部１２ａ，１２ｂを跨ぐように、埋め込みゲート用の溝部９，１０にゲート電極８の一部が埋め込まれることによって、いわゆるサドルフィン型のチャネル構造を有している。
また、ゲート電極８を挟んだ両側の活性領域６には、イオンを注入することによって、上記選択用トランジスタのソース又はドレインとして機能するドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）が設けられている。そして、これらドレイン領域１３ａ及びソース領域１３ｂは、その下にある第２のフィン部１２ｂと接続されている。
以上のようにして、この半導体装置５０では、半導体基板２の表面よりも下方に位置して、第２の方向に延在する第１及び第２の溝部９，１０に埋め込まれたゲート電極８と、このゲート電極８を挟んだ両側に、それぞれ当該ゲート電極８の上面よりも高い位置に上面を有するドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）と、これらドレイン領域１３ａ及びソース領域１３ｂの各々の底面に接続されて、その底面から深さ方向に延在する一対の第２のフィン部（第２のチャネル領域ＦＣＳ）１２ｂと、これら一対の第２のフィン部１２ｂの下端部に接続されて、一対の第２のフィン部１２ｂの間で第１の方向に延在する第１のフィン部１２ａ（第１のチャネル領域ＦＣＵ）と、第１及び第２のフィン部１２ａ，１２ｂの表面を覆うゲート絶縁膜１１とから、いわゆる埋め込みゲート型のトランジスタが構成されている。
そして、以上のような構造を有する半導体装置５０では、ソース領域１３ｂから放出される電荷が、ソース領域１３ｂから一方の第２のフィン部１２ｂと、第１のフィン部１２ａと、他方の第２のフィン部１２ｂとを順次に通過しながら、ドレイン領域１３ａへと入ることとなる。
以上のように、本発明を適用した半導体装置５０では、第１の方向における第１のフィン部１２ａ（第１のチャネル領域ＦＣＵ）の両端から一対の第２のフィン部１２ｂ（第２のチャネル領域ＦＣＳ）が半導体基板２の表面に対して垂直な方向に延在して設けられていることから、これら一対の第２のフィン部１２ｂ（第２のチャネル領域ＦＣＳ）の分だけ第１の方向におけるチャネル領域の長さを従来よりも拡大することが可能である。
これにより、従来の底部のみがサドルフィン型のチャネル構造である場合に比べて、チャネル全体の抵抗を低減してＩｏｎを増大させること可能である。したがって、この半導体装置５０では、メモリーセル寸法の縮小化に伴って、埋め込みゲート用の溝部９，１０の幅が狭くなる場合でも、チャネル領域を半導体基板２の表面に対して垂直な方向、すなわちドレイン領域１３ａ及びソース領域１３ｂの底面に対して垂直な方向に拡大することができることから、短チャネル効果を抑制して、オン電流を十分に確保することが可能となる。
また、この半導体装置５０では、上記素子分離絶縁膜４として、上記素子分離用の溝部３にシリコン酸化膜２６が埋め込まれ、このシリコン酸化膜２６に上記第２の溝部１０を構成する上溝部１０ａ及び下溝部１０ｂが形成されると共に、上記第１の溝部９及び上溝部１０ａの両側面を覆うように、第２の方向に延在するサイドウォール膜５１が形成されている。
これにより、サイドウォール膜５１が後述するシリコン窒化膜からなる場合でも、膜厚の薄いサイドウォール膜５１（シリコン窒化膜）が溝部９，１０ａの側面に位置するだけなので、ドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）の接合リークが増大する懸念を上記半導体装置１の場合に比べて、より抑制することが可能である。
（半導体装置の製造方法）
次に、上記半導体装置５０の製造方法について図３４〜図３８を参照して説明する。
なお、各図中において、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図を示している。さらに、切断線Ｙ１−Ｙ１’及び切断線Ｙ２−Ｙ２’は、セルアレイ領域ＳＡの内側の領域における断面部分を示すものであり、切断線Ｙ３−Ｙ３’は、セルアレイ領域ＳＡと周辺回路領域ＣＡに跨る境界領域の断面部分を示すものである。
また、図３４（ａ）〜図３８（ａ）に示すセルアレイ領域ＳＡには、実際は上記素子分離領域５及び活性領域６が多数並んで形成されているものの、図３４（ａ）〜図３８（ａ）では便宜上、セルアレイ領域ＳＡに並んで形成される素子分離領域５及び活性領域６の一部を拡大した状態で模式的に示している。
上記半導体装置５０を製造する際は、先ず、上記図９〜図１４に示す工程までは、上記半導体装置１の製造工程と基本的に同じであるため、説明を省略するもののとする。
そして、上記図１４に示す工程の後は、図３４に示すように、半導体基板２の上に、シリコン窒化膜５２とアモルファスカーボン膜５３とを順次積層した後、この上に塗布したフォトレジストをリソグラフィ技術によりパターニングしながら、上記埋め込みゲート用の溝部９，１０を形成する位置に開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンを用いたドライエッチングにより、アモルファスカーボン膜５３及びシリコン窒化膜５２をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、アモルファスカーボン膜５３の上から除去されるが、このレジストパターンの形状がアモルファスカーボン膜５３及びシリコン窒化膜５２にそのまま転写されるため、アモルファスカーボン膜５３及びシリコン窒化膜５２には、上記埋め込みゲート用の溝部９を形成する位置に開口部５３ａ，５２ａが形成される。
次に、図３５に示すように、このパターニングされたアモルファスカーボン膜５３及びシリコン窒化膜５２をマスクとして、開口部５３ａ，５２ａから露出した部分を異方性エッチングにより除去する。このとき、シリコン窒化膜５２の上からアモルファスカーボン膜５３も同時に除去される。これにより、開口部５２ａから露出した上記シリコン酸化膜２６、不純物拡散層２９、及び半導体基板２の表層が等速でエッチングされながら、少なくとも半導体基板２の表層（上記活性領域６）に上記第１の溝部９が形成されると共に、シリコン酸化膜２６に上記第２の溝部１０の一部となる上溝部１０ａが形成される。
次に、図３６に示すように、上記第１の溝部９及び上溝部１０ａの両側面を覆う一対のサイドウォール膜５１を形成する。このサイドウォール膜５１を形成する際は、半導体基板２の表面を覆うシリコン窒化膜を形成する。このシリコン窒化膜は、上記溝部９，１０ａに内側に完全に埋め込まれない厚みとする。次に、異方性のドライエッチングによりシリコン窒化膜をエッチバックし、上記溝部９，１０ａの側面のみにシリコン窒化膜を残す。これにより、上記第１の溝部９及び上溝部１０ａの両側面を覆うサイドウォール膜５１を形成することができる。
次に、図３７に示すように、上記第１の溝部９の底面に位置する半導体基板２（シリコン）と、上記上溝部１０ａの底面に位置するシリコン酸化膜２６とを等速エッチングにより除去する。これにより、これら溝部９，１０ａの側面に形成されたサイドウォール膜５１の下に溝部が形成される。
次に、図３８に示すように、上溝部１０ａの底面に位置するシリコン酸化膜２６をフッ酸(ＨＦ)含有溶液を用いたウェットエッチングにより選択的に除去する。このフッ酸(ＨＦ)含有溶液を用いることにより、シリコン窒化膜（サイドウォール膜５１）に対してシリコン酸化膜２６を高選択比でエッチングすることができる。したがって、上記シリコン窒化膜（サイドウォール膜５１）は除去されずに、その下にあるシリコン酸化膜２６が選択的に除去される。また、このウェットエッチングは等方性エッチングのため、上溝部１０ａの底面に位置するシリコン酸化膜２６が深さ方向と幅方向にエッチングされることによって、上記上溝部１０ａの下には、この上溝部１０ａよりも２ΔＷだけ幅広となる下溝部１０ｂが形成される。
なお、本実施形態では、下溝部１０ｂを形成する方法として、フッ酸(ＨＦ)含有溶液による湿式エッチング法を用いたが、上記第１の実施形態で記載したように、無水フッ化水素ガスとアンモニアガスを用いたケミカルドライエッチング法を用いることもできる。
これにより、活性領域６を挟んだ両側の素子分離領域５に上記第２の溝部１０が形成され、これら第２の溝部１０の底面の間から活性領域６の一部がΔＤだけ突き出した上記第１のフィン部１２ａと、これら第２の溝部１０の両側面の間から第１のフィン部１２ａに連続して活性領域６の一部がΔＷだけ突き出した一対の第２のフィン部と１２ｂとが形成される。
次に、図３９に示すように、上記第１及び第２のフィン部１２ａ，１２ｂの表面を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させることによって、シリコン酸化膜からなる上記ゲート絶縁膜１１を形成する。その後、上記埋め込みゲート用の溝部９，１０に埋め込まれた状態で半導体基板２の面上を覆う導電膜３３を形成する。
次に、図４０に示すように、導電膜３３が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜５２の表面が露出するまで平坦化を行った後、この導電膜３３の表面が上記シリコン酸化膜２６の表面と同じ高さとなるまでエッチバックを行う。これにより、上記ゲート電極８が形成される。このゲート電極８は、メモリーセル領域ＳＡにおけるワード線７となる。
次に、図４１に示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法により、ゲート電極８のキャップ絶縁膜となるシリコン酸化膜３４ａを成膜する。
次に、図４２に示すように、このシリコン酸化膜３４ａが成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜５２の表面が露出するまで平坦化を行う。
次に、図４３に示すように、シリコン酸化膜３４ａをフッ酸(ＨＦ)を用いたウェットエッチングにより選択的に除去しながら、上記半導体基板２の表面と同じ高さとなるまでエッチバックを行った後、上記シリコン窒化膜５２及びサイドウォール膜５１の一部を熱燐酸(Ｈ３ＰＯ４)を用いたウェットエッチングにより除去する。
次に、図４４に示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜３４ｂを成膜する。そして、上記ビットコンタクトホール３６を形成する位置に開口部を有するレジストパターン（図示せず。）を形成した後、このレジストパターンを用いて、開口部から露出した上記シリコン酸化膜３４ｂを異方性エッチングにより除去する。これにより、上記ゲート電極８と平行な方向（第２の方向）に延在するビットコンタクトホール３６が形成される。
図４４に示す工程の後は、上記図２６〜図３０に示す工程まで、上記半導体装置１の製造工程と基本的に同じであるため、説明を省略するもののとする。そして、以上の工程を経ることによって、上記図３１及び図３２に示す半導体装置５０を作製することができる。
［第３の実施形態］
次に、第３の実施形態として、図４５及び図４６に示す本発明を適用した別の半導体装置７０について説明する。
なお、図４５は、この半導体装置７０の平面図であり、図４６は、この半導体装置７０の要部を拡大した鳥瞰図である。また、以下の説明では、上記半導体装置１，５０と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
この半導体装置７０は、図４５及び図４６に示すように、上記素子分離絶縁膜４として、上記素子分離用の溝部３にシリコン酸化膜２６が埋め込まれ、このシリコン酸化膜２６に上記第２の溝部１０を構成する上溝部１０ａ及び下溝部１０ｂが形成された構成であり、上記サイドウォール膜５１（シリコン窒化膜）が設けられていない以外は、上記半導体装置５０とほぼ同様の構成を有している。
この半導体装置７０は、上記半導体装置１，５０と同様に、上述した第１及び第２のフィン部１２ａ，１２ｂによって、第１の方向における長さを従来よりも拡大したチャネル領域が形成されている。
具体的に、この半導体装置５０では、図４７に拡大して示すように、上記素子分離絶縁膜４として、素子分離用の溝部３にシリコン酸化膜２６が埋め込まれている。そして、第２の溝部１０は、シリコン酸化膜２６に上記第１の溝部９と同じ幅Ｗ１となる上溝部１０ａと、この上溝部１０ａの底面に位置するシリコン酸化膜２６に上溝部１０ａよりも大きい幅Ｗ２となる下溝部１０ｂとを形成することによって構成されている。また、第２の溝部１０は、第１の方向において第１の溝部９の中心に対して線対称となる断面形状を有している。
この場合、第１のフィン部１２ａは、第１の溝部９の深さＤ１と第２の溝部１０の深さＤ２との差分ΔＤ（＝Ｄ２−Ｄ１）だけ、第２の溝部１０の底面の間から第１の溝部９の底面が突き出すことによって、第１の方向における幅がＷ１となる第１のチャネル領域ＦＣＵを形成している。
一方、一対の第２のフィン部１２ｂは、第１の溝部９の幅Ｗ１と第２の溝部１０の幅Ｗ２との差分２ΔＷ（＝Ｗ２−Ｗ１）の半分（ΔＷ）だけ、第２の溝部１０の両側面の間から第１の溝部９の両側面が各々突き出すことによって、第１の方向における第１のフィン部１２ａの両端から半導体基板２の表面に対して垂直な方向に延在する第２のチャネル領域ＦＣＳを形成している。また、この第２のチャネル領域ＦＣＳの第１の方向（ここでは、半導体基板２の表面に対して垂直な方向）における幅は、ΔＤとなっている。
そして、この半導体装置７０は、これら第１及び第２のフィン部１２ａ，１２ｂの表面を覆うゲート絶縁膜１１が形成され、このゲート絶縁膜１１を介して第１及び第２のフィン部１２ａ，１２ｂを跨ぐように、埋め込みゲート用の溝部９，１０にゲート電極８の一部が埋め込まれることによって、いわゆるサドルフィン型のチャネル構造を有している。
また、ゲート電極８を挟んだ両側の活性領域６には、イオンを注入することによって、上記選択用トランジスタのソース又はドレインとして機能するドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）が設けられている。そして、これらドレイン領域１３ａ及びソース領域１３ｂは、その下にある第２のフィン部１２ｂと接続されている。
以上のようにして、この半導体装置７０では、半導体基板２の表面よりも下方に位置して、第２の方向に延在する第１及び第２の溝部９，１０に埋め込まれたゲート電極８と、このゲート電極８を挟んだ両側に、それぞれ当該ゲート電極８の上面よりも高い位置に上面を有するドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）と、これらドレイン領域１３ａ及びソース領域１３ｂの各々の底面に接続されて、その底面から深さ方向に延在する一対の第２のフィン部（第２のチャネル領域ＦＣＳ）１２ｂと、これら一対の第２のフィン部１２ｂの下端部に接続されて、一対の第２のフィン部１２ｂの間で第１の方向に延在する第１のフィン部１２ａ（第１のチャネル領域ＦＣＵ）と、第１及び第２のフィン部１２ａ，１２ｂの表面を覆うゲート絶縁膜１１とから、いわゆる埋め込みゲート型のトランジスタが構成されている。
そして、以上のような構造を有する半導体装置７０では、ソース領域１３ｂから放出される電荷が、ソース領域１３ｂから一方の第２のフィン部１２ｂと、第１のフィン部１２ａと、他方の第２のフィン部１２ｂとを順次に通過しながら、ドレイン領域１３ａへと入ることとなる。
以上のように、本発明を適用した半導体装置７０では、第１の方向における第１のフィン部１２ａ（第１のチャネル領域ＦＣＵ）の両端から一対の第２のフィン部１２ｂ（第２のチャネル領域ＦＣＳ）が半導体基板２の表面に対して垂直な方向に延在して設けられていることから、これら一対の第２のフィン部１２ｂ（第２のチャネル領域ＦＣＳ）の分だけ第１の方向におけるチャネル領域の長さを従来よりも拡大することが可能である。
これにより、従来の底部のみがサドルフィン型のチャネル構造である場合に比べて、チャネル全体の抵抗を低減してＩｏｎを増大させること可能である。したがって、この半導体装置７０では、メモリーセル寸法の縮小化に伴って、埋め込みゲート用の溝部９，１０の幅が狭くなる場合でも、チャネル領域を半導体基板２の表面に対して垂直な方向、すなわちドレイン領域１３ａ及びソース領域１３ｂの底面に対して垂直な方向に拡大することができることから、短チャネル効果を抑制して、オン電流を十分に確保することが可能となる。
また、この半導体装置７０では、上記素子分離絶縁膜４として、上記素子分離用の溝部３にシリコン酸化膜２６が埋め込まれ、このシリコン酸化膜２６に上記第１の溝部９を構成する上溝部９ａ及び下溝部９ｂが形成されると共に、上記サイドウォール膜５１が除去されている。
したがって、この半導体装置７０では、ドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）の近傍にシリコン窒化膜が存在しないため、上述した接合リークを更に抑制することが可能である。
（半導体装置の製造方法）
次に、上記半導体装置７０の製造方法について図４８〜図５１を参照して説明する。
なお、各図中において、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図を示している。さらに、切断線Ｙ１−Ｙ１’及び切断線Ｙ２−Ｙ２’は、セルアレイ領域ＳＡの内側の領域における断面部分を示すものであり、切断線Ｙ３−Ｙ３’は、セルアレイ領域ＳＡと周辺回路領域ＣＡに跨る境界領域の断面部分を示すものである。
また、図４８（ａ）〜図５１（ａ）に示すセルアレイ領域ＳＡには、実際は上記素子分離領域５及び活性領域６が多数並んで形成されているものの、図４８（ａ）〜図５１（ａ）では便宜上、セルアレイ領域ＳＡに並んで形成される素子分離領域５及び活性領域６の一部を拡大した状態で模式的に示している。
上記半導体装置７０を製造する際は、先ず、上記図９〜図１４に示す工程までは、上記半導体装置１の製造工程と基本的に同じであり、その後、上記図３４〜図３８に示す工程までは、上記半導体装置５０の製造工程と基本的に同じであるため、説明を省略するもののとする。
そして、上記図３８に示す工程の後は、図４８に示すように、上記サイドウォール膜５１及びシリコン窒化膜５２を熱燐酸(Ｈ３ＰＯ４)を用いたウェットエッチングにより除去する。
次に、図４９に示すように、上記第１及び第２のフィン部１２ａ，１２ｂの表面を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させることによって、シリコン酸化膜からなる上記ゲート絶縁膜１１を形成する。その後、上記埋め込みゲート用の溝部９，１０に埋め込まれた状態で半導体基板２の面上を覆う導電膜３３を形成し、この導電膜３３が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン酸化膜２７の表面が露出するまで平坦化を行った後、この導電膜３３の表面が上記シリコン酸化膜２６の表面と同じ高さとなるまでエッチバックを行う。これにより、上記ゲート電極８が形成される。このゲート電極８は、メモリーセル領域ＳＡにおけるワード線７となる。
次に、図５０に示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法により、ゲート電極８のキャップ絶縁膜となるシリコン酸化膜３４ａを溝部９，１０に埋め込むのに十分な厚みで成膜した後に、このシリコン酸化膜３４ａが成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン酸化膜２７の表面が露出するまで平坦化を行う。
次に、図５１に示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜３４ｂを成膜する。そして、上記ビットコンタクトホール３６を形成する位置に開口部を有するレジストパターン（図示せず。）を形成した後、このレジストパターンを用いて、開口部から露出した上記シリコン酸化膜３４ｂを異方性エッチングにより除去する。これにより、上記ゲート電極８と平行な方向（第２の方向）に延在するビットコンタクトホール３６が形成される。
図５１に示す工程の後は、上記図２６〜図３０に示す工程まで、上記半導体装置１の製造工程と基本的に同じであるため、説明を省略するもののとする。そして、以上の工程を経ることによって、上記図４５及び図４６に示す半導体装置７０を作製することができる。
［データ処理システム］
次に、図５２に示す本発明を適用したデータ処理システム４００について説明する。
本発明を適用したデータ処理システム４００は、上記半導体装置１，５０，７０を備えたシステムの一例であり、このデータ処理システム４００には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。
このデータ処理システム４００は、データプロセッサ４２０及び上記本発明を適用したＤＲＡＭ４６０を含む。データプロセッサ４２０は、例えば、マイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＰＳ）などを含むが、これらに限定されない。
また、データプロセッサ４２０は、システムバス４１０を介して上記ＤＲＡＭ４６０に接続されているが、システムバス４１０を介さずにローカルなバスによって接続される場合もある。さらに、図５２中には、１本のシステムバス４１０が図示されているが、必要に応じてコネクタなどを介して、シリアル乃至パラレルに接続される。
このデータ処理システム４００では、必要に応じて、ストレージデバイス４３０、Ｉ／Ｏデバイス４４０、ＲＯＭ４５０がシステムバス４１０に接続されるが、必ずしも必須の構成要素ではない。ここで、Ｉ／Ｏデバイス４４０には、入力デバイス若しくは出力デバイスの何れか一方のみの場合も含まれる。さらに、各構成要素の個数についても、特に限定されるものではなく、少なくとも１個又は複数個の場合も含まれる。
１…半導体装置 ２…半導体基板 ３…（セルアレイ領域ＳＡに形成された）素子分離用の溝部 ３Ａ…（周辺回路領域ＣＡに形成された）溝部 ４…素子分離絶縁膜 ５…素子分離領域 ６…活性領域 ７…ワード線 ８…ゲート電極 ９…第１の溝部（素子分離領域に形成された埋め込みゲート用の溝部） １０…第２の溝部（活性領域に形成された埋め込みゲート用の溝部） １０ａ…上溝部 １０ａ…下溝部 １１…ゲート絶縁膜 １２ａ…第１のフィン部 １２ｂ…第２のフィン部 １３ａ，１３ｂ…ソース領域及びドレイン領域（不純物拡散層） ２１…シリコン窒化膜 ２２…アモルファスカーボン膜 ２３…反射防止(ＢＡＲＣ)膜 ２４…マスク層 ２５…レジストパターン ２６…シリコン酸化膜 ２７…シリコン酸化膜 ２８…ノンドープシリコン膜 ２９…不純物拡散層 ３０…溝部 ３１…シリコン窒化膜 ３２…アモルファスカーボン膜 ３３…導電膜 ３４…シリコン酸化膜 ３５…レジストパターン ３６…コンタクトホール ３７…ビット線 ３７ａ…不純物含有ポリシリコン膜 ３７ｂ…タングステンシリサイド膜 ３８…ＳＯＤ膜 ３９…コンタクトホール ４０…容量コンタクトプラグ ４１…絶縁膜 ４２…容量コンタクトパッド ４３…層間絶縁膜 ４４…容量コンタクトホール ５０…半導体装置 ５１…サイドウォール膜 ５２…シリコン窒化膜 ５３…アモルファスカーボン膜 ４００…データ処理システム

Claims (10)

  1. 半導体装置であって、
    基板の表層に第１の方向に延在して形成された複数の素子分離用の溝部と、
    前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された複数の素子分離領域と、
    前記素子分離領域によって絶縁分離された複数の活性領域と、
    前記基板の表層に前記素子分離領域及び活性領域と交差する第２の方向に延在して形成された複数の埋め込みゲート用の溝部と、
    複数の第１のフィン部と、
    複数の第２のフィン部とを備え、
    前記複数の第１のフィン部の各第１のフィン部は、前記埋め込みゲート用の溝部のうち、前記活性領域に形成される第１の溝部よりも前記素子分離領域に形成される第２の溝部の深さを深くすることによって、前記第２の溝部の底面の間から前記活性領域の一部が突き出すように形成され、
    前記複数の第２のフィン部の各第２のフィン部は、前記埋め込みゲート用の溝部の少なくとも上面開口部よりも下部側において、前記第１の溝部よりも前記第２の溝部の前記第１の方向における幅を大きくすることによって、前記第２の溝部の側面の間から前記活性領域の一部が突き出すように形成され、
    前記半導体装置は、
    前記複数の第１及び第２のフィン部の表面を覆うゲート絶縁膜と、
    前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記複数の第１及び第２のフィン部を跨ぐように形成されたゲート電極とをさらに備え、ソース領域およびドレイン領域は、前記複数の第２のフィン部のうちの隣接する第２のフィン部上に形成される、半導体装置。
  2. 前記第２の溝部は、前記第１の溝部と同じ幅で形成された上溝部と、この上溝部の底面に位置して、前記第１の溝部よりも大きい幅で形成された下溝部とから構成されていることを特徴とする、請求項１に記載の半導体装置。
  3. 前記素子分離絶縁膜は、前記素子分離用の溝部に順に埋め込まれたシリコン酸化膜とシリコン窒化膜とを有し、
    前記第２の溝部は、前記シリコン窒化膜に形成された上溝部と、この上溝部の底面に位置して前記シリコン酸化膜に形成された下溝部とから構成されていることを特徴とする、請求項２に記載の半導体装置。
  4. 前記素子分離絶縁膜は、前記素子分離用の溝部に埋め込まれたシリコン酸化膜を有し、
    前記第２の溝部は、前記シリコン酸化膜に形成された上溝部と、この上溝部の底面に位置して前記シリコン酸化膜に形成された下溝部とから構成されていることを特徴とする、請求項２に記載の半導体装置。
  5. 前記第１の溝部及び前記上溝部の両側面を覆うように、前記第２の方向に延在して形成されたサイドウォール膜を備えることを特徴とする、請求項４に記載の半導体装置。
  6. 半導体装置の製造方法であって、
    基板の表層に第１の方向に延在する複数の素子分離用の溝部を形成し、これら溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、
    前記素子分離領域及び活性領域と交差する第２の方向に延在する複数の埋め込みゲート用の溝部を形成すると共に、複数の第１のフィン部および複数の第２のフィン部を形成する工程とを含み、
    前記複数の第１のフィン部の各第１のフィン部は、前記埋め込みゲート用の溝部のうち、前記活性領域に形成される第１の溝部よりも前記素子分離領域に形成される第２の溝部の深さを深くすることによって、前記第２の溝部の底面の間から前記活性領域の一部が突き出すように形成され、
    前記複数の第２のフィン部の各第２のフィン部は、前記埋め込みゲート用の溝部の少なくとも上面開口部よりも下部側において、前記第１の溝部よりも前記第２の溝部の前記第１の方向における幅を大きくすることによって、前記第２の溝部の側面の間から前記活性領域の一部が突き出すように形成され、
    前記製造方法は、
    前記複数の第１及び第２のフィン部の表面を覆うゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記複数の第１及び第２のフィン部を跨ぐように前記埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程とをさらに含み、ソース領域およびドレイン領域は、前記複数の第２のフィン部のうちの隣接する第２のフィン部上に形成される、半導体装置の製造方法。
  7. 前記素子分離領域に前記第２の溝部を形成する際は、前記素子分離用の溝部を形成した後、前記素子分離絶縁膜として、当該溝部に埋め込まれたシリコン酸化膜と、このシリコン酸化膜上に当該溝部に埋め込まれた状態で前記基板の面上を覆うシリコン窒化膜とを形成する工程と、
    前記シリコン窒化膜上に少なくとも前記埋め込みゲート用の溝部を形成する位置に開口部を有するマスクパターンを形成する工程と、
    前記マスクパターンの開口部を通して前記シリコン窒化膜を異方性エッチングにより選択的に除去することによって、当該シリコン窒化膜に前記第１の溝部と同じ幅となる上溝部を形成する工程と、
    前記上溝部の底面に位置する前記シリコン酸化膜を等方性エッチングにより選択的に除去することによって、当該シリコン酸化膜に前記上溝部よりも大きい幅となる下溝部を形成する工程とを含むことを特徴とする、請求項６に記載の半導体装置の製造方法。
  8. 前記素子分離領域に前記第２の溝部を形成する際は、前記素子分離用の溝部を形成した後、前記素子分離絶縁膜として、当該溝部に埋め込まれた状態で前記基板の面上を覆うシリコン酸化膜とを形成する工程と、
    前記シリコン酸化膜上に少なくとも前記埋め込みゲート用の溝部を形成する位置に開口部を有するマスクパターンを形成する工程と、
    前記マスクパターンの開口部を通して前記シリコン酸化膜を異方性エッチングにより選択的に除去することによって、当該シリコン酸化膜に前記第１の溝部と同じ幅となる上溝部を形成する工程と、
    前記上溝部及び前記第１の溝部の側面を覆うように前記第２の方向に延在するサイドウォール膜を形成する工程と、
    前記上溝部の底面に位置する前記シリコン酸化膜を等方性エッチングにより選択的に除去することによって、当該シリコン酸化膜に前記上溝部よりも大きい幅となる下溝部を形成する工程とを含むことを特徴とする、請求項６に記載の半導体装置の製造方法。
  9. 前記下溝部を形成した後に、前記サイドウォール膜を除去する工程を含むことを特徴とする、請求項８に記載の半導体装置の製造方法。
  10. 請求項１〜５の何れか一項に記載の半導体装置、又は、請求項６〜９の何れか一項に記載の製造方法により製造された半導体装置を備える、データ処理システム。
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