KR100517559B1 - 핀 전계효과 트랜지스터 및 그의 핀 형성방법 - Google Patents

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Abstract

본 발명은 전기적 특성이 우수한 핀 전계효과 트랜지스터 및 그의 핀 형성방법에 관한 것으로, 실리콘 기판을 제공하는 단계; 상기 실리콘 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 활성영역을 리세스시키는 단계; 상기 리세스된 활성영역에 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계; 상기 소자분리막을 리세스시키는 단계; 상기 인시튜 도핑된 실리콘 에피택셜층을 트리밍하는 단계; 및 상기 실리콘 기판상에 도전체막을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 의하면, 핀 내부는 불순물의 균일한 도핑 분포를 가지게 되어 문턴전압의 변동과 서브쓰레스홀드 스윙(subthreshold swing)이 감소한다. 따라서, 소자의 온-오프 특성이 향상되므로 전기적 특성이 향상되는 효과가 있다.

Description

핀 전계효과 트랜지스터 및 그의 핀 형성방법{FIN FIELD EFFECT TRANSISTOR AND METHOD FOR FORMING OF FIN THEREIN}
본 발명은 핀 전계효과 트랜지스터 및 그의 핀 형성방법에 관한 것으로, 보다 상세하게는 핀 내부에 균일한 불순물 도핑 분포를 갖는 핀 전계효과 트랜지스터 및 그의 핀 형성방법에 관한 것이다.
일반적으로 모스펫(MOSFET), 즉 금속-산화막-반도체 전계효과 트랜지스터는 고성능화와 고집적화의 일환으로 소자 크기의 축소화가 종래부터 진행되어 오고 있다. 특히, 50 나노미터(nm) 이하의 극소 채널을 가지는 차세대 트랜지스터를 구현하기 위해서는 드레인 전압에 의해 채널의 전위가 영향을 받는 단채널 효과(short channel effect)를 효과적으로 억제하는 것이 필수적이다.
최근에 전계효과 트랜지스터(FET:Field Effect Transistor)의 게이트 전극 길이를 20 내지 30 나노미터(nm) 정도까지 축소하기 위해서 많은 연구가 진행되어 오고 있다. 그러나, 현재까지 발표된 연구 결과로는 상용 제품에 적용될 수준의 특성을 얻지는 못하고 있다. 이는 극히 짧아진 소오스 영역과 드레인 영역간의 거리에 의해 야기되는 단채널 효과를 효과적으로 억제하기 곤란한데서 연유한다.
따라서, 기존의 평면구조의 반도체 소자를 그대로 적용하는 것은 안정된 소자의 동작을 획득하는데 어려움이 따른다. 이에, 기존의 평면구조를 대신하여 얇은 채널 양편에 게이트를 두어 채널쪽의 전위를 효과적으로 조절할 수 있는 2중 게이트 전계효과 트랜지스터가 가장 유력한 차세대 소자의 후보로서 연구되고 있다.
이러한 노력의 일환의 하나가 Hashimoto et al.,"A Folded-channel MOSFET for Deepsub-tenth Micro Era", 1998 IEEE International Electron Device Meeting Technical Digest에 개시되어 있거나, Huang et al.,"Sub 50-nm FinFET PMOS", 1999 IEEE International Electron Device Meeting Technical Digest에 개시되어 있거나, Yang-Kyu Choi et al.,"Sub-20nm CMOS FinFET Technologies", 2001 IEEE에 개시되어 있거나, 또는 J.Kretz et al.,"20nm electron beam lithography and RIE for the fabrication of double gate FINFET device", 2003 Microelectronic Engineering에 개시되어 있는 핀 전계효과 트랜지스터(FINFET;Fin Field Effect Transistor)이다.
위 참고문헌에 개시된 바와 같은 핀 전계효과 트랜지스터(FINFET)는 매몰 산화막이 있는 실리콘 기판 상면에 채널 역할을 하는 핀(fin)과, 핀의 양측에 형성된 소오스 및 드레인과, 소오스와 드레인을 분리하는 갭(gap) 사이에 형성된 게이트를 포함하여 구성된다. 이러한 핀 전계효과 트랜지스터는 기존의 평면구조의 반도체 소자와 높은 호환성을 가지는 장점을 가지는 소자이다.
그런데, 예를 들어 핀 전계효과 트랜지스터를 리프레쉬(refresh) 특성이 요구되는 디램(DRAM)에 적용하기 위해서는 채널(channel) 역할을 하는 실리콘 핀(fin) 내부에 불순물을 주입하는 채널 도핑을 진행한다. 핀(fin) 내부가 불순물로 도핑되어 있으면 문턱전압이 높아지고 서브쓰레스홀드 스윙(subthreshold) 특성이 우수해지기 때문이다. 그러나, 핀 내부에 불순물 도핑이 균일하게 되어 있지 아니하면 서브쓰레스홀드 스윙 특성이 열화되어 메모리 소자의 온-오프 특성이 열화된다. 또한 채널 도핑을 하지 않거나 채널 도핑을 하더라도 불순물의 불균일한 분포는 낮은 문턱전압 특성을 보이게 된다. 게다가, 핀 내부에서 문턱전압 변이(threshold voltage variation)로 인해 오프 상태의 누설전류(off-state leakage current)가 크게 증가하게 되어 전기적 특성이 불량하게 되는 문제점이 있다.
이에, 본 발명은 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 핀 내부에 균일한 불순물 도핑 프로파일을 형성하여 우수한 전기적 특성을 갖는 핀 전계효과 트랜지스터 및 그의 핀 형성방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 핀 전계효과 트랜지스터의 핀 형성방법은 인시튜 도핑된 선택적 에피택셜층 성장(SEG) 공정을 도입하여 핀 내부에 균일한 불순물 도핑 프로파일을 형성하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 핀 전계효과 트랜지스터의 핀 형성방법은, 실리콘 기판을 제공하는 단계; 상기 실리콘 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 활성영역을 리세스시키는 단계; 상기 리세스된 활성영역에 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계; 상기 소자분리막을 리세스시키는 단계; 상기 인시튜 도핑된 실리콘 에피택셜층을 트리밍하는 단계; 및 상기 실리콘 기판상에 도전체막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 활성영역을 리세스시키는 단계는, 화학적 건식 에칭 공정과 열 탈착 실리콘 에칭 공정 중에서 선택된 어느 하나의 공정을 사용하는 것을 특징으로 한다.
상기 화학적 건식 에칭 공정은 CF4 가스 또는 이를 포함하는 가스를 사용하는 것을 특징으로 하며, 상기 열 탈착 실리콘 에칭 공정은 Cl2 가스를 사용하는 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층을 트리밍하는 단계는, 상기 인시튜 도핑된 실리콘 에피택셜층 표면을 산화시키는 단계; 및 상기 산화된 인시튜 도핑된 실리콘 에피택셜층을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 산화된 인시튜 도핑된 실리콘 에피택셜층을 제거하는 단계는 HF를 이용한 습식 에칭 공정을 사용하는 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계는, 적어도 실리콘 소스 가스와 선택비 가스와 불순물 소스 가스를 포함하는 공정 가스를 사용하는 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계는, 초고진공 화학기상증착(UHVCVD) 공정과 저압 화학기상증착(LPCVD) 공정 중에서 선택된 어느 하나의 공정을 사용하는 것을 특징으로 한다.
상기 실리콘 소스 가스는 SiH2Cl2 , Si2H6 및 SiH4 로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하며, 상기 선택비 가스는 HCl 또는 Cl2 인 것을 특징으로 하며, 상기 불순물 소스 가스는 B2H6 인 또는 PH3 인 것을 특징으로 한다.
상기 소자분리막을 리세스시키는 단계는 HF를 이용한 습식 에칭 공정을 사용하는 것을 특징으로 한다.
상기 본 발명의 일실시예에 따른 핀 전계효과 트랜지스터는, 적어도 활성영역과 필드영역으로 구분되는 실리콘 기판; 상기 필드영역에 형성된 트렌치; 상기 트렌치를 매립하는 소자분리막; 상기 활성영역에 형성된 인시튜 도핑된 실리콘 에피택셜층; 및 상기 인시튜 도핑된 실리콘 에피택셜층의 일부를 덮는 도전체막을 포함하는 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층은 붕소 또는 인이 균일하게 도핑되어 있는 것을 특징으로 하며, 상기 붕소 또는 인의 도핑 농도는 1.0 × 1017 내지 1.0 × 1019 이온수/cm3 인 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층의 폭은 300 Å 내지 500 Å 이고, 높이는 800 Å 내지 1,000 Å 인 것을 특징으로 한다.
상기 트렌치 내면에는 50 Å 내지 100 Å 두께의 질화막 라이너가 더 형성되어 있는 것을 특징으로 한다.
상기 인시튜 불순물 실리콘 에피택셜층은 붕소 또는 인이 1.0 × 1017 내지 1.0 × 1019 이온수/cm3 농도로 균일하게 도핑되어 있는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터의 핀 형성방법은, 실리콘 기판을 제공하는 단계; 상기 실리콘 기판에 트렌치를 형성하는 단계; 상기 트렌치 내면에 측벽 산화막과 질화막 라이너를 순차로 형성하는 단계; 상기 실리콘 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 실리콘 기판과 측벽 산화막을 선택적으로 제거하여 활성영역을 리세스시키는 단계; 상기 리세스된 활성영역에 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계; 상기 질화막 라이너를 리세스시키는 단계; 상기 인시튜 도핑된 실리콘 에피택셜층을 트리밍하는 단계; 및 상기 실리콘 기판상에 도전체막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 활성영역을 리세스시키는 단계는, 화학적 건식 에칭 공정과 열 탈착 실리콘 에칭 공정 중에서 선택된 어느 하나의 공정을 사용하는 것을 특징으로 한다.
상기 화학적 건식 에칭 공정은 CF4 가스 또는 이를 포함하는 가스를 사용하는 것을 특징으로 하며, 상기 열 탈착 실리콘 에칭 공정은 Cl2 가스를 사용하는 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층을 트리밍하는 단계는, 상기 인시튜 도핑된 실리콘 에피택셜층 표면을 산화시키는 단계; 및 상기 산화된 인시튜 도핑된 실리콘 에피택셜층을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 산화된 인시튜 도핑된 실리콘 에피택셜층을 제거하는 단계는 HF를 이용한 습식 에칭 공정을 사용하는 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계는, 적어도 실리콘 소스 가스와 선택비 가스와 불순물 소스 가스를 포함하는 공정 가스를 사용하는 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계는, 초고진공 화학기상증착(UHVCVD) 공정과 저압 화학기상증착(LPCVD) 공정 중에서 선택된 어느 하나의 공정을 사용하는 것을 특징으로 한다.
상기 실리콘 소스 가스는 SiH2Cl2 , Si2H6 및 SiH4 로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하며, 상기 선택비 가스는 HCl 또는 Cl2 인 것을 특징으로 하며, 상기 불순물 소스 가스는 B2H6 또는 PH3 것을 특징으로 한다.
상기 질화막 라이너를 리세스시키는 단계는 P2O5 를 이용한 습식 에칭 공정을 사용하는 것을 특징으로 한다.
상기 인시튜 불순물 실리콘 에피택셜층은 붕소 또는 인이 1.0 × 1017 내지 1.0 × 1019 이온수/cm3 농도로 균일하게 도핑되어 있는 것을 특징으로 한다.
상기 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터는, 적어도 활성영역과 필드영역으로 구분되는 실리콘 기판; 상기 필드영역에 형성된 트렌치; 상기 트렌치 내면에 형성되어 있고 리세스된 질화막 라이너; 상기 트렌치를 매립하며 상기 실리콘 기판 위로 돌출되어 있는 소자분리막; 상기 활성영역에 형성된 인시튜 도핑된 실리콘 에피택셜층; 및 상기 인시튜 도핑된 실리콘 에피택셜층의 일부를 덮는 도전체막을 포함하는 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층은 붕소 또는 인이 균일하게 도핑되어 있는 것을 특징으로 하며, 상기 붕소 또는 인의 도핑 농도는 1.0 × 1017 내지 1.0 × 1019 이온수/cm3 인 것을 특징으로 한다.
상기 인시튜 도핑된 실리콘 에피택셜층의 폭은 300 Å 내지 500 Å 이고, 높이는 800 Å 내지 1,000 Å 인 것을 특징으로 한다.
상기 질화막 라이너는 400 Å 내지 600 Å 두께인 것을 특징으로 한다.
본 발명에 의하면, 핀 내부는 불순물의 균일한 도핑 분포를 가지게 되어 문턴전압의 변동과 서브쓰레스홀드 스윙(subthreshold swing)이 감소한다. 따라서, 소자의 온-오프 특성이 향상되므로 전기적 특성이 향상된다. 게다가, 높은 문턱전압, 낮은 오프 상태의 누설전류, 안정적인 문턱전압을 가지므로 디램 소자에 핀 전계효과 트랜지스터를 적용할 수 있다.
이하, 본 발명에 따른 핀 전계효과 트랜지스터 및 그의 핀 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 여기서 설명되는 실시예에 한정되지 아니하고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에 있어서, 막(층) 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막(층)이 다른 막(층) 또는 기판"상"에 있다고 언급되는 경우 그것은 다른 막(층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(층)이 개재될 수 있다. 명세서 전체에 걸쳐서 동일한 도면 부호들은 동일한 구성요소를 나타낸다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 핀 전계효과 트랜지스터의 핀 형성방법을 도시한 공정별 단면도이고, 도 7은 본 발명의 일실시예에 따른 핀 전계효과 트랜지스터를 도시한 사시도이다.
도 8 내지 도 13은 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터의 핀 형성방법을 도시한 공정별 단면도이고, 도 14는 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터를 도시한 사시도이다.
(일실시예)
이하에서 본 발명의 일실시예에 따른 핀 전계효과 트랜지스터 및 그의 핀 형성방법을 설명한다.
도 1을 참조하여, 본 발명의 일실시예에 따른 핀 전계효과 트랜지스터의 핀 형성방법은 먼저 실리콘 기판(100)을 준비한다. 이때의 실리콘 기판(100)은 본 실시예에서처럼 실리콘 벌크(bulk) 기판일 수 있으며, 또는 매몰된 산화막(buried oxide)을 포함하는 실리콘 온 인슐레이터(silicon on insulator) 기판, 즉 소이(SOI) 기판일 수도 있다.
제공된 실리콘 기판(100)에 대한 포토 공정과 에칭 공정으로 실리콘 기판(100)에서 필드영역(F)으로 규정될 지역에 트렌치(110)를 형성한다. 트렌치(110)를 형성한 다음에는 절연물, 바람직하게는 매립 특성이 우수한 스핀 온 글래스(Spin On Glass) 또는 고밀도 플라즈마(High Density Plasma) 산화막으로 트렌치(110)를 매립하여 소자분리막(140)을 형성한다. 그결과, 실리콘 기판(100)은 트랜지스터와 같은 소자가 형성될 활성영역(A)과, 활성영역(A) 상호간을 전기적으로 절연시키는 소자분리막(140)이 형성된 필드영역(F)으로 구분되어 질 수 있다.
한편, 트렌치(110) 형성에는 에칭공정이 사용되는데 에칭공정에 의해 트렌치(110)에 의해 노출되는 실리콘 기판(100)의 표면은 격자결함 등과 같은 손상을 입을 수 있다. 따라서, 트렌치(110)를 형성한 후에는 열공정 등을 통해 트렌치(110) 내면에 측벽 산화막(120)을 더 형성하여 트렌치(110) 형성을 위한 에칭공정시 발생할 수 있는 격자결함 등을 치유하는 것이 바람직하다.
다른 한편, 상기한 바와 같이 트렌치(110)에 절연용 산화막을 채워 넣어 소자분리막(140)을 형성하는 과정이나 후속하는 열공정에서 소자분리막(140) 경계로부터 실리콘 기판(100) 내부로 산소의 확산이 일어나 실리콘 기판(100)을 추가로 산화시키는 현상이 발생할 수 있다. 이때의 산화에 의한 부피팽창으로 실리콘 기판(100)의 결정 구조에 전위(dislocation) 등의 결함이 발생하는 문제가 발생할 수 있다. 따라서, 산소의 확산에 따른 실리콘 기판(100)의 결함을 미연에 방지하기 위하여 산소의 확산방지막으로서의 역할을 하는 질화막 라이너(130)를 얇은 박막, 예를 들어, 50 Å 내지 100 Å 정도의 두께로 트렌치(110) 내면에 더 형성하는 것이 바람직하다.
도 2를 참조하여, 실리콘 기판(100)의 활성영역(A)을 일정 깊이로 리세스(recess) 시켜 소자분리막(140)으로 둘러싸인 함몰부(150)를 형성한다. 이때의 실리콘 기판(100)의 리세스는 산화막으로 구성된 소자분리막(140)과의 식각 선택비를 고려하여 선택적인 실리콘 제거가 가능한 공정을 이용하는 것이 바람직하다. 이러한 선택적인 실리콘 제거를 위하여 CF4 가스 또는 이를 포함하는 공정가스를 사용하는 화학적 건식 에칭(CDE;chemical dry etching) 공정을 이용할 수 있다. 상술한 화학적 건식 에칭공정 이외에 선택적인 실리콘 제거가 가능한 Cl2 가스를 이용하는 열 탈착 실리콘 에칭(TDSE;thermal desorption silicon etching) 공정을 이용할 수도 있다. 상술한 화학적 건식 에칭공정과 열 탈착 실리콘 에칭 공정 이외에 선택적으로 실리콘을 제거할 수 있는 각종의 제공정을 사용할 수 있음은 물론이다.
한편, 트렌치(110) 내면에 측벽 산화막(120)과 질화막 라이너(130)가 더 형성되어 있으면 산화막 제거 공정과 질화막 제거 공정을 이용하여 이들도 제거한다.
도 3을 참조하여, 함몰부(150) 즉 리세스된 활성영역(A)에 불순물이 인시튜(in situ) 도핑된 실리콘 에피택셜층(160)을 선택적으로 성장시킨다. 불순물이 인시튜 도핑된 선택적인 실리콘 에피택셜층(160) 성장(SEG;selective epitaxial growth) 공정은 초고진공 화학기상증착(Ultra High Vacuum Chemical Vaporization Deposition) 장비를 이용하거나, 또는 저압 화학기상증착(Low Pressure Chemical Vaporization Deposition) 장비를 이용할 수 있다.
그리고, 인시튜 도핑된 선택적인 실리콘 에피택셜층(160) 성장 공정은 적어도 실리콘 소스 가스와, 도핑하고자 하는 불순물을 포함하는 불순물 가스와, 리세스된 실리콘 기판(100) 상에는 인시튜 실리콘 에피택셜층(160)이 성장되지만 소자분리막(140)인 산화막 상에서는 성장되지 않도록 선택비를 확보할 수 있는 선택비 가스를 포함하는 공정 가스를 사용한다.
실리콘 가스로는 SiH2Cl2 , Si2H6 및 SiH4 중에서 어느 하나를 선택하여 사용할 수 있으며, 선택비 가스로는 HCl 또는 Cl2 를 사용할 수 있다. 한편, 인시튜 도핑된 실리콘 에피택셜층(160)은 후속공정을 통해 채널(channel)로 쓰이는데, N 채널로 형성하기 위해선 불순물 가스로는 PH3 를 사용할 수 있으며, P 채널로 형성하기 위해선 B2H6 를 불순물 가스로 사용할 수 있다. 이때의 도핑 농도는, 예를 들어, 1.0 ×1017 내지 1.0 ×1019 이온수/cm3 정도로 조절한다.
상술한 바와 같이, 채널로 사용될 실리콘 에피택셜층(160)은 인시튜로 불순물이 도핑되어 있기 때문에 핀 채널 형성후의 불순물 도핑에 따른 불순물의 불균일한 분포를 보이지 아니하고 균일한 불순물 분포를 나타내게 된다. 따라서, 불균일한 불순물 분포에 기인하는 문턱전압의 변이(variation)이 없게 된다. 또한, 서브쓰레스홀드 스윙(subthreshold swing)의 증가에 따른 온(on)-오프(off) 특성의 열화 현상도 나타나지 않게 된다.
도 4를 참조하여, 산화막 제거 공정으로 소자분리막(140)을 상부로부터 일부 제거하여 리세스(recess)된 소자분리막(140a)으로 형성한다. 여기서의 산화막 제거 공정으로는 불산(HF)을 이용하는 습식 에칭(wet etching)을 사용할 수 있다. 이외에 산화막을 선택적으로 제거할 수 있는 공정을 사용할 수 있다.
이때, 후속하는 트리밍(trimming) 공정에 의해 리세스된 소자분리막(140a)이 제거될 수 있다. 이에 따라, 후에 완성될 소자분리막이 실리콘 기판(100) 표면 아래에 위치하여 실리콘 기판(100)에 원하지 않는 단차를 형성될 수 있다. 그러므로, 여기서의 소자분리막(140)를 리세스시키는 공정에서는 후의 트리밍 공정시 제거될 양을 고려하여 리세스된 소자분리막(140a)의 상부 표면이 실리콘 기판(100)의 표면보다 더 위에 위치하도록 산화막 제거 공정을 적절히 조절하여 진행한다.
도 5를 참조하여, 인시튜 도핑된 실리콘 에피택셜층(160)을 트리밍(trimming)하여, 예를 들어, 폭이 300 Å 내지 500 Å 정도로 축소된 인시튜 도핑된 실리콘 에피택셜층(160a)으로 형성한다. 이전 단계에서 인시튜 도핑된 실리콘 에피택셜층(160)을 성장시키는 경우 소자분리막(140)과의 계면에는 적층 결함(stacking fault)이 발생할 수 있다. 따라서, 인시튜 도핑된 실리콘 에피택셜층(160) 표면을 산화시킨 다음, 산화된 인시튜 도핑된 실리콘 에피택셜층(160b)을 제거한다. 그리하면, 축소된 인시튜 도핑된 실리콘 에피택셜층(160a)이 형성된다. 이때, 산화된 인시튜 도핑된 실리콘 에피택셜층(160b)을 제거하는 단계는, 예를 들어, HF를 이용한 습식 에칭 공정을 사용한다.
한편, 트리밍 공정은 상술한 바와 같이 인시튜 도핑된 실리콘 에피택셜층(160) 표면을 산화시켜 산화된 부분인 산화막(160b)을 제거하는 것이다. 따라서, 트리밍 공정시 산화막으로 이루어진 소자분리막(140a)의 일부도 함께 제거될 수 있다. 따라서, 상술한 트리밍 공정에 의하면 실리콘 기판(100)의 표면과 거의 일치하는 표면을 가지는 소자분리막(140b)이 형성된다. 또한, 실리콘 기판(100) 표면으로부터, 예를 들어, 약 800 Å 내지 1,000 Å 정도의 높이를 가지며 약 300 Å 내지 500 Å 정도의 폭을 가지는 인시튜 도핑된 실리콘 에피택셜층(160a)이 형성된다.
인시튜 도핑된 실리콘 에피택셜층(160)에 대한 트리밍 공정은 상술한 적층 결함(stacking fault)을 치유하는 것 이외에 결과적으로 공정 한계를 넘어서는 미세한 폭을 가진 핀(fin)을 형성할 수 있다. 구체적으로, 인시튜 도핑된 실리콘 에피택셜층(160) 형성시 공정 한계, 예를 들어, 포토 공정의 한계에 의하여 원하는 폭, 예를 들어, 300 Å 내지 500 Å 정도 보다 더 큰 폭을 가진 형태로 형성할 수 밖에 없는 경우가 발생할 수 있다. 그러나, 이러한 경우에도 트리밍 공정을 진행하여 축소된 실리콘 에피택셜층(160a)을 형성하게 되면 공정 한계를 넘어서는 미세한 폭을 가진 핀(fin)을 형성할 수 있는 것이다.
도 6을 참조하여, 축소된 인시튜 도핑된 실리콘 에피택셜층(160a), 즉 핀(fin)이 형성된 실리콘 기판(100) 상면에 폴리실리콘과 같은 도전체막(170)을 형성한다. 여기서, 축소된 인시튜 도핑된 실리콘 에피택셜층(160a)과 도전체막(170)은 각각 채널(channel)과 게이트 전극(gate electrode) 역할을 하는 것이다.
한편, 도면에는 도시하지 않았지만, 채널로 쓰이는 축소된 인시튜 도핑된 실리콘 에피택셜층(160a)과 게이트 전극인 도전체막(170) 사이에 산화막과 같은 절연막을 증착하여 게이트 산화막(미도시)을 형성한다. 그리고, 주지된 후속 공정을 더 진행하여 소오스(180a;source)와 드레인(180b;drain)을 형성하여 핀 전계효과 트랜지스터를 완성한다.
도 7을 참조하여, 상술한 일련의 공정을 진행하게 되면 채널로 사용되며 불순물이 균일하게 도핑된 실리콘 에피택셜층(160a)으로 이루어진 핀(fin)이 형성된다. 이와 같이 채널로 쓰이는 핀 형태의 실리콘 에피택셜층(160a)은 이미 불순물이 1.0 ×1017 내지 1.0 ×1019 이온수/cm3 정도의 농도로 도핑되어 있으므로 문턱전압(threshold voltage)이 약 1V 이상으로 향상된다. 또한, 오프 상태의 누설전류(off-state leakage current)가 약 1fA/cell 이하로 낮아지게 된다.
아울러, 채널인 실리콘 에피택셜층(160a)은 형성시 이미 인시튜 도핑되어 있으므로 이온주입에 의한 불순물 분포에 비해 도핑 분포가 균일하다. 따라서, 문턱전압의 변이(variation) 현상이 나타나지 않는다.
그러므로, 바람직하게는 1V 이상의 문턱전압과 1fA/cell 이하의 오프 상태의 누설전류 특성을 가져야 하며, 또한 바람직하게는 서브쓰레스홀드 스윙 현상이 없어야 하는 디램 소자에도 본 실시예를 적용할 수 있다.
(다른 실시예)
이하에서는 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터 및 그의 핀 형성방법을 설명한다. 다만, 본 발명의 다른 실시예에 대한 설명에 있어서 본 발명의 일실시예와 중복되는 부분은 자세히 설명하지 아니하고 개략적으로 설명하거나 생략하기로 한다.
도 8을 참조하여, 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터의 핀 형성방법은 먼저 실리콘 기판(200)을 준비한 후 트렌치(210)를 형성한다. 트렌치(210)를 형성한 다음에 트렌치(210) 내면에 측벽 산화막(220)과 질화막 라이너(230)를 순차로 형성한다. 그런다음, 트렌치(210)를 산화막으로 매립하여 소자분리막(240)를 형성하여 필드영역(F)을 정의한다. 필드영역(F) 정의에 의해 활성영역(A)도 또한 정의된다. 이때, 질화막 라이너(230)는 약 400Å 내지 600 Å 정도로 두껍게 형성하도록 한다.
도 9를 참조하여, 화학적 건식 에칭(CDE) 공정으로 실리콘 기판(200)의 활성영역(A)을 리세스(recess)시켜 소자분리막(240)으로 둘러싸인 함몰부(250)를 형성한다. 한편, 트렌치(210) 내면에 형성된 측벽 산화막(220)도 제거한다.
도 10을 참조하여, 선택적 에피택셜층 성장(SEG) 공정을 이용하여 함몰부(250) 즉 리세스된 활성영역(A)에 불순물이 인시튜(in situ) 도핑된 실리콘 에피택셜층(260)을 선택적으로 성장시킨다. 선택적 에피택셜층 성장 공정은 초고진공 화학기상증착(UHVCVD) 장비를 이용하거나, 또는 저압 화학기상증착(LPCVD) 장비를 이용할 수 있다. 그리고, 선택적 에피택셜층 성장 공정의 공정 가스로는 적어도 실리콘 소스 가스와 불순물 가스 및 선택비 가스를 포함한다. 예를 들어, 실리콘 소스 가스로는 SiH2Cl2 , Si2H6 및 SiH4 중에서 어느 하나를 선택하여 사용할 수 있고, 선택비 가스로는 HCl 또는 Cl2 를 사용할 수 있으며, 불순물 가스로는 PH3 또는 B2H6 를 사용할 수 있다.
도 11을 참조하여, 트렌치(210) 내에 형성된 질화막 라이너(230)를 일부 제거하여 리세스된 질화막 라이너(230a)로 형성한다. 이때, 질화막 라이너(230)의 제거는 주위의 인시튜 도핑된 실리콘 에피택셜층(260)과 소자분리막(240)과 식각 선택비가 높은 공정, 예를 들어, 인산(P2O5)을 이용한 습식 에칭 공정을 사용하는 것이 바람직하다.
도 12를 참조하여, 인시튜 도핑된 실리콘 에피택셜층(260)을 트리밍(trimming)하여, 예를 들어, 폭이 300 Å 내지 500 Å 정도로 축소된 인시튜 도핑된 실리콘 에피택셜층(260a)으로 형성한다. 트리밍 공정에 의해 적층 결함이 제거되고 공정 한계를 넘는 미세한 폭을 가진 인시튜 도핑된 실리콘 에피택셜층(260a)이 형성된다.
도 13을 참조하여, 축소된 인시튜 도핑된 실리콘 에피택셜층(260a), 즉 핀(fin)이 형성된 실리콘 기판(200) 상면에 폴리실리콘과 같은 도전체막(270)을 형성한다. 이경우, 소자분리막(240)은 리세스되어 있지 아니하고 상대적으로 좁은 폭을 가진 질화막 라이너(230a)가 리세스되어 있기 때문에 도전체막(270) 형성시 단차가 발생하지 아니한다. 따라서, 후속 공정을 진행하는 경우 단차에 의한 공정상의 난점이 줄어들게 된다.
도 14를 참조하여, 상술한 일련의 공정을 진행하게 되면 채널로 사용되며 불순물이 균일하게 도핑된 실리콘 에피택셜층(260a)으로 이루어진 핀(fin)이 형성된다.
이상에서 설명한 바와 같이, 본 발명에 따른 핀 전계효과 트랜지스터의 핀 형성방법에 의하면, 핀 내부는 불순물의 균일한 도핑 분포를 가짐으로써 문턴전압의 변동과 서브쓰레스홀드 스윙(subthreshold swing)이 감소한다. 따라서, 소자의 온-오프 특성이 향상되므로 전기적 특성이 향상되는 효과가 있다. 게다가, 높은 문턱전압, 낮은 오프 상태의 누설전류, 안정적인 문턱전압을 가지므로 디램 소자에도 핀 전계효과 트랜지스터를 적용할 수 있는 효과가 있다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 핀 전계효과 트랜지스터의 핀 형성방법을 도시한 공정별 단면도이다.
도 7은 본 발명의 일실시예에 따른 핀 전계효과 트랜지스터를 도시한 사시도이다.
도 8 내지 도 13은 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터의 핀 형성방법을 도시한 공정별 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터를 도시한 사시도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100,200; 실리콘 기판 110,210; 트렌치
120,220; 측벽 산화막 130,230; 질화막 라이너
140,240; 소자분리막 150,250; 함몰부
160,260; 인시튜 도핑된 실리콘 에피택셜층
170,270; 도전체막

Claims (36)

  1. 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 활성영역을 리세스시키는 단계;
    상기 리세스된 활성영역에 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계;
    상기 소자분리막을 리세스시키는 단계;
    상기 인시튜 도핑된 실리콘 에피택셜층을 트리밍하는 단계; 및
    상기 실리콘 기판상에 도전체막을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  2. 제1항에 있어서,
    상기 활성영역을 리세스시키는 단계는,
    화학적 건식 에칭 공정과 열 탈착 실리콘 에칭 공정 중에서 선택된 어느 하나의 공정을 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  3. 제2항에 있어서,
    상기 화학적 건식 에칭 공정은 CF4 가스 또는 이를 포함하는 가스를 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  4. 제2항에 있어서,
    상기 열 탈착 실리콘 에칭 공정은 Cl2 가스를 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  5. 제1항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층을 트리밍하는 단계는,
    상기 인시튜 도핑된 실리콘 에피택셜층 표면을 산화시키는 단계; 및
    상기 산화된 인시튜 도핑된 실리콘 에피택셜층을 제거하는 단계를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  6. 제5항에 있어서,
    상기 산화된 인시튜 도핑된 실리콘 에피택셜층을 제거하는 단계는 HF를 이용한 습식 에칭 공정을 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  7. 제1항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계는,
    적어도 실리콘 소스 가스와 선택비 가스와 불순물 소스 가스를 포함하는 공정 가스를 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  8. 제7항에 있어서,
    상기 실리콘 소스 가스는 SiH2Cl2 , Si2H6 및 SiH4 로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  9. 제7항에 있어서,
    상기 선택비 가스는 HCl 또는 Cl2 인 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  10. 제7항에 있어서,
    상기 불순물 소스 가스는 B2H6 또는 PH3 인 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  11. 제1항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계는,
    초고진공 화학기상증착 공정과 저압 화학기상증착 공정 중에서 선택된 어느 하나의 공정을 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  12. 제1항에 있어서,
    상기 소자분리막을 리세스시키는 단계는 HF를 이용한 습식 에칭 공정을 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  13. 제1항에 있어서,
    상기 인시튜 불순물 실리콘 에피택셜층은 붕소 또는 인이 1.0 × 1017 내지 1.0 × 1019 이온수/cm3 농도로 균일하게 도핑되어 있는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  14. 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판에 트렌치를 형성하는 단계;
    상기 트렌치 내면에 측벽 산화막과 질화막 라이너를 순차로 형성하는 단계;
    상기 실리콘 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 실리콘 기판과 측벽 산화막을 선택적으로 제거하여 활성영역을 리세스시키는 단계;
    상기 리세스된 활성영역에 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계;
    상기 질화막 라이너를 리세스시키는 단계;
    상기 인시튜 도핑된 실리콘 에피택셜층을 트리밍하는 단계; 및
    상기 실리콘 기판상에 도전체막을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  15. 제14항에 있어서,
    상기 활성영역을 리세스시키는 단계는,
    화학적 건식 에칭 공정과 열 탈착 실리콘 에칭 공정 중에서 선택된 어느 하나의 공정을 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  16. 제15항에 있어서,
    상기 화학적 건식 에칭 공정은 CF4 가스 또는 이를 포함하는 가스를 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  17. 제15항에 있어서,
    상기 열 탈착 실리콘 에칭 공정은 Cl2 가스를 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  18. 제14항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층을 트리밍하는 단계는,
    상기 인시튜 도핑된 실리콘 에피택셜층 표면을 산화시키는 단계; 및
    상기 산화된 인시튜 도핑된 실리콘 에피택셜층을 제거하는 단계를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  19. 제18항에 있어서,
    상기 산화된 인시튜 도핑된 실리콘 에피택셜층을 제거하는 단계는 HF를 이용한 습식 에칭 공정을 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  20. 제14항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계는,
    적어도 실리콘 소스 가스와 선택비 가스와 불순물 소스 가스를 포함하는 공정 가스를 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  21. 제20항에 있어서,
    상기 실리콘 소스 가스는 SiH2Cl2 , Si2H6 및 SiH4 로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  22. 제20항에 있어서,
    상기 선택비 가스는 HCl 또는 Cl2 인 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  23. 제20항에 있어서,
    상기 불순물 소스 가스는 B2H6 또는 PH3 인 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  24. 제14항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층을 성장시키는 단계는,
    초고진공 화학기상증착 공정과 저압 화학기상증착 공정 중에서 선택된 어느 하나의 공정을 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  25. 제14항에 있어서,
    상기 질화막 라이너를 리세스시키는 단계는 P2O5 를 이용한 습식 에칭 공정을 사용하는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  26. 제14항에 있어서,
    상기 인시튜 불순물 실리콘 에피택셜층은 붕소 또는 인이 1.0 × 1017 내지 1.0 × 1019 이온수/cm3 농도로 균일하게 도핑되어 있는 것을 특징으로 하는 핀 전계효과 트랜지스터의 핀 형성방법.
  27. 적어도 활성영역과 필드영역으로 구분되는 실리콘 기판;
    상기 필드영역에 형성된 트렌치;
    상기 트렌치를 매립하는 소자분리막;
    상기 활성영역에 형성된 인시튜 도핑된 실리콘 에피택셜층;
    상기 인시튜 도핑된 실리콘 에피택셜층의 일부를 덮는 도전체막으로 구성된 게이트; 및
    상기 게이트를 사이에 두고 상기 인시튜 도핑된 실리콘 에피택셜층의 양측에 각각 형성된 소오스/드레인;
    을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  28. 제27항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층은 붕소 또는 인이 균일하게 도핑되어 있는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  29. 제28항에 있어서,
    상기 붕소 또는 인의 도핑 농도는 1.0 × 1017 내지 1.0 × 1019 이온수/cm3 인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  30. 제27항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층의 폭은 300 Å 내지 500 Å 이고, 높이는 800 Å 내지 1,000 Å 인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  31. 제27항에 있어서,
    상기 트렌치 내면에는 50 Å 내지 100 Å 두께의 질화막 라이너가 더 형성되어 있는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  32. 적어도 활성영역과 필드영역으로 구분되는 실리콘 기판;
    상기 필드영역에 형성된 트렌치;
    상기 트렌치 내면에 형성되어 있고 리세스된 질화막 라이너;
    상기 트렌치를 매립하며 상기 실리콘 기판 위로 돌출되어 있는 소자분리막;
    상기 활성영역에 형성된 인시튜 도핑된 실리콘 에피택셜층;
    상기 인시튜 도핑된 실리콘 에피택셜층의 일부를 덮는 도전체막으로 구성된 게이트; 및
    상기 게이트를 사이에 두고 상기 인시튜 도핑된 실리콘 에피택셜층의 양측에 각각 형성된 소오스/드레인;
    을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  33. 제32항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층은 붕소 또는 인이 균일하게 도핑되어 있는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  34. 제33항에 있어서,
    상기 붕소 또는 인의 도핑 농도는 1.0 × 1017 내지 1.0 × 1019 이온수/cm3 인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  35. 제32항에 있어서,
    상기 인시튜 도핑된 실리콘 에피택셜층의 폭은 300 Å 내지 500 Å 이고, 높이는 800 Å 내지 1,000 Å 인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  36. 제32항에 있어서,
    상기 질화막 라이너는 400 Å 내지 600 Å 두께인 것을 특징으로 하는 핀 전계효과 트랜지스터.
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