DE102006001680B3 - Herstellungsverfahren für eine FinFET-Transistoranordnung und entsprechende FinFET-Transistoranordnung - Google Patents

Herstellungsverfahren für eine FinFET-Transistoranordnung und entsprechende FinFET-Transistoranordnung Download PDF

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Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine FinFET-Transistoranordnung und eine entsprechende FinFET-Transistoranordnung. Das Verfahren umfasst die Schritte: Bereitstellen eines Substrates (106, 108); Bilden eines aktiven Bereichs (1) auf dem Substrat, welcher einen Sourcebereich (114), einen Drainbereich (116) und einen dazwischenliegenden finnenartigen Kanalbereich (113b'; 113b") für jeden einzelnen FinFET-Transistor aufweist; Bilden eines Gatedielektrikums (11) und eines Gatebereichs (13, 14, 15) über dem finnenartigen Kanalbereich (113b'; 113b") für jeden einzelnen FinFET-Transistor; wobei das Bilden des finnenartigen Kanalbereichs (113b'; 113b") folgende Schritte aufweist: Bilden einer Hartmaske (S1-S4) auf dem aktiven Bereich (1), welche eine Padoxidschicht (30), eine darüberliegende Padnitridschicht (50) und Nitrid-Seitenwandspacer (7) aufweist; anisotropes Ätzen der aktiven Schicht (1) unter Verwendung der Hartmaske (S1-S4) zur Bildung von STI-Gräben (G1-G5); Füllen der STI-Gräben (G1-G5) mit einer STI-Oxidfüllung (9); Rückpolieren der STI-Oxidfüllung (9) bis zur Oberseite der Hartmaske (S1-S4); Rückätzen der rückpolierten STI-Oxidfüllung (9) bis zu einer Resthöhe (h') in den STI-Gräben (G1-G5); selektives Entfernen der Padnitridschicht (50) und der Nitrid-Seitenwandspacer (7) gegenüber der Padoxidschicht (30), der rückgeätzten STI-Oxidfüllung (9) und dem aktiven Bereich (1) zum Bilden einer modifizierten Hartmaske (S1'-S4'); anisotropes ...

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine FinFET-Transistoranordnung und eine entsprechende FinFET-Transistoranordnung.
  • Aus der WO 2005/098963 A1 ist eine FinFET-Transistoranordnung bekannt, welche aufweist: Ein Substrat; einen aktiven Bereich auf dem Substrat, welcher einen Sourcebereich, einen Drainbereich und einen dazwischenliegenden finnenartigen Kanalbereich für jeden einzelnen FinFET-Transistor aufweist; ein Gatedielektrikum und einen Gatebereich über dem finnenartigen Kanalbereich für jeden einzelnen FinFET-Transistor; wobei zwischen benachbarten finnenartigen Kanalbereichen im aktiven Kanalbereich ein jeweiliger Bereich mit einer STI-Oxidfüllung vorgesehen ist, über den das Gatedielektrikum und der Gatebereich verlaufen.
  • Die US 2004/0262687 A1 offenbart ein Verfahren zur Erzeugung feiner Finnenstrukturen unter Zuhilfenahme einer zu entfernenden Nitridflankenstruktur und mit einer anschließenden Rückätzung der Finne.
  • Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegenden Probleme bezüglich integrierter Speicherschaltungen in Siliziumtechnologie mit FinFET-Transistoren erläutert werden.
  • FinFET-Transistoren (Finnen-Feldeffekttransistoren) weisen einen Kanalbereich in Form einer Finne auf, an dem auf mehreren Seiten ein Gate mit entsprechender Gateelektrode vorgesehen ist. Eine derartige Anordnung ermöglicht eine Doppel-Gatestruktur mit verbesserten Kurzkanaleffekten und Transistoren mit Gatelängen der Größenordnung 10 bis 30nm. Derartige FinFET-Transistoren werden in jüngerer Zeit vermehrt in integrierten Speicherschaltungen in Siliziumtechnologie eingesetzt.
  • 3a–c sind schematische Darstellungen eines aus der EP 1 202 335 A2 bekannten FinFET-Transistors, wobei 3a eine Oberansicht und 3b, c Querschnitte entlang der Linien 1-1 bzw. 2-2 von 3a sind.
  • In 3a ist eine Oberansicht auf ein SOI-Substrat (SOI = Silicon-On-Insulator) 100 gezeigt. Das SOI-Substrat 100 umfasst ein Trägersubstrat 106 in Form eines Siliziumwafers sowie eine darauf vorgesehene Oxidschicht 108 und eine aktive Siliziumschicht 1. Gemäß der Darstellung von 3b, c ist auf der aktiven Siliziumschicht 1 eine Hartmaskenstruktur bestehend aus einer Padoxidschicht 30 und einer darüber befind lichen Padnitridschicht 50 vorgesehen. Die Padoxidschicht 30 und die Padnitridschicht 50 weisen eine Dicke von typischerweise 30 bis 120 nm auf und definieren Ätzbereiche zur Bildung von STI-Gräben (STI = Shallow Trench Isolation), welche die FinFET-Transistoren voneinander bzw. von anderen Bauelementen isolieren.
  • Die aktive Siliziumschicht 1 wird mit Hilfe der Hartmaske aus der Padoxidschicht 30 und der Padnitridschicht 50 derart strukturiert, dass sie einen länglichen schmalen Kanalbereich 113 zwischen zwei rechteckigen Source- und Drain-Bereichen 114, 116 ausbildet. Bezugszeichen 118, 120 bezeichnen Kontaktbereiche für den Source-Bereich 114 bzw. den Drain-Bereich 116. Der in 3a–c gezeigte Prozesszustand entspricht einem Zustand mit freigelegtem Kanalbereich 113, über dem entlang der Richtung 2-2 in 3a noch eine Gatedielektrikum- und Gatestruktur zu bilden ist, wofür sich gemäß dem Stand der Technik verschiedene Möglichkeiten anbieten.
  • 3d ist eine schematische Darstellung einer möglichen Finnen- und Gatestruktur für den aus der aus der EP 1 202 335 A2 bekannten FinFET-Transistor ausgehend von 3c, wie der WO 2004/068589 A1 entnehmbar.
  • Bei der Prozessvariante gemäß 3d, welche aus der WO 2004/068589 A1 bekannt ist, erfolgt zunächst eine Abscheidung eines (nicht gezeigten) STI-Oxides, welches in Richtung 2-2 von 3a entlang der vorzusehenden Gatestrukturen entfernt wird. Anschließend wird der Kanalbereich 113 (auch als Finnenbereich bezeichnet) durch eine isotrope Siliziumätzung gedünnt, was zu einem gedünnten Kanalbereich 113' führt. Im Anschluss daran wird ein Gatedielektrikum 115 auf der aktiven Siliziumschicht 1 des gedünnten Kanalbereichs 113' vorgesehen. Schließlich wird ein länglicher Gatebereich über dem Gatedielektrikum 115 entlang der Richtung 2-2 von 3a 122 vorgesehen, wonach der betreffende FinFET-Transistor fertiggestellt ist.
  • Bei der Variante gemäß 3d ist es von Nachteil, dass Schwankungen der Breite der finnenartigen Kanalbereiche 113' nach der isotropen Dünnung auftreten.
  • 4a, b ist zwei schematische Darstellungen zweier beispielhafter Finnenstrukturen einer FinFET-Transistoranordnung bestehend aus den aus der EP 1 202 335 A2 bekannten FinFET-Transistoren.
  • Bei den in 4a, b gezeigten Varianten erfolgt eine Bildung einer sublithographischen Hartmaske auf der aktiven Siliziumschicht 1, welche die Padoxidschicht 30, die Padnitridschicht 50 und bei der Variante gemäss 4a seitlich daran vorgesehene Seitenwandspacer 70 aus Siliziumnitrid aufweist.
  • Bei den Varianten gemäß 4a, b werden zunächst STI-Gräben Ga, Gb, Gc, Gd, Ge geätzt, welche finnenartige Kanalbereiche 113a bzw. 113a' dort definieren, wo die aktive Siliziumschicht 1 stehen bleibt. Bei diesen Varianten wird im Übrigen die aktive Siliziumschicht 1 im Gegensatz zur Variante gemäß 3a–c nicht vollständig durchgeätzt, sondern es verbleibt eine Restdicke d1 der aktiven Siliziumschicht 1.
  • Der Nachteil der Variante gemäss 4a liegt darin, dass die finnenartigen Kanalbereiche 113a relativ breit sind.
  • Der Nachteil der Variante gemäss 4b liegt darin, dass nach der anisotropen Ätzung der aktiven Siliziumschicht 1 nach dem Auffüllen der verbreiterten STI-Gräben Ga'–Ge' nur noch sehr wenig der Padnitridschicht 50 als CMP-Stop (CMP = chemisch-mechanisches Polieren) zur Verfügung steht, was zu erheblichen Problemen bei der Planarisierung des (nicht gezeigten) STI-Oxides führt.
  • Die der vorliegenden Erfindung zugrunde liegende Aufgabe liegt in der Bereitstellung eines verbesserten Herstellungs verfahrens für einen FinFET-Transistoranordnung und einer entsprechenden FinFET-Transistoranordnung, der eine exzellente Skalierbarkeit und ein robustes Herstellungsverfahren aufweist.
  • Gemäß der vorliegenden Erfindung wird diese Aufgabe durch das Herstellungsverfahren nach Anspruch 1 bzw. die entsprechende FinFET-Transistoranordnung gemäß Anspruch 8 gelöst.
  • Besonders vorteilhaft am Gegenstand der Erfindung ist die Tatsache, dass genügend Nitrid für den CMP-Schritt zurückbleiben kann und dennoch die finnenartigen Kanalbereiche sehr schmal gestaltet werden können.
  • In den abhängigen Ansprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Herstellungsverfahrens nach Anspruch 1 bzw. der entsprechenden FinFET-Transistoranordnung nach Anspruch 8.
  • Gemäß einer bevorzugten Ausführungsform erfolgt das anisotrope Ätzen der aktiven Schicht unter Verwendung der modifizierten Hartmaske bis zur Resthöhe der rückgeätzten STI-Oxidfüllung.
  • Gemäß einer weiteren bevorzugten Ausführungsform erfolgt das anisotrope Ätzen der aktiven Schicht unter Verwendung der modifizierten Hartmaske bis unterhalb der Resthöhe der rückgeätzten STI-Oxidfüllung, so dass ein jeweiliger Spaltbereich zwischen dem finnenartigen Kanalbereich und der rückgeätzten STI-Oxidfüllung entsteht, und dass der jeweilige Spaltbereich vor dem Bilden des Gatedielektrikums und des Gatebereichs mit einer Isolationsschicht gefüllt wird. So lassen sich parasitäre Transistoren am Fuß der finnenartigen Kanalbereiche vermeiden.
  • Gemäß einer weiteren bevorzugten Ausführungsform erfolgt das Füllen des jeweiligen Spaltbereichs durch Abscheiden und ani sotropes Rückätzen einer Oxidschicht mit einer Dicke von ungefähr der halben Breite der Spaltbereiche.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird vor dem Bilden des Gatedielektrikums und des Gatebereichs über dem finnenartigen Kanalbereich die modifizierte Hartmaske entfernt.
  • Gemäß einer weiteren bevorzugten Ausführungsform werden zum Bilden des Gatedielektrikums und des Gatebereichs über dem finnenartigen Kanalbereich folgende Schritte durchgeführt: Abscheiden des Gatedielektrikums, Abscheiden einer TaN-Schicht über dem Gatedielektrikum und Auffüllen der modifizierten STI-Gräben mit einer Polysiliziumfüllung.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird die Polysiliziumfüllung planarisiert und darüber eine Metallsilizidschicht abgeschieden.
  • Bevorzugte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung erläutert.
  • In den Figuren zeigen:
  • 1a–i schematische Querschnitte entlang der Linie 2-2 von 3a eines Herstellungsverfahrens für eine FinFET-Transistoranordnung und einer entsprechenden FinFET-Transistoranordnung als erste Ausführungsform der vorliegenden Erfindung;
  • 2a–d schematische Querschnitte entlang der Linie 2-2 von 3a eines Herstellungsverfahrens für eine FinFET-Transistoranordnung und einer entsprechenden FinFET- Transistoranordnung als zweite Ausführungsform der vorliegenden Erfindung;
  • 3a–c schematische Darstellungen eines aus der EP 1 202 335 A2 bekannten FinFET-Transistors, wobei 3a eine Oberansicht und 3b, c Querschnitte entlang der Linien 1-1 bzw. 2-2 von 3a sind;
  • 3d eine schematische Darstellung einer möglichen Finnen- und Gatestruktur für den aus der aus der EP 1 202 335 A2 bekannten FinFET-Transistor ausgehend von 3c, wie der WO 2004/068585 A1 entnehmbar; und
  • 4a, b eine schematische Darstellung einer beispielhaften Finnenstruktur einer FinFET-Transistoranordnung bestehend aus den aus der EP 1 202 335 A2 bekannten FinFET-Transistoren.
  • In den Figuren bezeichnen identische Bezugszeichen identische oder funktionell äquivalente Komponenten.
  • 1a–i sind schematische Querschnitte entlang der Linie 2-2 von 3a eines Herstellungsverfahrens für eine FinFET-Transistoranordnung und einer entsprechenden FinFET-Transistoranordnung als erste Ausführungsform der vorliegenden Erfindung.
  • Bei der Beschreibung der Ausführungsformen gemäß 1a–i und 2a–d ist lediglich der Querschnitt in Richtung 2-2 von 3a dargestellt. Die übrigen bekannten Prozessschritte zur Herstellung der Source- und Drain-Bereiche 114, 116 sowie das Trägersubstrat 106 und die Oxidschicht 108 sind in den betreffenden Darstellungen zur Vereinfachung weggelas sen. In diesem Zusammenhang wird vollumfänglich auf die Darstellung gemäß 3a–c Bezug genommen.
  • 1a zeigt die aktive Siliziumschicht 1 mit der darauf befindlichen Padoxidschicht 3 und der darüber liegenden Padnitridschicht 50. Im Anschluss daran erfolgt mit Bezug auf 1b eine Strukturierung der Padoxidschicht 30 und der Padnitridschicht 50 zu einer Hartmaske mit Hartmaskenbereichen S1, S2, S3, S4 entsprechend der späteren Lage der finnenartigen Kanalbereiche in üblicher photolithographischer Technik.
  • An den Hartmaskenbereichen S1–S4 werden gemäß 1c Nitridspacer 7 beiderseitig durch Abscheidung und anisotrope Rückätzung einer Siliziumnitridschicht vorgesehen.
  • Im Anschluss daran werden gemäß 1d STI-Gräben G1–G5 unter Verwendung der Hartmaskenbereiche S1-S4 in der aktiven Siliziumschicht 1 geätzt, welche finnenartigen Bereiche 113b als Vorläufer der späteren Kanalbereiche in der verbleibenden aktiven Siliziumschicht 1 definieren.
  • Im Anschluss daran erfolgt ein Auffüllen der STI-Gräben G1–G5 mit einer STI-Oxidfüllung 9, wonach die STI-Oxidfüllung 9 bis zur Oberseite der Hartmaskenbereiche S1–S4 zurückpoliert wird. Aufgrund der durch die Seitenwandspacer 7 verbreiterten Hartmaskenbereiche S1-S4 hat man in dem gezeigten Zellenfeld ein Flächenverhältnis von STI-Oxidfüllung 9 zu Hartmaskenbereichen S1–S4 von 1:1, was bedeutet, dass ausreichend Nitrid zum Stoppen des CMP-Prozesses zur Verfügung steht. Dies führt zum Prozesszustand gemäss 1e.
  • Weiter mit Bezug auf 1f wird nun die STI-Oxidfüllung 9 bis auf eine Resthöhe h' in Bezug auf die Böden der STI-Gräben G1–G5 zurückgeätzt.
  • Dann wird gemäss 1g der aus der Padnitridschicht 50 bestehende Teil der Hartmaskenbereiche S1–S4 selektiv zur Padoxidschicht 30, zum aktiven Siliziumsubstrat 1 und zur STI-Oxidfüllung 9 durch eine entsprechende selektive Ätzung, beispielsweise eine nasschemische Ätzung, entfernt. Es verbleiben verschmälerte Hartmaskenbereiche S1'–S4', welche nur noch aus der Padoxidschicht 30 bestehen.
  • Wie in 1h dargestellt, erfolgt anschließend eine anisotrope Siliziumätzung unter Verwendung der verschmälerten Hartmaskenbereiche S1'–S4' als Maske, die in der Tiefe bis zur Höhe h' der rückgeätzten STI-Oxidfüllung 9 reicht. Es verbleiben die verdünnten finnenartigen Kanalbereiche 113b', wobei zwischen benachbarten finnenartigen Kanalbereichen 113b' im aktiven Siliziumsubstrat 1 ein jeweiliger Bereich mit einer STI-Oxidfüllung 9 vorgesehen ist. Die STI-Oxidfüllung 9 verhindert dabei, dass das Silizium zwischen den finnenartigen Kanalbereichen 113b' bei der Siliziumätzung gemäss 1h noch tiefer weggeätzt wird.
  • In einer abschließenden Prozessschrittsequenz, die in 1i dargestellt ist, erfolgt das Entfernen der verbleibenden Hartmaskenbereiche S1'–S4' aus der Padoxidschicht 30 und danach eine Abscheidung einer ONO-Dielektrikumschicht 11. Im Anschluss daran wird eine TaN-Schicht 13 über der resultierenden Struktur abgeschieden. Danach werden die oberen Bereiche der Gräben G1'–G5' mit einer Polysiliziumschicht 14 aufgefüllt, welche anschließend durch einen CMP-Prozess planarisiert wird. Schließlich wird eine Wolframsiliziumschicht 50 über der planaren Struktur abgeschieden. Es erfolgt ein (nicht gezeigter) Photolithographie-Schritt zur Festlegung der Gateleiterbahnen, welche in Richtung 2-2 von 3a verlaufen. Schließlich werden die überflüssigen Bereiche der Schichten 11, 13, 14, 15 unter Verwendung der nicht gezeigten Photolackmaske entfernt und der Photolack gestrippt, was zum Zustand gemäß 1i führt. Bei der Padoxidätzung wird dabei die STI-Oxidfüllung leicht angeätzt, was jedoch bei einer dünnen Padoxidschicht 30 unbedeutend ist. Falls die daraus entstehende geringe Stufen stört, könnte die Siliziumätzung mit entsprechendem Vorhalt bis unterhalb der Oberseite die STI-Oxidfüllung 9 durchgeführt werden (vgl. die nachstehend erläuterte zweite Ausführungsform).
  • 2a–d sind schematische Querschnitte entlang der Linie 2-2 von 3a eines Herstellungsverfahrens für eine FinFET-Transistoranordnung und einer entsprechenden FinFET-Transistoranordnung als zweite Ausführungsform der vorliegenden Erfindung.
  • Die Prozesssequenz der zweiten Ausführungsform gemäß 2a–d schließt sich an den Prozesszustand gemäß 1h an. Im Unterschied zum Prozesszustand gemäß 1h wird gemäß 2a die anisotrope Siliziumätzung bis unterhalb der Höhe h' der verbleibenden STI-Oxidfüllung 9 fortgesetzt. Dies erzeugt Spaltbereiche U1–U5, welche die verbleibende STI-Oxidfüllung 9 umgeben. Dies hat den besonderen Effekt, dass am Fußpunkt der verdünnten finnenartigen Kanalbereiche 113b'' kein parasitärer Transistor mehr vorhanden ist. Die Spaltbereiche U1–U5 weisen dabei eine Höhe h'' auf.
  • Weiter mit Bezug auf 2b wird eine dünne Oxidschicht 17 abgeschieden, deren Dicke in etwa der halben Breite der Spaltbereiche U1–U5 entspricht, wie in 2b durch die gestrichelte Linie in den Spaltbereichen U1–U5 angedeutet. Daran anschließend erfolgt eine nasschemische Rückätzung der dünnen Oxidschicht 17 derart, dass diese lediglich in den Spaltbereichen U1–U5 verbleibt, wie aus 2c ersichtlich.
  • Der restliche Prozessverlauf, dessen Resultat in 2d dargestellt ist, erfolgt in vollständiger Analogie zum Prozessverlauf, welcher bereits in Zusammenhang mit 1i ausführlich beschrieben worden ist.
  • Bei der zweiten Ausführungsform wird insbesondere verhindert, dass das Gatedielektrikum über spitze Kanten des Siliziums im unteren Bereich der STI-Oxidfüllung verläuft.
  • Obwohl die vorliegende Erfindung bezüglich bevorzugter Ausführungsformen beschrieben worden ist, ist sie darauf nicht beschränkt, sondern kann auf verschiedene Weisen modifiziert werden, welche dem Fachmann klar erscheinen.
  • Insbesondere ist die Auswahl der Materialien nur ein Beispiel und kann mannigfaltig variiert werden.
  • Insbesondere kann ein anderes Gatedielektrikum anstelle von ONO eingesetzt werden. Es lassen sich erfindungsgemäss somit SONOS-artige Transistoren, Floating-Gate-Transistoren und Logik-Transistoren herstellen.
  • 100
    SOI-Substrat
    106
    Trägersubstrat
    108
    Oxidschicht
    1
    aktive Siliziumschicht
    30
    Pad-Oxidschicht
    50
    Pad-Nitridschicht
    113, 113a, 113a', 113b, 113b', 113b''
    Kanalbereiche
    114
    Source-Bereich
    116
    Drain-Bereich
    118, 120
    Kontakte
    122
    Gate-Bereich
    Ga–Ge, Ga'–Ge'
    STI-Gräben
    D1
    Restdicke
    S1–S4, S1'–S4'
    Hartmaskenbereiche
    9
    STI-Oxidfüllung
    H'
    Resthöhe
    H''
    Höhe der Spaltbereiche
    U1–U5
    Spaltbereiche

Claims (8)

  1. Herstellungsverfahren für eine FinFET-Transistoranordnung mit folgenden Schritten: Bereitstellen eines Substrates (106, 108); Bilden eines aktiven Bereichs (1) auf dem Substrat, welcher einen Sourcebereich (114), einen Drainbereich (116) und einen dazwischenliegenden finnenartigen Kanalbereich (113b'; 113b") für jeden einzelnen FinFET-Transistor aufweist; Bilden eines Gatedielektrikums (11) und eines Gatebereichs (13, 14, 15) über dem finnenartigen Kanalbereich (113b'; 113b") für jeden einzelnen FinFET-Transistor; wobei das Bilden des finnenartigen Kanalbereichs (113b'; 113b") folgende Schritte aufweist: Bilden einer Hartmaske (S1-S4) auf dem aktiven Bereich (1), welche eine Padoxidschicht (30), eine darüberliegende Padnitridschicht (50) und Nitrid-Seitenwandspacer (7) aufweist; anisotropes Ätzen der aktiven Schicht (1) unter Verwendung der Hartmaske (S1-S4) zur Bildung von STI-Gräben (G1–G5); Füllen der STI-Gräben (G1–G5) mit einer STI-Oxidfüllung (9); Rückpolieren der STI-Oxidfüllung (9) bis zur Oberseite der Hartmaske (S1–S4); Rückätzen der rückpolierten STI-Oxidfüllung (9) bis zu einer Resthöhe (h') in den STI-Gräben (G1–G5); Selektives Entfernen der Padnitridschicht (50) und der Nitridseitenwandspacer (7) gegenüber der Padoxidschicht (30), der rückgeätzten STI-Oxidfüllung (9) und dem aktiven Bereich (1) zum Bilden einer modifizierten Hartmaske (S1'–S4'); anisotropes Ätzen der aktiven Schicht (1) unter Verwendung der modifizierten Hartmaske (S1'–S4') zur Bildung von verbreiterten STI-Gräben (G1'–G5'), wobei die finnenartigen Kanalbereiche (113b'; 113b'') des aktiven Bereichs (1) für jeden einzelnen FinFET-Transistor stehenbleiben.
  2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass das anisotrope Ätzen der aktiven Schicht (1) unter Verwendung der modifizierten Hartmaske (S1'–S4') bis zur Resthöhe (h') der rückgeätzten STI-Oxidfüllung (9) erfolgt.
  3. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass das anisotrope Ätzen der aktiven Schicht (1) unter Verwendung der modifizierten Hartmaske (S1'–S4') bis unterhalb der Resthöhe (h') der rückgeätzten STI-Oxidfüllung (9) erfolgt, so dass einjeweiliger Spaltbereich (u1–u5) zwischen dem finnenartigen Kanalbereich (113b'') und der rückgeätzten STI-Oxidfüllung (9) entsteht, und dass der jeweilige Spaltbereich (u1–u5) vor dem Bilden des Gatedielektrikums (11) und des Gatebereichs (13, 14, 15) mit einer Isolationsschicht (17) gefüllt wird.
  4. Herstellungsverfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Füllen des jeweiligen Spaltbereichs (u1–u5) durch Abscheiden und anisotropes Rückätzen einer Oxidschicht (17) mit einer Dicke von ungefähr der halben Breite der Spaltbereiche (u1–u5) erfolgt.
  5. Herstellungsverfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Bilden des Gatedielektrikums (11) und des Gatebereichs (13, 14, 15) über dem finnenartigen Kanalbereich (113b'; 113b'') die modifizierte Hartmaske (S1'–S5') entfernt wird.
  6. Herstellungsverfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Bilden des Gatedielektrikums (11) und des Gatebereichs (13, 14, 15) über dem finnenartigen Kanalbereich (113b', 113b'') folgende Schritte durchgeführt werden: Abscheiden des Gatedielektrikums (11); Abscheiden einer TaN-Schicht (13) über dem Gatedielektrikum (11); und Auffüllen der modifizierten STI-Gräben (G1'–G5') mit einer Polysiliziumfüllung (14).
  7. Herstellungsverfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Polysiliziumfüllung (14) planarisiert wird und darüber eine Metallsilizidschicht (15) abgeschieden wird.
  8. FinFET-Transistoranordnung mit: einem Substrat (106, 108); einem aktiven Bereich (1) auf dem Substrat, welcher einen Sourcebereich (114), einen Drainbereich (116) und einen dazwischenliegenden finnenartigen Kanalbereich (113b'; 113b'') für jeden einzelnen FinFET-Transistor aufweist; einem Gatedielektrikum (11) und einem Gatebereich (13, 14, 15) über dem finnenartigen Kanalbereich (113b'; 113b'') für jeden einzelnen FinFET-Transistor; wobei zwischen benachbarten finnenartigen Kanalbereichen (113b'; 113b'') im aktiven Bereich (1) ein jeweiliger Bereich mit einer STI-Oxidfüllung (9) vorgesehen ist, über den das Gatedielektrikum (11) und der Gatebereich (13, 14, 15) verlaufen; wobei die STI-Oxidfüllung (9) bis oberhalb der Unterseite der finnenartigen Kanalbereiche (113b'; 113b'') reicht und ein mit einer Isolationsfüllung (17) gefüllter Spaltbereich (u1–u5) zwischen dem jeweiligen finnenartigen Kanalbereich (113'') und der STI-Oxidfüllung (9) vorgesehen ist.
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