DE102007018760B4 - Verfahren zur Herstellung einer Transistorvorrichtung und Transistorvorrichtung mit vertieftem Gate - Google Patents

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Abstract

Verfahren zur Herstellung einer MOS-Transistorvorrichtung mit vertieftem Gate, gekennzeichnet durch:
Vorsehen eines Halbleitersubstrats (10), wobei das Halbleitersubstrat (10) eine Hauptoberfläche (11), einen Arraybereich und einen Support-Scheltkreisbereich aufweist;
Ausbilden einer Vielzahl von Grabenkondensatoren (20a, 20b) in dem Halbleitersubstrat (10), wobei jeder der Grabenkondensatoren (20a, 20b) mit einer Grabenoberseitenschicht (30a, 30b) bedeckt ist, die sich von der Hauptoberfläche (11) erstreckt;
Ausbilden einer Spacer-Maskierungseinheit (54) auf den Seitenwänden der Grabenoberseitenschicht (30a, 30b);
Verwenden der Spacer-Maskierungseinheit (54) als Ätzhartmaske, Trockenätzen des Halbleitersubstrats (10), wodurch ein selbstausrichtender Graben (22a, 22b) ausgebildet wird;
Ausbilden einer dünnen dielektrischen Schicht (24a, 24b) auf einer Innenoberfläche des selbstausrichtenden Grabens (22a, 22b);
Ausbilden eines dotierten Source-/Drain-Bereichs (26a, 26b);
Ausbilden einer dielektrischen Verkleidung (92) auf der Seitenwand und dem Boden des selbstausrichtenden Grabens (22a, 22b);
Durchführen eines Trockenätzvorgangs, um die dielektrische Verkleidung (92) am Boden des selbstausrichtenden Grabens (22a, 22b) durchzuätzen und dann...

Description

  • Die vorliegende Erfindung betrifft ein Verfahren und eine zugehörige MOS-Transistorvorrichtung gemäß den Ansprüchen 1 bzw. 11.
  • Die vorliegende Erfindung betrifft allgemein ein Verfahren zur Herstellung von Halbleitervorrichtungen. Genauer betrifft die vorliegende Erfindung ein selbstausrichtendes Verfahren zur Herstellung eines vertieften Gates einer Metalloxid-Halbleiter-Transistorvorrichtung (MOS-Transistorvorrichtung), welches ein Vorsehen eines Halbleitersatzstrats umfasst, das eine Hauptoberfläche einen Array-Bereich (im fergleichen auch als Feldbereich bezeichnet) und einen Support-Schaltkreisbereich (im ferglichen auch als Unterstützungsschaltkreis bezeichnet) aufweist.
  • Durch fortschreitende Verkleinerung der Vorrichtungsgröße müssen MOS-Transitoren im Submikron-Bereich viele technische Herausforderungen überwinden. Da die MOS-Transistoren schmäler werden, d. h. ihre Kanallänge nimmt ab, werden Probleme wie Anschlusskriechverluste, Source-/Drain-Überschlagspannung und Datenlaufzeit immer wichtiger.
  • Eine Lösung zur Verringerung der physikalischen Abmessung von ULSI-Schaltkreisen (Ultra Large Scale Integration) ist die Bildung von vertieften Gates oder „Graben”-Transistoren, die eine Gate-Elektrode aufweisen, die in einer in einem Halbleitersubstrat ausgebildeten Vertiefung vergraben/verdeckt ist. Diese Art von Transistor verringert die Wirkung des kurzen Kanals durch tatsächliches Verlängern der wirksamen Kanallänge, indem sich das Gate in das Halbleitersubstrat erstreckt. Der MOS-Transistor mit vertieftem Gate umfasst eine Gate-Isolierschicht, die auf den Seitenwänden und der Bodenfläche einer in ein Substrat geätzten Vertiefung ausgebildet ist, und eine leitfähige Füllung der Vertiefung, im Gegensatz zu einem Transistor mit einem flachen Gate, dessen Gate-Elektrode auf einer planen Oberfläche eines Substrats ausgebildet ist.
  • Jedoch weist die oben genannte Technologie des vertieften Gates einige Nachteile auf. Zum Beispiel wird die Vertiefung zum Aufnehmen des vertieften Gates des MOS-Transistors unter Verwendung herkömmlicher Trockenätzverfahren in einen Halbleiterwafer geätzt. Es ist schwierig, das Trockenätzen zu steuern und Vertiefungen zu bilden, die im gesamten Wafer die gleiche Tiefe aufweisen. Aufgrund einer Veränderung der Tiefe der Vertiefung tritt ein Schwellenspannungs-Steuerproblem auf. Weiterhin kann die Veränderung der Kanalbreite zu einem unzureichenden Ansteuerungsstrom führen. Außerdem ist eine zusätzliche Photomaske erforderlich, um den vertieften Gatebereich nach dem Stand der Technik zu definieren. Dies verursacht Veränderungen des Source-/Drain-Landingbereichs und einen erhöhten Kontaktwiderstand und beeinträchtigt somit die Schwellenspannung und den Ansteuerungsstrom.
  • Die US 6 355 529 B2 offenbart ein Herstellungsverfahren einer MOS-Transistorvorrichtung mit Grabenkondensator, bei dem ein selbstausrichtender Graben erzeugt wird.
  • Vor diesem Hintergrund ist es ein Ziel der vorliegenden Erfindung, ein weiteres Verfahren zur Herstellung einer MOS-Transistorvorrichtung bereitzustellen, bei dem das vertiefte Gate in einer selbstausrichtenden Weise ausgebildet wird.
  • Dieses Ziel wird durch ein Verfahren zur Herstellung einer MOS-Transistorvorrichtung gemäß Anspruch 1 erreicht. Die abhängigen Ansprüche betreffen entsprechende Weiterentwicklungen und Verbesserungen.
  • Wie deutlicher aus der nachfolgenden genauen Beschreibung ersichtlich wird, umfasst das beanspruchte Verfahren zur Herstellung einer MOS-Transistorvorrichtung ferner das Ausbilden eines vertieften Gates in einer selbstausrichtenden Weise.
  • Ein weiteres Ziel der vorliegenden Erfindung ist die Bereitstellung einer weiteren MOS-Transistorvorrichtung mit vertieftem Gate, bei der die Source-/Drain-Bereiche durch Diffusion von P+ dotiertem Polysilizium in einer selbstausrichtenden Weise gebildet werden.
  • Dieses Ziel wird durch eine MOS-Transistorvorrichtung mit vertieftem Gate gemäß Anspruch 11 erreicht. Die abhängigen Ansprüche betreffen entsprechende Weiterentwicklungen und Verbesserungen.
  • Wie deutlicher aus der nachfolgenden genauen Beschreibung ersichtlich wird, umfasst die beanspruchte MOS-Transistorvorrichtung mit vertieftem Gate ferner eine Gate-Oxidschicht, die auf der Seitenwand und der Bodenfläche des Gate-Grabens ausgebildet ist, und die Dicke der Gate-Oxidschicht an der Seitenwand des Gate-Grabens ist nicht gleich der Dicke an der Bodenfläche des Gate-Grabens.
  • Im Folgenden wird die Erfindung weiter anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen erläutert, in denen:
  • 1 bis 15 schematische Querschnittsdiagramme zur Darstellung eines selbstausrichtenden Verfahrens zur Herstellung eines vertieften Gates gemäß einem bevorzugten Ausführungsbeispiel dieser Erfindung sind.
  • Es sei auf 1 bis 15 Bezug genommen. 1 bis 15 sind schematische Querschnittsdiagramme zur Darstellung eines selbstausrichtenden Verfahrens zur Herstellung eines vertieften Gates einer MOS-Transistorvorrichtung 200 unter Verwendung eines Grabenoberseitenoxid-Spacers (trench top Oxide spacer – TTO-Spacer) gemäß einem bevorzugten Ausführungsbeispiel dieser Erfindung. Wie in 1 gezeigt, ist ein Halbleitersubstrat 10 wie ein Siliziumsubstrat, ein Siliziumepitaxialsubstrat oder ein Silizium-auf-Isolator-Substrat (SOI-Substrat) vorgesehen. Eine Oxidauflageschicht 12 wird dann auf das Halbleitersubstrat 10 abgeschieden. Eine Nitridauflageschicht 14 wird dann auf die Oxidauflageschicht 12 abgeschieden.
  • Die Oxidauflageschicht 12 kann durch thermische Oxidationsverfahren oder chemische Aufdampfungsverfahren (CVD-Verfahren) gebildet werden. Typischerweise weist die Oxidauflageschicht 12 eine Dicke von ca. 1,0–50,0 nm auf. Die Nitridauflageschicht 14 kann durch Niederdruck-CVD-(LPCVD) oder andere geeignete CVD-Verfahren gebildet werden. Vorzugsweise weist die Nitridauflageschicht 14 eine Dicke von ca. 50,0–500,0 nm auf.
  • Deep-Trench-Kondensatoren 20a und 20b sind in einem tiefen Graben (Deep Trench) 22a bzw. einem tiefen Graben (Deep Trench) 22b innerhalb eines Speicherfeldbereichs 100 des Halbleitersubstrats 10 ausgebildet.
  • Der Deep-Trench-Kondensator 20a umfasst eine dielektrische Seitenwand-Oxidschicht 24a und ein dotiertes Polysilizium 26a. Der Deep-Trench-Kondensator 20b umfasst eine dielektrische Seitenwand-Oxidschicht 24b und ein dotiertes Polysilizium 26b. Das dotierte Polysilizium 26a und das dotierte Polysilizium 26b dienen als eine Kondensatorelektrode der Deep-Trench-Kondensatoren 20a bzw. 20b.
  • Der Einfachheit halber sind in den Figuren nur die oberen Bereiche der Deep-Trench-Kondensatoren 20a und 20b gezeigt. Es ist selbstverständlich, dass die Deep-Trench-Kondensatoren 20a und 20b ferner eine verdeckte Platte aufweisen, die als die andere Kondensatorelektrode dient, die nicht gezeigt ist.
  • Wie in 2 gezeigt, wird ein SSBS-Vorgang (Single-Sided Buried Strap – einseitig verdeckter Streifen) durchgeführt, um jeweils einseitig verdeckte Streifen 28a und 28b auf den Deep-Trench-Kondensatoren 20a und 20b auszubilden. Nachfolgend werden Grabenoberseitenoxidschichten (trench top oxide Schichten – TTO-Schichten) 30a und 30b ausgebildet, um die einseitig verdeckten Streifen 28a bzw. 28b zu verschließen. Die TTO-Schichten 30a und 30b erstrecken sich von einer Hauptoberfläche 11 des Halbleitersubstrats 10.
  • Der vorgenannte SSBS-Vorgang umfasst allgemein die Schritte: Rückätzen der dielektrischen Seitenwand-Oxidschicht 24a, 24b und des dotierten Polysiliziums (oder sog. Poly-2) 26a, 26b auf eine erste Tiefe; Auffüllen der Vertiefung mit einer weiteren Schicht aus Polysilizium (oder sog. Poly-3); Rückätzen des Poly-3 auf eine zweite Tiefe; Ausbilden eines asymmetrischen Spacers auf einer Innenseitenwand der Vertiefung; Wegätzen des Poly-3 und Poly-2, die nicht von dem asymmetrischen Spacer bedeckt sind; Füllen der Vertiefung mit einer TTO-Isolierschicht; und chemisch-mechanisches Polieren der TTO-Isolierschicht.
  • Wie in 3 gezeigt, wird die Nitridauflageschicht 14 nach der Ausbildung der SSBS 28a und 28b unter Verwendung von Verfahren, die im Stand der Technik bekannt sind, entfernt, zum Beispiel unter Verwendung einer Nassätzlösung wie ein erwärmtes Phosphorsäuretauchbad, ist aber nicht auf dieses Verfahren beschränkt.
  • Ein chemisches Aufdampfungsverfahren (CVD-Verfahren), wie ein Niederdruck-CVD-Verfahren (LPCVD) oder ein plasmagestütztes CVD-Verfahren (PECVD-Verfahren), wird durchgeführt, um auf dem Halbleitersubstrat 10 innerhalb des Speicherfeldbereichs 100 und des Unterstützungsschaltkreisbereichs 102 eine konforme Ätzstoppschicht 42 aufzubringen. Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung umfasst die Ätzstoppschicht 42 Siliziumnitrid, wobei die Ätzstoppschicht 42 eine Dicke von ca. 5,0–50,0 nm, vorzugsweise 10–30,0 nm, aufweist.
  • Ein weiteres CVD-Verfahren, wie ein LPCVD- oder PECVD-Verfahren, wird durchgeführt, um eine Maskierungsschicht 44 auf der Ätzstoppschicht 42 aufzubringen. Gemäß dem bevorzugten Ausführungsbeispiel dieser Erfindung weist die Maskierungsschicht 44 eine Dicke von ca. 5,0–50,0 nm, vorzugsweise 10,0–40,0 nm, auf. Es sei angemerkt, dass die amorphe Maskierungsschicht 44 durch eine Polysiliziumschicht ersetzt werden kann.
  • Wie in 4 gezeigt, wird dann ein anistroper Trockenätzvorgang durchgeführt, um die Maskierungsschicht 44 zu ätzen wodurch ein Maskierungsspacer 44a gebildet wird, der die Seitenwand des sich erstreckenden TTO-Schichten 30a und 30b umgibt. Ein Neigungswinkel-Ionenimplantationsvorgang 50a wird durchgeführt, um Dotiersubstanzen wie BF2, P+, As+, In+, Ar+ und Dotiersubstanzen, die eine Ätzrate wahlweise zwischen einem implantierten Bereich und einem nicht-implantierten Bereich in den Maskierungsspacer 44a auf einer Seite der TTO-Schichten 30a und 30b verursachen können, zu implantieren.
  • Wie in 5 gezeigt, wird ein weiterer Neigungswinkel-Ionenimplantationsvorgang 50b durchgeführt, um auf der anderen Seite der TTO-Schichten 30a und 30b Dotiersubstanzen wie BF2 in den Maskierungsspacer 44a zu implantieren. Die Ionenimplantationsrichtung des Neigungswinkel-Ionenimplantationsvorgangs 50a ist entgegengesetzt zu der Richtung des Neigungswinkel-Ionenimplantationsvorgangs 50b.
  • Wie in 6 . gezeigt, wird der Maskierungsspacer 44a wahlweise geätzt. Der Maskierungsspacer 44a, der nicht mit BF2 dotiert ist, wird von der Seitenwand der TTO-Schichten 30a und 30b entfernt, wodurch ein asymmetrischer, einseitiger Siliziumspacer 44b gebildet wird. Es sei angemerkt, dass die Ausbildung des asymmetrischen, einseitigen Siliziumspacers 44b nicht auf das in dem bevorzugten Ausführungsbeispiel offenbarte Verfahren beschränkt sein soll. Das selektive Ätzen des Maskierungsspacers 44a kann durch Implantieren anderer Dotiersubstanzen als BF2 erreicht werden.
  • Wie in 7 gezeigt, wird ein Oxidationsvorgang durchgeführt, um den asymmetrischen, einseitigen Siliziumspacer 44b zu oxidieren, wodurch ein Siliziumoxid-Spacer 54 gebildet wird. Das Volumen des Spacers dehnt sich nach der Oxidation aus. Das Volumenausdehnungsverhältnis von Silizium zu Oxid beträgt ungefähr 1,4 zu 1,8.
  • Wie in 8 gezeigt, wird ein anisotroper Trockenätzvorgang durchgeführt. Unter Verwendung des Siliziumoxid-Spacers 54 als Ätzhartmaske wird die freigelegte Ätzstoppschicht 42 zuerst geätzt, bis die Oxidauflageschicht 12 und die Oberflächen der TTO-Schichten 30a und 30b freigelegt sind.
  • Wie in 9 gezeigt, wird dann ein weiterer anisotroper Trockenätzvorgang durchgeführt. Unter gemeinsamer Verwendung des Siliziumoxid-Spacers 54, der Ätzstoppschicht 42 und der TTO-Schichten 30a und 30b als Ätzhartmaske, wird das Halbleitersubstrat 10 in einer selbstausrichtenden Weise auf eine vorbestimmte Tiefe geätzt, wodurch ein Gategraben 60 ausgebildet wird.
  • Wie in 10 gezeigt, wird ein thermischer Oxidationsvorgang oder ein anderes Verfahren durchgeführt, um eine Opferoxidschicht 72 auf dem freigelegten Grabenboden und der freigelegten Grabenseitenwand des Gategrabens 60 auszubilden. Die Opferoxidschicht 72 kann durch eine dünne dielektrische Schicht ersetzt werden, ist aber nicht auf Oxid beschränkt. Die dünne dielektrische Schicht kann eine ISSG-Schicht (In Situ Steam Generated), eine LP-TEOS-Schicht (LP-Tetraethylorthosilikat) oder eine besonders dünne SiN-Schicht sein. Die dünne dielektrische Schicht erleichtert die selbstausrichtende Diffusion der Dotiersubstanzen in das Substrat, um selbstausrichtende Source-/Drain-Beriche zu bilden. Die dünne dielektrische Schicht kann, abhängig von den Erfordernissen des Vorgangs, entfernt werden. Nach der Ausbildung der Opferoxidschicht 72 wird ein CVD-Vorgang, wie LPCVD oder PECVD, durchgeführt, um ein dotiertes Polysilizium 74 über dem Substrat aufzubringen. Der Gategraben 60 wird mit dotiertem Polysilizium 74 gefüllt. Das dotierte Polysilizium 74 kann N-dotiert oder P-dotiert sein. Gemäß dem bevorzugten Ausführungsbeispiel ist das dotierte Polysilizium 74 N-dotiert.
  • Wie in 11 gezeigt, wird ein chemisch-mechanischer Poliervorgang (CMP-Vorgang) durchgeführt. Unter Verwendung der Ätzstoppschicht 42 als Polierstoppschicht wird das dotierte Polysilizium 74 poliert und eine geebnete Oberfläche des Substrats wird bereitgestellt. Nachfolgend wird ein CVD-Vorgang, wie LPCVD oder PECVD, durchgeführt, um eine Siliziumnitridschicht 82 umfassend über dem Substrat 10 abzulagern.
  • Als Nächstes werden die folgenden Schritte durchgeführt, um die aktiven Bereiche innerhalb des Unterstützungsschaltkreisbereichs 102 zu definieren: (1) Ablagerung einer Bor-dotierten Silikatglasschicht (BSG); (2) Ablagerung einer Polysiliziumschicht; (3) lithographische und ätzende Verfahren zum Definieren der aktiven Bereiche in dem Unterstützungsschaltkreisbereich 102; (4) Oxidation zum Oxidieren der aktiven Bereiche in dem Unterstützungsschaltkreisbereich; und (5) Füllen des Grabens für die flache Grabenisolierung und chemisch-mechanisches Polieren.
  • Nach der Definition der aktiven Bereiche innerhalb des Unterstützungsschaltkreisbereichs 102 wird eine Photoresistschicht (nicht gezeigt) gebildet, um den Speicherfeldbereich 100 zu „öffnen”, während die Photoresistschicht den Unterstützungsschaltkreisbereich 102 maskiert. Ein Ätzvorgang wird durchgeführt, um die Siliziumnitridschicht 82 vom Speicherfeldbereich 100 zu entfernen. Es sei angemerkt, dass thermische Prozesse, die während der Herstellung der aktiven Bereiche innerhalb des Unterstützungsschaltkreisbereichs 102 verwendet werden, gleichzeitig die Dotiersubstanzen innerhalb der dotierten Polysiliziumschicht 74 veranlassen, nach außen zu diffundieren, wodurch ein Diffusionsbereich 88, wie in 12 gezeigt, gebildet wird.
  • Wie in 13 gezeigt, wird die dotierte Polysiliziumschicht 74 entfernt, um den Gategraben 60 zu leeren. Nachfolgend wird die Opferoxidschicht 72 innerhalb des Gategrabens 60 entfernt. Eine konforme dielektrische Verkleidungsschicht 92, vorzugsweise ein Oxid, wird dann auf das Halbleitersubstrat 10 aufgebracht. Die dielektrische Verkleidungsschicht 92 bedeckt einheitlich die Innenoberfläche des Gategrabens 60.
  • Wie in 14 gezeigt, wird ein anisotroper Trockenätzvorgang durchgeführt, um die dielektrische Verkleidungsschicht 92 zu ätzen. Die dielektrische Verkleidungsschicht 92 am Boden des Grabens wird durchgeätzt, um die Bodenfläche des Gategrabens 60 freizulegen. Das Trockenätzen wird fortgeführt, um die freigelegte Bodenfläche des Gategrabens 60 bis zu einer vorbestimmten Tiefe zu ätzen. Die vorbestimmte Tiefe muss tiefer sein als die Tiefe der Verbindungsstelle des Diffusionsbereichs 88 am Boden des Gategrabens 60, um den Diffusionsbereich 88 in Source-/Drain-Bereiche 180 aufzuteilen. Ein geringfügig tieferer Gategraben 160 wird ausgebildet.
  • Nachfolgend wird, wie in 15 gezeigt, eine Gate-Oxidschicht 110 auf dem freigelegten Grabenboden und der Seitenwand des Gategrabens 160 ausgebildet, indem z. B. eine in-situ Dampfaufwachstechnologie (ISSG) eingesetzt wird. Wie insbesondere angegeben wird, ist die Gate-Oxidschicht 110 auf der Seitenwand des Gategrabens 160 wegen der dielektrischen Verkleidungsschicht 92 dicker als die Gate-Oxidschicht 110 am Grabenboden. Das dickere Oxid auf der Seitenwand des Gategrabens 60 kann die Kapazität zwischen dem Gate und den Source/Drain-Bereichen 180 verringern, wodurch die Leistungsfähigkeit der MOS-Transistorvorrichtung 200 verbessert wird.
  • Die dickere Gate-Oxidschicht liegt auf der Seitenwand des Gategrabens 160, ist aber nicht auf die Seitenwand beschränkt. Abhängig von den Anforderungen an die Vorrichtung in der Praxis kann die dickere Gate-Oxidschicht einen Bereich der Seitenwand des Gategrabens 160, die gesamte Seitenwand des Gategrabens 160 oder auch einen Bereich des Grabenbodens bedecken. Ein Kanalbereich 180 ist zwischen den Source-/Drain-Bereichen 180 ausgebildet.
  • Schließlich wird der Gategraben 160 mit leitfähigem Gatematerial 120, wie dotiertes Polysilizium, gefüllt. Nach der Ablagerung des dotierten Polysilizium wird ein CMP-Vorgang durchgeführt, um überschüssiges leitfähiges Gatematerial 120 außerhalb des Gategrabens 160 zu entfernen.

Claims (13)

  1. Verfahren zur Herstellung einer MOS-Transistorvorrichtung mit vertieftem Gate, gekennzeichnet durch: Vorsehen eines Halbleitersubstrats (10), wobei das Halbleitersubstrat (10) eine Hauptoberfläche (11), einen Arraybereich und einen Support-Scheltkreisbereich aufweist; Ausbilden einer Vielzahl von Grabenkondensatoren (20a, 20b) in dem Halbleitersubstrat (10), wobei jeder der Grabenkondensatoren (20a, 20b) mit einer Grabenoberseitenschicht (30a, 30b) bedeckt ist, die sich von der Hauptoberfläche (11) erstreckt; Ausbilden einer Spacer-Maskierungseinheit (54) auf den Seitenwänden der Grabenoberseitenschicht (30a, 30b); Verwenden der Spacer-Maskierungseinheit (54) als Ätzhartmaske, Trockenätzen des Halbleitersubstrats (10), wodurch ein selbstausrichtender Graben (22a, 22b) ausgebildet wird; Ausbilden einer dünnen dielektrischen Schicht (24a, 24b) auf einer Innenoberfläche des selbstausrichtenden Grabens (22a, 22b); Ausbilden eines dotierten Source-/Drain-Bereichs (26a, 26b); Ausbilden einer dielektrischen Verkleidung (92) auf der Seitenwand und dem Boden des selbstausrichtenden Grabens (22a, 22b); Durchführen eines Trockenätzvorgangs, um die dielektrische Verkleidung (92) am Boden des selbstausrichtenden Grabens (22a, 22b) durchzuätzen und dann Ätzen in das Halbleitersubstrat (10), wodurch ein Gategraben (60) gebildet wird, der den dotierten Source-/Drain-Bereich (26a, 26b) in einen Source-Diffusionsbereich und einen Drain-Diffusionsbereich (180) aufteilt; Ausbilden einer Gate-Oxidschicht (110) auf der Innenoberfläche des Gategrabens (60); und Ausbilden einer Gate-Materialschicht (120) auf der Gate-Oxidschicht (110).
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Halbleitersubstrat (10) eine Oxidauflageschicht (12) und eine Siliziumnitridauflageschicht (14), die auf der Hauptoberfläche (11) ausgebildet sind, aufweist.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Grabenoberseitenschicht (30a, 30b) Siliziumoxid umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Schritt des Ausbildens einer Spacer-Maskierungseinheit (54) auf den Seitenwänden der Grabenoberseitenschicht (30a, 30b) ferner gekennzeichnet ist durch: Ablagern einer Ätzstoppschicht (42) über dem Halbleitersubstrat (10), wobei die Ätzstoppschicht (42) die Auflageschicht und die Grabenoberseitenschicht (30a, 30b) bedeckt; Ablagern einer Maskierungsschicht (44) auf der Ätzstoppschicht (42); anisotropes Ätzen der Maskierungsschicht (44), um einen Maskierungsspacer (44a) auf einer Seitenwand der Grabenoberseitenschicht (30a, 30b) zu bilden; Durchführen eines Neigungswinkel-Ionenimplantationsvorgangs, um Dotiersubstanzen in den Maskierungsspacer (44a) auf zwei entsprechenden Seiten der Grabenoberseitenschicht (30a, 30b) zu implantieren; Durchführen eines selektiven Ätzvorgangs, so dass der Maskierungsspacer (44a), der nicht dotiert ist, entfernt wird, um eine Polysilizium-Hartmaske (44b) zu bilden; und Oxidieren der Polysilizium-Hartmaske (44b), um eine Spacer-Maskierungseinheit (54) zu bilden.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, das die Ätzstoppschicht (42) Siliziumnitrid umfasst.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Ätzstoppschicht (42) eine Dicke von 5,0–50,0 nm aufweist.
  7. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Maskierungsschicht (44) eine Polysiliziumschicht oder eine amorphe Siliziumschicht umfasst.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Maskierungsschicht (44) eine Dicke von 5,0–50,0 nm aufweist.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Dotiersubstanzen, die im ersten und zweiten Neigungswinkel-Ionenimplantationsvorgang verwendet werden, BF2, P+, As+, In+, Ar+ und Dotiersubstanzen umfassen, die eine Ätzraten-Selektivität zwischen einem implantierten Bereich und einem nicht-implantierten Bereich bewirken.
  10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Schritt des Ausbildens des dotierten Source-/Drain-Bereichs (180) ferner gekennzeichnet ist durch: Füllen des selbstausrichtenden Grabens (22a, 22b) mit einer dotierten Siliziumschicht (74); Ausführen eines thermischen Prozesses, um Dotiersubstanzarten der dotierten Siliziumschicht (74) anzutreiben, in das Halbleitersubstrat (10) zu diffundieren, wodurch ein Diffusionsbereich (88) gebildet wird; und Entfernen der dotierten Siliziumschicht (74).
  11. MOS-Transistorvorrichtung (200) mit vertieftem Gate, gekennzeichnet durch: ein Substrat (10), das mit einem Gategraben (60) versehen ist, wobei der Gategraben (60) eine Seitenwand und eine Bodenfläche umfasst; einen Source-/Drain-Diffusionsbereich (180), der auf der Seitenwand des Gategrabens (60) angeordnet ist; einen Gate-Kanalbereich (190), der auf der Bodenfläche des Gategrabens (60) angeordnet ist; eine Gate-Oxidschicht (110), die auf der Seitenwand und der Bodenfläche des Gategrabens (60) ausgebildet ist, wobei die Gate-Oxidschicht (110) eine erste Dicke an der Seitenwand des Gategrabens (60) und eine zweite Dicke an der Bodenfläche des Gategrabens (60) aufweist, und wobei die erste Dicke nicht gleich der zweiten Dicke ist; und einen Gate-Leiter (120) in dem Gategraben (60).
  12. MOS-Transistorvorrichtung (200) mit vertieftem Gate nach Anspruch 11, dadurch gekennzeichnet, dass die erste Dicke größer als die zweite Dicke ist.
  13. MOS-Transistorvorrichtung (200) mit vertieftem Gate nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass der Gate-Leiter (120) dotiertes Polysilizium umfasst.
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