CN101281886B - 凹入式栅极金属氧化物半导体晶体管装置及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 title claims description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 239000002019 doping agent Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000000428 dust Substances 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 5
- 125000006850 spacer group Chemical group 0.000 abstract 2
- 230000008569 process Effects 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 238000005498 polishing Methods 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
本发明提供一种利用TTO多晶硅间隙壁制作自对准栅极沟槽的方法。首先提供半导体基底，其上形成有焊垫氧化物层和焊垫氮化物层。多个沟槽电容器嵌入该半导体基底的存储器阵列区域。各个沟槽电容器具有从半导体基底主表面凸出的沟槽顶部氧化物(TTO)。多晶硅间隙壁形成于该凸出TTO的两个对立侧上，且该多晶硅间隙壁在氧化之后作为蚀刻硬掩模，用于在紧靠沟槽电容器的位置蚀刻形成凹入式栅极沟槽。
Description
技术领域
本发明一般而言涉及一种半导体装置的制作方法。具体而言，本发明涉及一种具有自对准形成凹入式栅极(recessed-gate)金属氧化物半导体(Metal-Oxide-Semiconductor，简称MOS)晶体管装置的方法。
背景技术
集成电路装置制作得越来越小，从而提高工作速度，使得装置更为便携，并降低装置的制造成本。然而，特定的设计存在最小特征尺寸，降低该最小特征尺寸必然会损坏装置之间电学隔离的完整性以及该装置的一致工作。例如，利用具有深沟槽(DT)存储电容器的垂直金属氧化物半导体场效应晶体管(MOSFET)的动态随机存取存储装置(DRAM)的最小特征尺寸约为70nm～0.15μm。小于该尺寸时，内部电场超过存储节点漏电的上限，这减小了在可接受水平下的保持时间。因此需要不同的方法与/或不同的结构以进一步降低集成电路装置的尺寸。
随着装置尺寸的不断缩小，亚微米尺寸MOS晶体管必须克服许多技术挑战。当MOS晶体管变得更窄，即其沟道长度减小时，例如结漏电、源极/漏极击穿电压、和数据保持时间的问题变得更为突出。
减小ULSI电路的物理尺寸的一种解决方案是形成凹入式或“沟槽型”晶体管，该晶体管的栅电极掩埋在形成于半导体基底内的凹槽中。通过使栅极延伸到半导体基底内，有效地延长了有效沟道长度，这种类型的晶体管减小了短沟道效应。
与在基底表面上形成有栅电极的平面栅极型晶体管不同，凹入式栅极MOS晶体管在蚀刻至基底内的凹陷的侧壁和底面上形成有栅极绝缘层，其中导电材料填充该凹陷。
然而，前述凹入式栅极技术仍有一些缺点。例如，用于容纳MOS晶体管凹入式栅极的凹槽式通过传统干法蚀刻工艺蚀刻形成于半导体晶片中。难以控制干法蚀刻并无法确保每个栅极沟槽在晶片中的深浅都完全相同。由于凹槽深度变化，出现阈值电压控制的问题。此外，沟道宽度变化可能导致驱动电流不足。另外，需要额外的光掩模以定义现有技术的凹入式栅极区域。这导致了源极/漏极焊盘区域变化以及接触电阻增大，因此影响阈值电压和驱动电流。
发明内容
本发明的一个目标是提供制作自对准凹入式栅极MOS晶体管的方法，以解决前述问题。
根据本发明，提供了一种凹入式栅极MOS晶体管装置的制作方法。提供具有主表面的半导体基底。焊垫氧化物层形成于该主表面上。多个沟槽装置嵌入于该半导体装置内。各个沟槽装置被沟槽顶层覆盖。该沟槽顶层从该主表面凸出。在该半导体基底上沉积衬垫层。衬垫层覆盖焊垫层和沟槽顶层。在衬垫层上沉积硅层。各向异性蚀刻该硅层以在沟槽顶层的侧壁上形成硅间隙壁。执行第一斜角度离子注入工艺，以将掺杂剂注入到位于沟槽顶层一侧的硅间隙壁。执行第二斜角度离子注入工艺，以将掺杂剂注入到位于沟槽顶层另一侧的硅间隙壁。未被注入的硅间隙壁被选择性除去，从而在沟槽顶层的侧壁上形成硅硬掩模。氧化该硅硬掩模以形成氧化物间隙壁。利用该氧化物间隙壁作为蚀刻硬掩模，干法蚀刻衬垫层、焊垫氧化物层和半导体基底，由此形成自对准沟槽。在沟槽的内表面上形成牺牲氧化物层或沉积的绝缘层。使用掺杂硅层填充该沟槽。执行热处理，从而驱动掺杂硅层的掺杂剂物质扩散到半导体基底内，由此形成自对准扩散区域。除去该掺杂硅层和牺牲氧化物层。在沟槽的侧壁和底部上形成介电衬垫。执行干法蚀刻工艺，从而蚀刻穿过位于沟槽底部的介电衬垫，且随后蚀刻至半导体基底内，由此形成将扩散区域分离为源极扩散区域和漏极扩散区域的栅极沟槽。在栅极沟槽的内表面上形成栅极氧化物层。在栅极氧化物层上形成栅极材料层。
本发明的凹入式栅极是通过自对准掩模方法形成。源极/漏极区域是通过P+掺杂多晶硅按照自对准方式的扩散而形成。这些是本发明的显著特征。
在阅读参照各个图示得到描述的优选实施例的下述详细描述之后，本发明的这些和其他目标对于本领域普通技术人员而言将变得显而易见。
附图说明
为了能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
图1至15是示出了根据本发明一个优选实施例的制作凹入式栅极的自对准方法的示意性剖面视图。
具体实施方式
请参阅图1至15，其绘示的是依据本发明一个优选实施例的一种利用沟槽顶部氧化物(Trench Top Oxide，又称为TTO)间隙壁来形成凹入式栅极MOS晶体管装置的自对准方法的示意性剖面图。如图1所示，提供例如硅基底、硅外延基底或者绝缘体上硅(SOI)的半导体基底10。随后在半导体基底10上沉积焊垫氧化物层12。接着在焊垫氧化物层12上沉积焊垫氮化物层14。
焊垫氧化物层12可以通过热氧化方法或者利用化学气相沉积(CVD)方法形成。通常，焊垫氧化物层12厚度约为10埃至500埃。焊垫氮化物层14可以通过低压CVD(LPCVD)或利用任何其他合适的CVD方法形成。优选地，焊垫氮化物层14厚度约为500埃至5000埃。
在半导体基底10的存储器阵列区100内，分别在深沟槽22a和深沟槽22b内形成深沟槽电容器20a和20b。
深沟槽电容器20a包含侧壁氧化物介电层24a和掺杂多晶硅层26a。深沟槽电容器20b包含侧壁氧化物介电层24b和掺杂多晶硅层26b。掺杂多晶硅层26a和26b分别用作深沟槽电容器20a和20b的一个电容器电极。
为简化说明，仅在图中示出了深沟槽电容器20a和20b的上部。应该理解，深沟槽电容器20a和20b还包括用做另一个电容器电极的埋入式极板，其未示于图中。
如图2所示，进行所谓的“单边埋入导电带(Single-Sided Buried Strap，又称为SSBS)”工艺，在深沟槽电容器20a和20b上分别形成单边埋入导电带28a和28b。随后，形成沟槽顶部氧化物层(TTO)30a和30b，从而分别覆盖单边埋入导电带28a和28b。沟槽顶部氧化物层30a和30b从半导体基底10的主表面11凸出。
前述的SSBS工艺通常包括步骤：将侧壁氧化物介电层以及掺杂多晶硅层(或者所谓的Poly-2)回蚀刻至第一深度；再填入另一多晶硅层(或所谓的Poly-3)；回蚀刻Poly-3至第二深度；在凹槽的内侧壁上形成不对称的间隙壁；蚀刻未被该不对称间隙壁覆盖的Poly-3和Poly-2；使用TTO绝缘层填充该凹槽；以及通过化学机械抛光工艺抛光TTO绝缘层。
如图3所示，在形成SSBS 28a和28b后，剥除垫氮化物层14可以使用本领域已知的方法，例如可采用湿法蚀刻方法，例如浸泡在热磷酸溶液中，但不限于此。
进行例如低压CVD(LPCVD)或等离子体增强CVD(PECVD)的化学气相沉积(CVD)工艺，从而在存储器阵列区域100和周边电路区域102内的半导体基底10上沉积共形蚀刻终止层42。根据本发明优选实施例，蚀刻终止层42包括氮化硅，其中该蚀刻终止层的厚度约为50埃至500埃，优选为100埃至300埃。
进行例如LPCVD或PECVD的另一个CVD工艺，在蚀刻终止层42上沉积掩模层44。根据本发明优选实施例，掩模层44的厚度约为50埃至500埃，优选为100埃至400埃。请注意，可以使用多晶硅层替代非晶掩模层44。
如图4所示，随后进行各向异性干法蚀刻工艺，蚀刻多晶硅层44，由此形成围绕凸出TTO层30a和30b的侧壁的掩模间隙壁44a。进行斜角度离子注入工艺50a，从而注入例如BF2、P+、As+、In+、Ar+的掺杂剂以及可以导致注入区域和未注入区域之间蚀刻速率选择性的掺杂剂。
如图5所示，进行另一斜角度离子注入工艺50b，将例如BF2的掺杂剂注入TTO层30a和30b另一侧上的掩模间隙壁44a。斜角度离子注入工艺50a的离子注入方向于斜角度离子注入工艺50b的方向相反。
如图6所示，选择性蚀刻掩模间隙壁44a。从TTO层30a和30b侧壁除去未掺杂BF2的掩模间隙壁44a，由此形成不对称的单侧硅间隙壁44b。注意，对称掩模间隙壁44b的形成不应限于优选实施例中所描述的方法。可以通过注入BF2之外的掺杂而完成掩模间隙壁44a的选择性蚀刻。
如图7所示，进行氧化工艺，将掩模间隙壁44b氧化成氧化硅间隙壁54。间隙壁的体积在氧化之后膨胀。从硅到氧化物的体积膨胀约1.4至1.8倍。
如图8所示，进行各向异性干法蚀刻工艺。利用氧化硅间隙壁54作为蚀刻硬掩模，首先蚀刻暴露的蚀刻终止层42，直到暴露出焊垫氧化物层12以及TTO层30a和30b的顶面。
如图9所示，随后进行另一各向异性干法蚀刻工艺。利用氧化硅间隙壁54、蚀刻终止层42以及TTO层30a和30b作为蚀刻硬掩模，按照自对准的方式将半导体基底10蚀刻到预定深度，由此形成栅极沟槽60。
如图10所示，进行热氧化工艺或其他方法，在栅极沟槽60的暴露沟槽底部和沟槽侧壁上形成牺牲氧化物层72。可以使用薄介电层替代牺牲氧化物层72，但是不限于氧化物。薄介电层可以是ISSG层、LP-TEOS层或者超薄SiN层。薄介电层有助于掺杂剂自对准扩散到基底内以形成自对准源极/漏极区域。根据工艺要求，可以除去该薄介电层。在形成牺牲氧化物层72之后，进行例如LPCVD或PECVD的CVD工艺，在基底上沉积掺杂多晶硅层74。用掺杂多晶硅层74填满栅极沟槽60。掺杂多晶硅层74可以是N型掺杂或者P型掺杂。根据本发明的优选实施例，掺杂多晶硅层74为N型掺杂。
如图11所示，进行化学机械抛光(CMP)工艺。利用蚀刻终止层42作为抛光终止层，抛光掺杂多晶硅层74并提供基底的平坦化表面。然后，进行例如LPCVD或PECVD的CVD工艺，从而在基底10上毯状沉积氮化硅层82。
接下来，进行下述步骤以定义周边电路(Support Circuit)区域内的有源区：(1)沉积硼掺杂硅酸盐玻璃(BSG)层；(2)沉积多晶硅层；(3)执行光刻和蚀刻工艺以在周边电路区域内定义有源区；(4)执行氧化工艺以氧化周边电路区域内的有源区；(5)用于浅沟槽隔离的沟槽填充以及化学机械抛光。
在完成周边电路区域内的有源区的定义之后，将周边电路区域以光刻胶(图未示)覆盖住，并使存储器阵列区100打开。执行蚀刻工艺，除去存储器阵列区100内的氮化硅层82。需注意的是，在制作周边电路区域内的有源区期间使用的热工艺，同时使掺杂多晶硅层74内部的掺杂剂向外扩散，由此形成掺杂区域88，如图12所示。
如图13所示，除去将掺杂多晶硅层74，空出栅极沟槽60。然后，除去栅极沟槽60内的牺牲氧化物层72。接着，在半导体基底10上沉积共形介电衬垫层92。介电衬垫层92均匀地覆盖栅极沟槽60的内表面。
如图14所示，进行各向异性干法蚀刻工艺，蚀刻介电衬垫层92。蚀刻穿过沟槽底部的介电衬垫层92以暴露栅极沟槽60的底面。该干法蚀刻继续蚀刻栅极沟槽60的暴露底面至预定深度。该预定深度需大于栅极沟槽60底部的扩散区域88的结深度，从而将扩散区域88分裂为漏极/源极区180。由此形成略微更深的栅极沟槽160。
随后，如图15所示，通过采用例如同步蒸汽生长(In-Situ Steam Growth，简称为ISSG)技术，在栅极沟槽160的暴露沟槽底部以及侧壁上形成栅极氧化物层110。如特别地指出，由于介电衬垫层92的原因，栅极沟槽160侧壁上的栅极氧化物层110厚于沟槽底部上的栅极氧化物层110。栅极沟槽160侧壁上更厚的氧化物可以降低栅极和漏极/源极掺杂区180之间的电容，由此改善MOS晶体管装置的特性。
较厚的栅极氧化物层位于栅极沟槽160的侧壁上，但不以位于侧壁上为限。依据装置的实际需要，较厚的栅极氧化物层可以覆盖栅极沟槽160侧壁的一部分、栅极沟槽160的整个侧壁、或还覆盖部分底部。
最后，在栅极沟槽160内填入导电栅极材料层120，例如掺杂多晶硅。在沉积该掺杂多晶硅之后，进行CMP工艺以除去栅极沟槽160外部的过量的导电栅极材料120。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (13)
1.一种凹入式栅极金属氧化物半导体晶体管装置的制作方法，包含：
提供半导体基底，其中所述半导体基底具有主表面、阵列区域和周边电路区域，所述半导体基底在主表面上具有焊垫氧化物层；
在所述半导体基底中形成多个沟槽电容器，其中各个所述沟槽电容器都被从所述主表面凸出的沟槽顶层所覆盖；
在所述沟槽顶层的侧壁上形成间隙壁掩模单元；
使用所述间隙壁掩模单元为蚀刻硬掩模，干法蚀刻所述半导体基底，由此形成自对准沟槽；
在所述自对准沟槽的内表面上形成薄介电层；
形成掺杂的源极/漏极区域；
在所述自对准沟槽的侧壁和底部上形成介电衬垫层；
执行干法蚀刻以蚀刻穿过位于所述自对准沟槽底部的所述介电衬垫层且随后蚀刻到所述半导体基底内，由此形成将所述掺杂的源极/漏极区域分裂为源扩散区域和漏扩散区域的栅极沟槽；
在所述栅极沟槽的内表面上形成栅极氧化物层；以及
在所述栅极氧化物层上形成栅极材料层。
2.如权利要求1所述的方法，其中所述半导体基底具有形成于所述主表面上的焊垫氧化物层和焊垫氮化硅层。
3.如权利要求1所述的方法，其中所述沟槽顶层包括氧化硅。
4.如权利要求1所述的方法，其中在所述沟槽顶层的侧壁上形成所述间隙壁掩模单元还包括步骤：
在所述半导体基底上沉积蚀刻终止层，所述蚀刻终止层覆盖所述焊垫氧化物层和所述沟槽顶层；
在所述蚀刻终止层上沉积掩模层；
各向异性蚀刻所述掩模层以在所述沟槽顶层的侧壁上形成掩模间隙壁；
执行斜角度离子注入工艺，将掺杂剂注入所述沟槽顶层的两个相应侧上的所述掩模间隙壁内；
执行选择性蚀刻，未掺杂的所述掩模间隙壁被除去；以及
氧化剩余的所述掩模间隙壁以形成所述间隙壁掩模单元。
5.如权利要求4所述的方法，其中所述蚀刻终止层包括氮化硅。
6.如权利要求4所述的方法，其中所述蚀刻终止层的厚度介于50埃至500埃之间。
7.如权利要求4所述的方法，其中所述掩模层包括多晶硅或者非晶硅层。
8.如权利要求4所述的方法，其中所述掩模层的厚度介于50埃至500埃之间。
9.如权利要求4所述的方法，其中所述斜角度离子注入工艺中使用的掺杂剂包括导致注入区域和未注入区域之间蚀刻速率选择性的掺杂剂。
10.如权利要求4所述的方法，其中所述斜角度离子注入工艺中使用的掺杂剂包括BF2、P+、As+、In+或Ar+。
11.如权利要求1所述的方法，其中形成所述掺杂的源极/漏极区域包括步骤：
使用掺杂硅层填充所述自对准沟槽；
执行热处理以驱动所述掺杂硅层的掺杂剂物质扩散到所述半导体基底内，由此形成扩散区域；以及
除去所述掺杂硅层。
12.一种凹入式栅极金属氧化物半导体晶体管装置，包含：
基底，其上具有栅极沟槽，其中所述栅极沟槽具有侧壁及底面，介电衬垫层形成于所述沟槽的侧壁上；
漏极/源极扩散区，设于所述栅极沟槽的所述侧壁上；
栅极沟道区域，位于所述栅极沟槽的所述底面；
栅极氧化物层，形成在所述栅极沟槽的底面及所述介电衬垫层上，其中所述介电衬垫层和栅极氧化物层在所述栅极沟槽的侧壁上具有第一厚度，而所述栅极氧化物层在所述栅极沟槽的底面具有第二厚度，且其中所述第一厚度大于第二厚度；以及
栅极导体，嵌入在所述栅极沟槽中。
13.如权利要求12所述的凹入式栅极金属氧化物半导体晶体管装置，其中所述栅极导体包含掺杂多晶硅。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW095114100A TWI323498B (en) | 2006-04-20 | 2006-04-20 | Recessed gate mos transistor device and method of making the same |
| US11/696,163 US7679137B2 (en) | 2006-04-20 | 2007-04-03 | Method for fabricating recessed gate MOS transistor device |
| US11/696,163 | 2007-04-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101281886A CN101281886A (zh) | 2008-10-08 |
| CN101281886B true CN101281886B (zh) | 2010-04-07 |
Family
ID=38618672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101099813A Active CN101281886B (zh) | 2006-04-20 | 2007-06-11 | 凹入式栅极金属氧化物半导体晶体管装置及其制作方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7679137B2 (zh) |
| JP (1) | JP4810504B2 (zh) |
| CN (1) | CN101281886B (zh) |
| DE (1) | DE102007018760B4 (zh) |
| TW (1) | TWI323498B (zh) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI302355B (en) * | 2006-04-20 | 2008-10-21 | Promos Technologies Inc | Method of fabricating a recess channel array transistor |
| TWI278043B (en) * | 2006-05-12 | 2007-04-01 | Nanya Technology Corp | Method for fabricating self-aligned recessed-gate MOS transistor device |
| US20080194068A1 (en) * | 2007-02-13 | 2008-08-14 | Qimonda Ag | Method of manufacturing a 3-d channel field-effect transistor and an integrated circuit |
| TWI343631B (en) * | 2007-06-20 | 2011-06-11 | Nanya Technology Corp | Recess channel mos transistor device and fabricating method thereof |
| TWI373101B (en) * | 2007-10-18 | 2012-09-21 | Nanya Technology Corp | Method for fabricating self-aligned recess gate trench |
| TWI368324B (en) * | 2007-11-06 | 2012-07-11 | Nanya Technology Corp | Recessed-gate transistor device and mehtod of making the same |
| TWI368297B (en) * | 2007-11-27 | 2012-07-11 | Nanya Technology Corp | Recessed channel device and method thereof |
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-
2006
- 2006-04-20 TW TW095114100A patent/TWI323498B/zh active
-
2007
- 2007-04-03 US US11/696,163 patent/US7679137B2/en active Active
- 2007-04-20 DE DE102007018760A patent/DE102007018760B4/de active Active
- 2007-06-11 CN CN2007101099813A patent/CN101281886B/zh active Active
- 2007-06-12 JP JP2007155416A patent/JP4810504B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2008258556A (ja) | 2008-10-23 |
| DE102007018760A1 (de) | 2008-11-06 |
| TW200741981A (en) | 2007-11-01 |
| CN101281886A (zh) | 2008-10-08 |
| US7679137B2 (en) | 2010-03-16 |
| JP4810504B2 (ja) | 2011-11-09 |
| DE102007018760B4 (de) | 2011-03-03 |
| TWI323498B (en) | 2010-04-11 |
| US20070246755A1 (en) | 2007-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |