KR20030020290A - 트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는방법, 트렌치의 상위 부분에 절연 칼러를 포함하는커패시티브 저장 트렌치 디램 셀 및 커패시티브 저장트렌치 디램 셀의 저장 트렌치의 상위 부분에 절연 칼러를형성하는 방법 - Google Patents

트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는방법, 트렌치의 상위 부분에 절연 칼러를 포함하는커패시티브 저장 트렌치 디램 셀 및 커패시티브 저장트렌치 디램 셀의 저장 트렌치의 상위 부분에 절연 칼러를형성하는 방법 Download PDF

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Abstract

저장 트렌치 DRAM 셀의 저장 트렌치 내에 비교적 얇고 균일한 절연 칼러를 형성하는 방법이 제공된다. 질화물 라이너가 실리콘 트렌치 벽 상에 증착된다. 질화물 라이너는 직접 실리콘 벽 상에, 또는 아래의 산화물 층 위에 증착될 수 있다. 그 다음에는 무정형 실리콘 층이 질화물 라이너 위에 증착된다. 실리콘 질화물 층이 무정형 실리콘의 산화된 표면 위에 증착된다. 레지스트가 트렌치의 하위 부분 내에 형성되고, 무정형 실리콘 윗면의 노출된 실리콘 질화물 층이 제거되어, 무정형 실리콘 층의 상위 부분을 노출시킨다. 그 다음에는, 무정형 실리콘 층의 상위 부분이 산화되어 트렌치의 전체 경계를 따라 비교적 얇고 균일한 칼러를 형성한다. 무정형 실리콘 층 아래의 질화물 라이너는 무정형 실리콘 층의 두께 균일성을 향상시킴으로써 결과적인 산화물 칼러의 균일성을 향상시킨다. 질화물 라이너는 또한 무정형 실리콘 층이 산화되는 동안 실리콘 트렌치 벽의 측면 산화를 제한하는 작용을 한다. 칼러 아래의 질화물 라이너는 또한 셀 작동에 있어서 셀 전하를 칼러-기판 계면에서 제어하는데 효과적이다.

Description

트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는 방법, 트렌치의 상위 부분에 절연 칼러를 포함하는 커패시티브 저장 트렌치 디램 셀 및 커패시티브 저장 트렌치 디램 셀의 저장 트렌치의 상위 부분에 절연 칼러를 형성하는 방법{SELF-LIMITING POLYSILICON BUFFERED LOCOS FOR DRAM CELL}
커패시티브 저장 트렌치는 공통적으로 DRAM 셀 내에 사용된다. 트렌치 커패시터는 실리콘 기판 내에 통상적으로 형성된 3차원 구조이다. 종래의 트렌치 커패시터는 기판 내로 트렌치를 식각함으로써 형성된다. 통상적으로, 트렌치는 커패시터의 한 플레이트(plate)로서 기능하는 n+ 도핑된 폴리실리콘으로 채워져 있다(저장 노드로 일컬어짐). 커패시터의 제 2 플레이트는 "매립 플레이트(buried plate)"로 일컬어지는데, 예를 들어 n+ 도펀트(dopant)를 도펀트 소스로부터 트렌치의 하위 부분을 둘러싸고 있는 기판의 영역 내로 확산시킴으로써 형성된다. 유전체 층이 제공되어 두 플레이트를 분리시킴으로써 커패시터를 형성한다. 트렌치의 상위 부분을 통해 발생하는 기생 누설을 수용 가능한 수준으로 저지 또는 감소시키기 위해서, 충분한 두께를 갖는 산화물 칼러가 그 안에 제공된다. 전형적으로, 산화물 칼러는 기생 누설을 미소량으로 감소시킬 만큼 충분히 두껍다. 종래 기술에 따른 트렌치 커패시터 DRAM 셀이 본 발명의 양수인에게 양도된 미국 특허번호 5,981,332, 만델만 외, "반도체 소자 내 기생 누설의 감소"에 개시되어 있다.
알려진 바와 같이, 소자의 축소에 대한 끊임없는 수요는 밀도가 높고 최소 배선 폭(feature size) 및 셀 면적이 작은 DRAM 셀의 설계를 촉진해 왔다. 예를 들어, 설계 척도는 0.25 마이크론(㎛)으로부터 약 0.12 nm 및 그 이하까지 감소했다. 더 작은 기본 척도에서, 매립 플레이트로부터 수직 기생 MOSFET 누설을 억제하는 것은 더 작은 트렌치 규모로 인해 더 어렵게 되었다. 이것은, 트렌치를 더 작게 만들려면 트렌치를 채우는 칼러의 두께가 그만큼 감소해야 하기 때문이다. 그러나, 기생 누설을 수용 가능한 수준 이하로 감소시키려면, 칼러 두께는 동작 전압 조건에 따라 최소의 크기가 되어야 한다. 칼러 두께는 더 작은 트렌치를 채우는 것을 방해한다.
트렌치 칼러 제조의 어려움 중 하나는, 셀 제조시 수행되는 고온 공정 단계 에서, 일반적으로 실리콘 기판 내 저장 트렌치 형상의 측면이 성장 또는 확장하는 경향이 있다는 점이다. 이것은 트렌치 벽 위에서 칼러를 형성하는 물질의 열 산화 공정 중에 특히 그러하다. 그러한 산화 단계는 실리콘 기판의 동시 산화로 인해 저장 트렌치의 상당한 측면 성장을 유발할 수 있다. 이것은 특히 하이브리드 DRAM 셀의 제조시에 해로운데, 하이브리드 DRAM 셀에는 동일한 저장 트렌치 내의 수직 게이트 MOSFET이 존재하고, 비트라인 콘택트가 MOSFET의 인접 수직 게이트 채널 위에 위치해 있다. 그러한 배열에서, 트렌치의 측면 성장은 비트라인 콘택트 영역을 감소시킴으로써 셀 크기 감축을 제한하거나 소자의 결함을 유발한다.
실리콘 기판의 산화에 의한 트렌치 칼러 제조의 또 다른 어려움은, 산발적인 응집으로 인한 범프(bump) 없이, 그리고 국부적인 산화율에 대한 결정학적 효과로 인한 두께의 변이가 없이 트렌치 경계에 두께가 균일한 칼러를 만들 수 있는가이다. 두 효과는 모두 칼러 내 칼러-실리콘 기판 계면 전하를 효과적으로 조절하는 것을 어렵게 만든다. 전하 조절을 못하면, 수직 기생 누설을 억제하고 부유체 효과 (floating body effect)를 최소화하기 어렵다.
본 발명은 본 발명의 양수인에게 각각 양도된 공동계류중인 출원 "수직 MOSFET 및 3F 비트라인을 갖는 6F2 트렌치 커패시터 DRAM 셀에 대한 구조 및 공정", 대리인 문서번호 FI9-99-0289 및 "수직 셀의 마스크 없는 단일면 매립 스트랩 형성을 위한 공정", 대리인 문서번호 FI9-99-0290의 발명과 관련된다.
본 발명은 일반적으로 다이나믹 랜덤 액세스 메모리(dynamic random access memory: DRAM) 셀에 관한 것이다. 더 상세하게는, 본 발명은 DRAM 셀의 커패시티브(capacitive) 저장 트렌치 내에 얇은 절연 칼러(collar)를 형성하는 공정에 관한 것이다.
도 1은 종래 기술에 따른 전형적인 트렌치 커패시터 DRAM 셀의 횡단면도이다.
도 1a 및 도 1b는 각각 수직 게이트 트렌치 커패시터 DRAM 셀을 도시하는 횡단면도 및 평면도이다.
도 3a 내지 도 3j는 도 1 및 도 2에 도시된 트렌치 커패시터 DRAM 셀에서 전형적으로 사용되는 개량된 산화물 칼러를 제조하는 다양한 공정 단계를 도시하는 횡단면도이다.
본 발명에 따르면, 커패시티브 저장 트렌치를 갖는 DRAM 셀이 칼러의 경계에서 두께가 균일하고 비교적 얇은 절연 칼러 구조를 갖도록 제조된다. 트렌치는 실리콘 기판 내에 최초로 형성된다. 그리고는, 아래에 있는 질화물 라이너(liner)가실리콘 트렌치 벽 위에 무정형(amorphous) 실리콘 층을 그 위에 증착하기 전에 형성된다. 질화물 라이너는 직접 실리콘 벽 위에 또는 아래의 산화물 층 위에 증착될 수 있다. 그리고는 무정형 또는 다결정 실리콘 층이 증착되고, 이어서 무정형/다결정 실리콘의 윗면에 얇은 산화물이 형성되며, 이어서 얇은 실리콘 질화물 층이 얇은 산화물의 윗면에 증착된다. 그리고는 트렌치의 하위 부분에 레지스트가 형성되어 무정형 실리콘 층의 상위 부분을 노출시킨다. 트렌치의 노출된 상위 부분 내의 실리콘 질화물 층이 제거되고, 이어서 트렌치의 하위 부분 내 레지스트가 제거된다. 그리고는 무정형 실리콘의 상위 부분(실리콘 질화물 층에 의해 덮여 있지 않음)이 산화되어 모든 무정형 실리콘을 소모하고 트렌치 경계 전체에 걸쳐 비교적 얇고 균일한 칼러를 만든다.
칼러 아래의 질화물은 증착된 무정형 실리콘의 두께의 균일성을 향상시켜 결과적인 산화물 칼러의 균일성이 향상되도록 작용한다. 또한, 칼러 아래의 질화물은 무정형 실리콘 층이 산화되는 동안 실리콘 트렌치 벽의 측면 산화를 제한하도록 작용함으로써 스스로를 억제한다. 중요한 것은, 칼러 아래의 질화물은 또한 칼러-기판 계면에서 셀 전하를 제어하는 셀 작용에서 효과적이라는 점이다.
칼러가 형성된 후, 실리콘 질화물, 산화물, 다결정 실리콘(산화되지 않은 임의의 무정형 실리콘은 다결정 실리콘으로 결정화된다), 트렌치의 하위 부분 내 다결정 실리콘 층 아래의 산화물 및 실리콘 산화물이 제거되고, 이 하위 부분에 매립 플레이트가 형성된다. 그리고는 노드 절연 층이 매립 플레이트 위에 형성되고, n+ 도핑된 폴리실리콘은 제 2 플레이트 또는 저장 노드를 형성하는데 사용된다. 예컨대 수직 게이트 MOSFET 응용에서, 트렌치 윗면 산화물은 저장 노드를 트렌치 내에 형성된 수직 MOSFET 게이트로부터 분리하는데 사용된다, 다른 MOSFET 응용에서, 저장 노드는 기판의 표면에서 예컨대 측면 MOSTEF의 확산 영역까지 확장될 수 있다
그러므로, 개량된 트렌치 커패시터 메모리 셀을 제공하는 것이 본 발명의 목적이다.
본 발명의 또 하나의 목적은 개량된 트렌치 커패시터 DRAM 셀 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 또 하나의 목적은 트렌치의 상위 부분 내 얇은 질화물 층 위에 두께가 균일하고 비교적 얇은 절연 칼러를 갖는 트렌치 커패시터 메모리 셀을 제조하는 방법을 제공하는 것이다.
본 발명의 부가적인 목적은, 제조 열 처리 중에 저장 트렌치의 측면 성장 또는 확장을 최소화함으로써 표면에서 셀의 전기적 접촉(contact) 면적을 최대화하는 트렌치 커패시터를 갖는 DRAM 셀을 제조하는 방법을 제공하는 것이다.
본 발명의 다른 부가적인 목적은 칼러 형성 물질 층의 산화가 스스로 억제되도록 DRAM 셀의 커패시티브 트렌치 내에 절연 칼러를 제조하는 방법을 제공하는 것이다.
본 발명의 전술한 또는 다른 목적, 특성 및 이점은 첨부 도면에 도시된 바람직한 실시예에 대한 더 상세한 설명에 의해 분명해질 것인 바, 첨부 도면에서 동일한 참조번호는 본 발명의 동일한 요소를 나타낸다.
도면에 도시되고 여기서 설명되는 다양한 DRAM 셀은 배율(scale)이 맞지 않으며, 단지 본 발명에 대한 이해를 돕기 위해 제공된 것이라는 점에 유의해야 한다. 아래의 설명에서 셀 구조 및 공정 단계의 다양한 세부 사항은 본 발명의 특정 관점에 대한 이해를 돕기 위해 제공된 것라는 점에 유의해야 한다. 그러나, 그러한 세부 사항의 일부 또는 전부 없이도 본 발명이 실시 가능하다는 것은 당업자에게 자명할 것이다. 또한, 본 발명이 모호해지지 않도록, 공지된 구조 및 공정 단계에 대한 불필요한 세부적 설명은 하지 않을 것이다.
본 발명은 집적 회로(integrated circuit: IC)에 사용되는 메모리 셀에 관한 것이고, 더 상세하게는, IC에 사용되는 트렌치 커패시터 DRAM 셀에 관한 것이다. 통상적으로, 다수의 IC들이 실리콘 웨이퍼 위에 병렬적으로 형성된다. 처리가 끝난 후, 웨이퍼가 잘려서 IC들이 개별적인 칩으로 분리된다. 그러면 칩들은 포장되어, 예컨대 컴퓨터 시스템, 휴대폰, 개인 디지탈 보조기(personal digital assitant: PDA) 및 다른 전자 제품에 사용되는 완성품이 된다.
도 1을 참조하면, n-채널 MOSFET을 사용하는 전형적인 종래의 트렌치 커패시터 DRAM 셀(1)이 본 발명의 설명을 돕기 위해 도시되어 있다. 이러한 통상의 트렌치 커패시터 DRAM 셀은, 예컨대 네스비트 외, "자기 정렬된 매립 스트랩(self-aligned buried strap: BEST)을 갖는 0.6㎛2256 Mb 트렌치 DRAM 셀", IEDM 93-627에 설명되어 있는데, 이는 본 명세서에서 모든 목적으로 참조될 것이다. 전형적으로 그러한 셀의 어레이는 워드라인 및 비트라인에 의해 연결되어 DRAM 칩을 형성한다.
DRAM 셀(1)은 실리콘 기판(5)의 하위 부분에서 형성된 트렌치 커패시터(3)을 포함한다. 전형적으로, 트렌치는 n-도펀트로 강하게 도핑되어 있는 폴리실리콘(7)으로 채워져 있다. 폴리실리콘은 "저장 노드"로 일컬어지는 커패시터의 한 플레이트로서 기능한다. n-형 도펀트로 도핑된 매립 플레이트(9)는 트렌치의 하위 부분을 둘러싼다. 노드 유전체(13)는 커패시터의 두 플레이트를 분리시킨다. 트렌치의 상위 부분에 칼러(11)가 만들어져 기생 누설을 줄인다. n-형 도펀트를 포함하는 매립 웰(buried well)(15)이 제공되어 어레이 내 DRAM 셀의 매립 플레이트를 연결한다. 매립 웰 위에는 p-웰(17)이 있다. p-웰은 저(低)누설 n-채널 MOSFET이 적절하게 동작하도록 올바른 도핑 유형 및 농도를 위해 제공된다.
실리콘 기판의 윗면에서, DRAM 셀은 MOSFET(19)을 포함한다. 트랜지스터는 n-형 도펀트를 포함하는 게이트(21), 소스(23) 및 드레인(25) 확산 영역을 포함한다. 당업자에게 잘 알려져 있는 바와 같이, 소스 및 드레인의 지정은 트랜지스터의 작동에 달려 있다. 게이트는 워드라인을 나타낸다. 워드라인이 커패시터로의 연결을 개폐하므로, 그것은 통상 "능동 워드라인"으로 일컬어진다. 트랜지스터는 확산 영역(27)("노드 확산"으로 일컬어짐) 및 매립 스트랩(28)을 통해 트렌치 커패시터로 연결된다.
얇은 트렌치 절연(shallow trench isolation: STI)(29)이 제공되어 DRAM 셀을 다른 셀 또는 소자로부터 절연시킨다. 도시된 바와 같이, 워드라인(31) 게이트 스택(stack)이 트렌치 위에 형성되어 있고 STI에 의해 그로부터 절연되어 있다. 워드라인 게이트 스택(31)은 "통과 워드라인"으로 일컬어진다. 이러한 구성은 접힌(folded) 비트라인 아키텍쳐로 일컬어진다.
층간 유전체 층(interlevel dielectric layer)(33)이 워드라인 위에 형성된다. 비트라인을 나타내는 도전층(conductive layer)(35)이 층간 유전체 층 위에 형성된다. 비트라인 콘택트(도시되지 않음)가 층간 유전체 층(33) 내에 제공되어 확산(23)을 비트라인에 접속시킨다. 도 1a 및 2b는 또 다른 트렌치 커패시터 DRAM셀을 도시한다. 도 1의 셀과 도 1a 및 도 1b의 셀 사이의 차이점 하나는 도 1a 및 도 1b의 셀은 수직 게이트 트렌치 커패시터 DRAM 셀 구조를 사용하여 게이트가 커패시터와 같은 트렌치 내에 형성된다는 것이다.
도 1a를 참조하면, 노드 유전체(45)를 둘러싼 n-형 도펀트로 도핑된 매립 플레이트 영역(43)을 갖는 수직 게이트 트렌치 커패시터 DRAM 셀(41)이 도시되어 있다. 플레이트 영역(43) 내 도펀트 확산은 노드를 넘어 충분히 확장됨으로써 인접 셀의 n-도핑된 플레이트 영역에 연결된다. 전형적으로, 트렌치의 하위 부분은 도 1에서 도시된 바와 유사하게 n-형 도펀트로 강하게 도핑된 폴리실리콘(47)으로 채워져 있다. 그것은 셀의 저장 노드 또는 제 2 플레이트를 형성한다. 산화물 칼러(49)는 도 1a에 도시된 게이트 산화물(51) 및 매립 스트랩(53)으로 채워진 트렌치 벽의 부분을 제외한 트렌치의 상위 부분을 둘러싼다. 게이트 산화물(51)은 트렌치에서 형성된 수직 게이트(55)의 게이트 산화물이다. 트렌치 벽의 주변 부분은 게이트 신화물(51) 및 매립 스트랩(53)으로 둘러싸여 있고, 도 2a의 평면도의 비트라인(58)의 넓이에 의해 대략적으로 정의된다. 게이트(55)는 트렌치를 채우며, 칼러(49) 및 수직 게이트 산화물(51)에 의해 둘러싸여 있고, 강하게 도핑된 n+ 폴리실리콘으로 이루어져 있다. 게이트(55)는 트렌치 윗면 산화물 층(57)에 의해 저장 노드(47)로부터 분리되어 있다. 매립 스트랩 영역(53)은 n-형 도펀트가 트렌치로부터 확산됨으로써 형성된다. 비트라인(58)의 셀 콘택트는 n-형 도펀트에 의해 강하게 도핑된 폴리실리콘 비트라인 콘택트 영역(59)을 통해 만들어진다. 아래의 비트라인 콘택트 영역(59)는 n-형으로 도핑된 기판 확산 영역(61)이다. 게이트(55)의 워드라인 콘택트는 메탈러지(metallurgy)(63)를 통해 만들어지는데, 그 메탈러지는 질화물 층(65)에 의해 비트라인(58)로부터 절연되어 있고, 질화물 측벽(67)에 의해 폴리실리콘 영역(59)으로부터 절연되어 있다. 전술한 바와 같이, 더 작은 기본 척도에 의해 더 작은 트렌치를 생산하려면 폴리(poly)로 채울 수 있는 얇은 트렌치가 필요하다. 그러나, 더 얇은 칼러는, 더 작은 트렌치를 채울 수 있게 하지만, 기생 누설을 바람직한 수준으로 줄이는데 부적당할 수 있다. 또한, 더 얇은 칼러를 제조하려면, 산화 중의 측면 성장을 억제해야 하고, 벽 표면에서 산발적인 응집 범프 없이 균일한 두께를 형성해야 한다.
도 3a를 참조하면, 본 발명에 따른 산화물 칼러 형성의 초기 단계를 나타내는 식각된 트렌치(77)를 갖는 단일 결정 실리콘 기판(71)의 횡단면도가 도시되어 있다. 기판(71)은 바람직한 결과를 달성하기 위해, 기설정된 도전 유형을 갖는 도펀트로 예컨대 강하게 또는 약하게 도핑될 수 있다. 예컨대, 도 3a의 기판은 도 3b와 같이 p-형 도펀트로 약하게 도핑될 수 있다. 초기에, 실리콘 산화물 층이 약 5 nm로 형성되어 패드 산화물 층(73)을 형성한다. 이 산화물 층은 열에 의해 또는 CVD에 의해 형성될 수 있다. 그리고는, 약 100 nm의 두께를 갖는 실리콘 질화물 층이 패드 산화물 층(73) 위에 형성되어 패드 질화물 층(75)를 형성한다. 그리고는, 패드 산화물 층(73) 및 패드 질화물 층(75)이 잘 알려진 포토리소그라피 (photolithography) 기술에 의해 패터닝되어 층 내 실리콘 영역을 노출시킴으로써 도 3a에 도시된 깊은 트렌치(77)가 형성되게 한다. DRAM 어레이 제조시에 트렌치의 어레이가 병렬적으로 형성된다는 것은 분명하다. 깊은 트렌치(77)는 예컨대 반응 이온 식각(reactive ion etching: RIE)과 같은 비등방성 식각에 의해 형성된다.
도 3a에 도시된 깊은 트렌치(77)가 형성된 후, 깊은 트렌치의 산화 단계가 수행되어 도 3b에 도시된 깊은 트렌치 산화물 라이너(79)를 형성한다. 이것은 약 900 ℃의 온도에서 열 산화에 의해 형성되어, 두께가 약 5 nm인 라이너를 형성할수 있다. 그 다음에, 깊은 트렌치 질화물 라이너(81)가 깊은 트렌치 산화물 라이너(79) 및 패드 질화물(75) 위에 형성된다. 질화물 라이너(81)는 예컨대 CVD에 의해, 3 내지 10 nm의 두께로 증착되어 유효 두께가 8.8 nm가 된다.
그리고는, 도 3c에 도시된 바와 같이 질화물 라이너(81)가 무정형 실리콘 층(83)으로 덮인다. 무정형 실리콘은 질화물 라이너(81) 위에 약 25 nm의 두께로 증착된다. 무정형 실리콘은 또한 CVD에 의해 증착될 수 있다. 그 다음에는, 무정형 실리콘 층이 열 산화되어, 두께가 약 3 nm인 얇은 무정형 실리콘 산화물 층을 형성한다(도시되지 않음). 이 무정형 실리콘 산화물 층은 후속되는 식각 단계의 에칭 스톱(etch stop)으로서 형성된다. 무정형 실리콘 산화물 층이 형성된 다음, 도 3d에 도시된 바와 같이 질화물 층(85)이 실리콘 산화물 층 위에 형성된다. 질화물 층은 예컨대 CVD에 의해, 5 내지 10 nm의 두께로 증착되어, 5.8 nm의 유효 두께를 가질 수 있다.
질화물 층(85)이 증착된 다음, 도 3e에 도시된 바와 같이 레지스트(87) 층이 트렌치 밑 부분의 질화물 층 위에 형성된다. 레지스트는 통상적인 포토리소그라피 기술에 의해 증착 또는 스피닝(spinning)된다. 그리고는 레지스트가 제어된 깊이만큼 트렌치 안으로 리세싱(recessing)된다. 이 리세싱은 임의의 수의 종래 기술에 의해 수행될 수 있다. 바람직한 기술은 화학적 다운스트림 식각(chemical downstream etching: CDE)이다. CDE 공정은 레지스트(87)를 리세싱하고, 아래의 얇은 산화물에 대하여 선택적으로 질화물 층(85)을 등방적으로 식각하도록 고안되어 있다. 얇은 산화물이 CDE 공정에서 에칭 스톱(etch stop)으로서 작용함으로써,아래의 무정형 실리콘(83)이 식각되지 않는다.
질화물 층(85)이 노출 영역으로부터 제거된 후, 레지스트 층(87)이 벗겨져 무정형 실리콘 층(83)의 해당 영역 위에 있는 트렌치(77)의 바닥에 질화물 층(85)의 영역을 남긴다. 그리고는, 트렌치 상위 영역의 노출된 무정형 실리콘이 예컨대 1050 ℃에서 열 산화를 거치고, 모든 무정형 실리콘을 소비하여 도 3f에 도시된 바와 같이 두께가 약 55 nm인 무정형 실리콘 산화물 층(89)을 형성한다. 여기서, 트렌치의 바닥에 잔류한 질화물 층(85)의 영역은 아래의 무정형 실리콘의 열 산화를 저지하는 산화 장벽으로서 작용한다. 트렌치 상위 부분의 결과적인 무정형 실리콘 산화물 층(89)은 트렌치의 경계 위에 비교적 얇고 균일한 산화물 칼러를 형성한다. 산화물 칼러 아래의 실리콘 질화물 층(81)은 산화물 장벽으로서 작용하여 무정형 실리콘이 산화되는 동안 트렌치의 측면 성장 또는 확장을 저지한다. 또한, 실리콘 질화물 층(81)은 증착된 무정형 실리콘 층의 두께의 균일성을 향상시킴으로써 결과적인 무정형 실리콘 산화물 칼러의 균일성을 향상시킨다.
도 3g에 도시된 바와 같이, 실리콘 산화물 칼러(89)가 형성된 후, 일련의 식각 단계가 수행되어 칼러 아래 트렌치 하위 부분에서 다양한 층들을 제거하여 트렌치 커패시터의 형성을 가능하게 한다. 먼저, 질화물 식각 및 산화질화물 식각이 수행되어 질화물 층(85) 및 산화물 칼러(89) 아래 트렌치 하위 부분에 잔류한 산화질화물을 제거한다. 예를 들어, HF-글리세롤 또는 HF-에틸렌 글리콜의 습식 식각(wet etch)이 이러한 목적으로 사용될 수 있다. 이 식각 단계는 또한 약 10nm의 SiO2를 제거한다. 그리고는 부가적인 습식 식각이 수행되어 식각된 질화물 층 아래의 무정형 실리콘을 식각한다. 이러한 식각은 산화물 및 질화물에 대해 선택적이어야 한다. 예를 들어, NH4OH가 이러한 목적을 위해 사용될 수 있다. 그리고는 또 하나의 습식 질화물 식각이 수행되어 트렌치 하위 부분의 깊은 트렌치 질화물 라이너(81)를 제거한다. 이 식각은 트렌치 하위 부분의 산화물에 대해 선택적이어야 한다. 다시, 예컨대 HF-글리세롤 또는 HF-에틸렌 글리콜이 이러한 목적으로 사용될 수 있다. 질화물에 더하여, 약 10 nm의 SiO2가 이 단계에서 식각된다. NH4OH를 사용하는 트렌치 보틀링(bottling) 공정이 이 시점에서 수행되어 트렌치의 하위 부분을 확장시킬 수 있다. 대안적으로, 트렌치는 그대로 남겨질 수도 있다.
칼러 아래 트렌치의 다양한 층을 제거하여 실리콘 기판(71)의 측벽을 노출시킨 후, 도 3h에 도시된 바와 같이 n-형 매립 플레이트(91)가 형성될 수 있다. 이 플레이트는 이 시점에서 비소 기체 상태 도핑(arsenic gas phase doping)에 의해 형성될 수 있다. 대안적으로, 플레이트는 도 3a에 도시된 바와 같이 트렌치의 최초 형성후 n-형 도펀트의 이온 주입에 의해 제공된다. 트렌치의 최초 형성후 플레이트를 형성하는 다른 방법은, 당업자에게 잘 알려진 바와 같이, 비소 실리콘염 유리(arsenic silicate glass)와 같은 도펀트 소스를 플레이트 영역의 트렌치에 정렬시켜, 도펀트를 기판 내로 확산시키는 것이다. 비록 도 3h에 도시되지는 않았지만, 플레이트 확산 영역은 인접 셀의 확산 영역으로 확장되어 공통의 플레이트를 제공할 수 있다.
그 다음에는, 도 3i에 도시된 바와 같이 얇은 질화물 층이 예컨대 CVD에 의해 증착된다. 이어서, 질화물 층이 약 900 ℃ 또는 그 이하에서 열 재산화를 거쳐 노드 유전체 층(93)을 형성한다. 질화물/산화물 층의 사용은 노드 유전체 층의 질을 향상시킨다.
노드 유연체 층(93)이 형성된 다음, 강하게 도핑된 n-형 폴리실리콘 층이 증착되어 트렌치를 채운다. 그리고는 폴리실리콘 균열 부분을 가열하여 폴리실리콘을 단련한다. 그리고는 화학적 기계적 연마(chemical mechanical polishing: CMP)가 수행되어 노드 유전체 층(93)까지 기판을 평탄화함으로써 기판 및 강하게 도핑된 폴리실리콘에 공유 표면(co-planar surface)을 제공한다. 그리고는 산화물 및 질화물에 대해 선택적인 RIE가 적용되어 도 3j에 도시된 바와 같이 트렌치의 폴리실리콘을 리세싱함으로써 저장 노드 또는 커패시터의 제 2 플레이트를 형성한다. 그 다음에는, 저장 노드 위의 노드 유전체 층(93)이 질화물 식각에 의해 제거될 수 있다.
본 발명에 따른 칼러의 제조가 도 1에 도시된 바와 같은 셀 구조를 위한 것인 경우, 도 3j의 폴리실리콘(95)은 오직 RIE에 의해서만 매립 스트랩(28)을 형성할 수 있는 충분한 깊이로 리세싱될 수 있다는 점이 숙지되어야 한다. 유사하게, 도 3j의 매립 플레이트(91)는 오직 칼러(89)의 하위 단부(lower end)에만 형성되어 도 1에 도시된 칼러 매립 플레이트 셀 구조에 부응한다. 대안적으로는, 칼러의 형성이 도 1a에 도시된 셀 구조를 위한 것인 경우, 도 3j의 폴리실리콘(95)은 도 1a에 도시된 바와 같이 칼러(89)의 중간 지점까지 리세싱된다. 폴리실리콘(95)이 도3j에 도시된 바와 같이 트렌치의 바람직한 깊이까지 리세싱된 후, 트렌치의 나머지는 패드 질화물(75)의 윗면까지 레지스트로 채워진다. 그리고는 RIE가 수행되어 노드 유전체층(93) 및 무정형 실리콘 산화물 층을 패드 질화물(75)의 윗면까지 제거할 수 있다. 그리고는 레지스트가 제거된다.
도 1에 도시된 셀 구조를 참조하면, 노드 유전체 층 및 실리콘 기판 윗면의 무정형 실리콘 층을 제거한 후, 노드 유전체, 무정형 실리콘 층, 질화물 라이너 및 산화물 층은 트렌치 벽을 따라 리세싱된 폴리실리콘까지 식각된다. 그리고는 매립 스트랩(28)이 폴리실리콘 위에 형성된다. 매립 스트랩(28)의 형성후, 도펀트가 기판 내로 확산되어 확산 영역(27)을 형성한다. 그리고는 내부 폴리실리콘 층이 패드 질화물을 덮는 기판의 표면 위로 증착되어 트렌치 및 매립 스트랩을 채울 수 있다. 그리고는 폴리실리콘이 RIE에 의해 연마되어 매립 스트랩을 완전하게 형성할 수 있다. 그리고는 셀의 비능동(non-active) 영역이 예컨대 RIE에 의해 비등방적으로 식각되어, 얇은 트렌치 절연체(29)를 위한 얇은 트렌치를 제공할 수 있다.
도 1a 및 도 1b에 도시된 셀 구조의 제조를 참조하여, 임의의 다양한 공정 단계가 사용될 수 있다. 예를 들어, 앞에 인용한 공동계류중인 출원에서 설명하는 공정이 사용될 수 있고, 그러한 설명이 여기에 참조로서 삽입될 수 있다. 일반적인 조건에서는, 도 3j에 도시된 바와 같이 폴리실리콘을 리세싱하여 노드 플레이트(95)가 형성된 후, 도 1b의 51에 도시되어 있는 도 1a의 칼러(49)의 부분이 리세싱된 폴리실리콘보다 약간 낮은 높이까지 제거되어 실리콘 기판을 노출시킬 수 있다. 그리고는 폴리실리콘보다 낮은 높이로 제거된 칼러 산화물의 54의 리세싱된 부분이 n-형 도펀트의 확산을 위해 사용되어, 드레인 확산으로서 작용하는 매립 스트랩(53)을 형성한다. 매립 플레이트를 형성하는 확산을 위해 사용된 54의 리세싱된 부분은 강하게 n-형 도핑된 폴리실리콘으로 채워지고, 트렌치 윗면 산화물 층(57)이 형성되어 플레이트(47)를 아직 형성되지 않은 수직 게이트(55)로부터 분리시킨다. 그리고는 칼러의 부분이 제거됨으로써 노출된 실리콘이 산화되어 수직 게이트 산화물을 형성한다. 그리고는 트렌치가 강하게 n-형 도핑된 폴리실리콘으로 채워져 수직 게이트(55)를 형성한다. 그 다음에는, 당업자에게 알려져 있으며 공동계류중인 출원 명세서에 기술된 바와 같이, 종래의 금속화 및 패시베이션(passivation) 단계가 수행되어 셀 제조를 끝낸다.
본 발명에 따른 트렌치 산화물 칼러 공정은 다양하게 상이한 트렌치 커패시터 DRAM 구조의 제조에 적용될 수 있고, 그러한 칼러의 형성후 수행되는 특정한 구현 단계는 설계 선택 및 특정한 DRAM 구조에 따라 변경될 수 있음이 숙지되어야 한다. 그러나, 도 1a 및 도 1b에 도시된 수직 게이트 구조를 참조하면, 상술된 공정은 칼러 형성시 트렌치 확장을 최소화함으로써 비트라인 콘택트(59) 영역 내의 손실을 최소화하고 그에 따라 트렌치 부피의 감축을 가능하게 한다는 것을 알 수 있다.
전술한 바에 따라, 본 발명의 기술적 사상으로부터 벗어남이 없이 본 발명의 바람직한 실시예에 다양한 수정 및 변경이 가해질 수 있다. 본 명세서의 설명은 예시를 위한 것이며, 한정적인 의미로 해석되어서는 안된다. 본 발명의 범위는 첨부하는 청구항의 문언에 의해서만 제한될 수 있다.

Claims (17)

  1. 트렌치 커패시터의 트렌치 내에 절연 칼러(isolation collar)를 형성하는 방법에 있어서,
    상기 트렌치의 벽 위에 질화물 라이너(liner)를 증착하는 단계,
    상기 질화물 라이너 위에 무정형(amorphous) 실리콘 물질 층을 증착하는 단계,
    상기 트렌치 내에 산화 장벽을 증착하는 단계,
    상기 산화 장벽의 부분을 제거하여 상기 무정형 실리콘 물질 층의 상위 부분을 노출시키는 단계,
    상기 무정형 실리콘 물질 층의 상기 상위 부분을 산화시켜 상기 절연 칼러를 형성하는 단계를 포함하는
    트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 무정형 실리콘 물질 층이 10 nm 내지 30 nm인
    트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 질화물 라이너가 3 nm 내지 10 nm인
    트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 질화물 라이너가 3.8 nm인
    트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는 방법.
  5. 제 2 항에 있어서,
    상기 무정형 실리콘 층을 산화시키는 상기 단계가 상기 무정형 실리콘을 모두 산화시키는
    트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는 방법.
  6. 제 5 항에 있어서,
    상기 산화 단계가 800 ℃ 내지 1100 ℃의 열 산화를 포함하는
    트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는 방법.
  7. 제 1 항에 있어서,
    질화물 층을 증착하는 상기 단계가 상기 트렌치의 상기 벽 위의 산화물 라이너 위에 질화물 라이너를 증착하는 단계를 포함하는
    트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는 방법.
  8. 트렌치의 하위 부분에 저장 커패시터를 포함하고, 상기 트렌치의 상위 부분에 상기 상위 부분을 통한 기생 누설(parasitic leakage)을 방지하는 강하게 도핑된 폴리실리콘(polysilicon)을 둘러싸는 절연 칼러를 포함하는 커패시티브 저장 트렌치 DRAM 셀에 있어서,
    상기 절연 칼러는
    상기 트렌치의 상기 상위 부분의 상기 벽 위에 형성된 실리콘 질화물 층,
    상기 실리콘 질화물 층 위에 형성된 산화 무정형 실리콘의 균일한 층을 포함하는
    커패시티브 저장 트렌치 DRAM 셀.
  9. 제 8 항에 있어서,
    상기 실리콘 질화물 층의 두께가 3.5 nm 내지 4.0 nm인
    커패시티브 저장 트렌치 DRAM 셀.
  10. 제 9 항에 있어서,
    상기 무정형 실리콘 산화물 층의 두께가 20 nm 내지 60 nm 사이인
    커패시티브 저장 트렌치 DRAM 셀.
  11. 제 10 항에 있어서,
    산화물 층이 상기 실리콘 질화물 층 아래에 있는
    커패시티브 저장 트렌치 DRAM 셀.
  12. 제 8 항에 있어서,
    상기 커패시티브 저장 트렌치 DRAM 셀이 수직 게이트 커패시티브 저장 트렌치 DRAM 셀인
    커패시티브 저장 트렌치 DRAM 셀.
  13. 커패시티브 저장 트렌치 DRAM 셀의 저장 트렌치의 상위 부분에 절연 칼러를형성하는 방법에 있어서,
    상기 트렌치의 상기 벽을 따라 제 1 질화물 층을 증착하는 단계,
    상기 제 1 질화물 층 위에 무정형 실리콘 층을 증착하는 단계,
    상기 무정형 실리콘 층 위에 제 2 질화물 층을 증착하는 단계,
    상기 저장 트렌치의 하위 부분에 레지스트(resist)를 형성함으로써, 상기 제 2 질화물 층이 상기 트렌치의 상기 상위 부분에서 노출하도록 하는 단계,
    상기 트렌치의 상기 상위 부분에서 노출된 상기 제 2 질화물 층을 제거함으로써, 상기 무정형 실리콘 층을 노출시키는 단계,
    상기 노출된 무정형 실리콘을 열 산화시켜, 균일한 무정형 실리콘 산화물 칼러를 형성하는 단계를 포함하는
    커패시티브 저장 트렌치 DRAM 셀의 저장 트렌치의 상위 부분에 절연 칼러를 형성하는 방법.
  14. 제 13 항에 있어서,
    상기 열 산화 단계가 1000 ℃ 내지 1100 ℃에서 수행되는
    커패시티브 저장 트렌치 DRAM 셀의 저장 트렌치의 상위 부분에 절연 칼러를 형성하는 방법.
  15. 제 13 항에 있어서,
    상기 질화물 층의 두께가 3 nm 내지 10 nm이고, 상기 무정형 실리콘 층의 두께가 10 nm 내지 30 nm인
    커패시티브 저장 트렌치 DRAM 셀의 저장 트렌치의 상위 부분에 절연 칼러를 형성하는 방법.
  16. 제 15 항에 있어서,
    상기 질화물 층이 산화물 층 위에 증착되어 있는
    커패시티브 저장 트렌치 DRAM 셀의 저장 트렌치의 상위 부분에 절연 칼러를 형성하는 방법.
  17. 제 13 항에 있어서,
    상기 커패시티브 저장 트렌치 DRAM 셀이 수직 게이트 커패시티브 저장 트렌치 DRAM 셀인
    커패시티브 저장 트렌치 DRAM 셀의 저장 트렌치의 상위 부분에 절연 칼러를 형성하는 방법.
KR1020027016216A 2000-06-02 2001-06-01 트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는방법, 트렌치의 상위 부분에 절연 칼러를 포함하는커패시티브 저장 트렌치 디램 셀 및 커패시티브 저장트렌치 디램 셀의 저장 트렌치의 상위 부분에 절연 칼러를형성하는 방법 KR20030020290A (ko)

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