KR100603117B1 - 선택적 ＳｉＧｅ/Ｓｉ 에칭을 사용한 칼라 형성 방법 - Google Patents
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Abstract
무정형 Si(a:Si) 및 실리콘 게르마늄(SiGe)이 먼저 트렌치 구조로 형성되는 트렌치 저장 기억 셀 구조를 위한 칼라 아이솔레이션의 형성 방법을 제공한다. SiGe에 비해 a:Si에 선택적인 에칭 공정은 칼라 아이솔레이션이 형성될 영역을 한정하는데 이용한다. 본 발명에서 이용된 선택적 에칭 공정은 HF를 사용한 에칭, 린싱, NH4OH를 사용한 에칭, 린싱, 및 이소프로판올 등의 1가 알콜을 사용한 건조를 포함하는 습윤 에칭 공정이다. NH4OH 에칭 및 린싱을 연속해서 수회 반복할 수 있다. 본 발명의 선택적 에칭 공정에 사용되는 조건은 SiGe보다 a:Si를 더욱 빠른 속도로 에칭할 수 있다.
Description
도 1은 칼라 옥사이드 영역이 종래 방법을 이용하여 형성된 전형적인 선행 기술의 트렌치 커패시터 기억 셀을 예시하는 대표도(단면도)이다.
도 2 내지 9는 본 발명의 기본적인 처리 단계들을 설명하는 대표도(단면도)이다.
본 발명은 반도체 기억 장치, 보다 구체적으로는 칼라 아이솔레이션 영역을 한정하는데 무정형 실리콘(a:Si) 및 실리콘 게르마늄(SiGe) 뿐만 아니라 선택적 에칭 공정을 사용하는 트렌치 기억 셀 장치를 위한 칼라 아이솔레이션 공정 방법에 관한 것이다.
동적 램(dynamic random access memory: DRAM) 셀을 형성하는데 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)를 사용한다. DRAM 회로는 전형적으로 워 드선 및 비트선으로서 각각 공지된, 열과 행에 의해 상호접속되는 기억 셀 배열을 포함한다. 기억 셀로부터의 데이터 판독 또는 기억 셀로의 데이터 기록은 선택적 워드선 및 비트선을 활성화하여 달성된다. 전형적으로, DRAM 셀은 커패시터에 접속된 MOSFET를 포함한다. 커패시터는 노드 유전체에 의해 분리된 2개의 전극을 포함하지만, MOSFET는 트랜지스터의 동작에 따라 소스 또는 드레인 영역으로 지칭되는 게이트 및 확산 영역을 포함한다.
종래 기술분야의 숙련자에게 공지된 상이한 유형의 MOSFET가 있다. 평면 MOSFET는 트랜지스터의 채널 영역면이 보통 기판의 제 1 면과 평행한 트랜지스터이다. 수직 MOSFET는 트랜지스터의 채널 영역면이 기판의 제 1면과 수직인 트랜지스터이다. 트렌치 MOSFET는 트랜지스터의 채널 영역면이 기판의 제 1 면과 평행하지 않고 채널 영역이 기판내에 놓인 트랜지스터이다. 트렌치 MOSFET의 경우, 채널 영역면은 요구되는 것은 아니지만 제 1 면과 대체로 수직이다.
트렌치 커패시터는 종종 DRAM 셀과 함께 이용된다. 트렌치 커패시터는 Si-함유 기판으로 형성되는 3차원 구조이다. 이는 보통 다양한 차원을 갖는 트렌치를 Si-함유 기판으로 에칭함으로써 형성된다. 트렌치는 통상적으로 커패시터의 한 전극(즉, 저장 노드)으로서 N+ 도핑된 폴리실리콘을 갖고, 커패시터의 또다른 전극은 도판트의 아웃-확산을 거쳐 트렌치의 하부를 둘러싸고 있는 기판의 한 부분으로 형성되는 매입된 플레이트이다.
전형적인 트랜치 저장 기억 셀은, 예를 들어 도 1에 도시되어 있다. 특히, 도 1의 트렌치 커패시터 기억 셀은 그 위에 형성된 N+ 비트선 확산 영역(12)을 갖 는 기판(10)을 포함한다. 또한, 기판은 복수의 트렌치 커패시터 기억 셀(14)을 포함한다. 각각의 트렌치 커패시터 기억 셀은 트렌치의 하부에 형성된 트렌치 커패시터(16)와 트렌치의 상부에 형성된 수직 MOSFET(18)를 포함한다. 트렌치 커패시터는 트렌치의 외벽 주위에 형성된 N+ 매입된 플레이트 확산부(20), 트렌치의 내벽에 늘어서 있는 노드 유전체(22), 및 노드 유전체의 노출된 벽상의 트렌치내에 형성된 저장 커패시터 노드 도체(24)를 포함한다.
수직 MOSFET는 트렌치의 수직 측벽에 형성된 게이트 유전체(26), 및 게이트 유전체에 형성된 게이트 도체(28)를 포함한다. 트렌치 커패시터 및 수직 MOSFET는 트렌치 상부 옥사이드 층(30) 및 칼라 아이솔레이션 옥사이드(32)에 의해 서로 분리되어 있지만, 구조는 N+ 매입된 스트랩 확산 영역(34)을 통해 전기 연통되어 있다.
수직 MOSFET 및 트렌치 커패시터 사이에 아이솔레이션 장치를 제공하는 것 이외에, 칼라 옥사이드(32)는 또한 N+ 매입된 스트랩 확산 영역 및 N+ 매입된 플레이트 확산 영역 사이의 트렌치 측벽에 존재하는 수직 기생 트랜지스터(36)로부터의 전류 누설을 방지하는 수단을 제공한다.
전류 처리 흐름에 관한 한가지 문제는 칼라 옥사이드 형성이 칼라 옥사이드의 길이를 한정하는 특별한 처리 단계를 요한다는 점이다. 선행 기술에서 칼라 옥사이드 형성을 위해 요구되는 특별한 처리 단계는 비용 뿐만 아니라 가공 시간을 증가시킨다. 또한, 종횡비가 높은 트렌치를 사용하는 경우에, 종래의 칼라 옥사이드의 두께는 저장 노드 도체를 갖는 트렌치의 하부 영역을 완전히 채우는 것을 어 렵게 만든다.
선행 기술이 갖고 있는 상기 단점 면에서, 현존 DRAM 공정으로 비교적 쉽게 통합될 수 있는 트렌치 커패시터 기억 셀을 위한 간단한 칼라 아이솔레이션 형성 방법을 제공해야 할 지속적인 필요성이 있다.
본 발명은 간단하지만 비용효율적인, 트렌치 저장 기억 셀 구조를 위한 칼라 아이솔레이션의 형성 방법을 제공한다. 칼라 아이솔레이션은 무정형 Si(a:Si) 및 실리콘 게르마늄(SiGe)이 먼저 노드 유전체 및 매입된 전극 플레이트를 포함하는 트렌치 구조로 형성되는 방법을 이용하여 본 발명에서 형성된다. 본 발명에서는 저장 노드 도체로서 SiGe가 사용되고, 커패시터의 한 전극을 형성한다. 커패시터의 다른 전극은 트렌치의 외부 주위에 위치한 매입된 플레이트 전극이다. 노드 유전체 및 a:Si는 두 개의 커패시터 전극을 서로 분리한다.
칼라 아이솔레이션이 형성될 영역을 한정하는데 SiGe에 비해 a:Si에 선택적인 에칭 공정을 이용한다. 즉, 본 발명에서는 SiGe보다 a:Si를 더욱 빠른 속도로 제거하는 에칭 공정을 이용한다. 본 발명에서 이용된 선택적 에칭 공정은 HF를 사용한 에칭, 린싱, NH4OH를 사용한 에칭, 린싱, 및 이소프로판올 등의 1가 알콜을 사용한 건조를 포함하는 습윤 에칭 공정이다. NH4OH 에칭 및 린싱을 연속해서 수회 반복할 수 있다. 본 발명의 선택적 에칭 공정에 사용되는 조건은 SiGe보다 a:Si를 보다 빠른 속도로 에칭할 수 있다. 본 발명에 따르면, a:Si의 에칭 속도는 약 25Å/분 이상이지만, SiGe의 에칭 속도는 약 4Å/분 이하이다.
선택적 에칭 공정을 수행한 후, 칼라 아이솔레이션을 선택적 에칭 공정에 의해 생성된 영역에 형성하고, 이후 통상적인 공정을 이용하여 트렌치 저장 기억 셀의 가공을 완성시킨다.
보다 상세하게는, 본 발명의 방법은
반도체 기판의 일면에 상부 영역 및 하부 영역을 갖는 하나 이상의 트렌치(각각의 트렌치는 공통 저벽까지 확장된 측벽, 측벽 및 공통 저벽에 인접한 트렌치의 하부 영역에서 기판에 위치한 전극, 및 상기 측벽 및 공통 저벽에 늘어서 있는 노드 유전체를 포함함)를 포함한 구조를 형성하는 단계;
상기 노드 유전체상에 무정형 Si를 형성하는 단계;
각각의 트렌치를 SiGe로 충전시키는 단계;
무정형 Si 및 SiGe로 이루어진 부분을 반도체 기판의 상면 아래까지 리세싱(recessing)하는 단계;
SiGe보다 무정형 Si를 선택적으로 에칭하여 각각의 측벽상에 칼라 아이솔레이션 영역을 형성하는 단계;
고체 칼라 아이솔레이션 영역에 리세싱된 칼라 유전체 물질을 형성하는 단계를 포함한다.
이하, 트렌치 커패시터 기억 셀 구조를 위한 칼라 아이솔레이션의 형성 방법을 제공하는 본 발명을 본 출원과 함께 첨부된 도면을 참조하여 보다 상세히 기술할 것이다. 하기 도면에서는 하나의 트렌치가 반도체 기판으로 형성되는 것을 나타내었다. 하나의 트렌치의 형성을 나타냈지만, 본 발명은 이러한 트렌치가 반도체 기판에 복수개 형성되는 것도 고려한다.
도 2는 본 발명의 초기 구조를 나타낸다. 도 2에 나타낸 초기 구조는 반도체 기판(50), 반도체 기판(50)의 상면 정상에 위치한 하나 이상의 개구부(54)를 갖는 패턴화 물질층(52), 및 하나 이상의 개구부(54)를 통해 반도체 기판(50)의 노출된 부분으로 형성되는 하나 이상의 트렌치(56)를 포함한다. 하나 이상의 트렌치는 공통 저벽(60) 뿐만 아니라 상부 영역 및 하부 영역까지 확장된 측벽(58)을 포함한다. 상부 트렌치 영역을 56업(up)으로 표시하고, 하부 트렌치 영역을 56로우(low)로 표시한다. 도 2에서는 좁은 상부 트렌치 영역(56업) 및 넓은 하부 트렌치 영역(56로우)을 갖는 트렌치를 나타내지만, 본 발명은 이러한 트렌치 형태로 한정되지 않는다. 대신, 본원에서는 트렌치 커패시터 기억 셀 구조를 가공하는데 전형적으로 사용되는 임의의 트렌치 형태가 고려되었다. 또한, 초기 구조는 상부 트렌치 영역(56업)에서 측벽(58)상에 위치한 선택적 희생 칼라(62), 및 반도체 기판(50)의 상면 영역에 위치한 확산 영역(61)을 나타낸다. 상기 언급한 바와 같이, 희생 칼란(62)는 선택적이므로, 본 발명의 몇몇 실시태양에서는 사용하지 않을 수도 있다. 그러나, 하기 기재에서는 선택적 희생 칼라(62)가 있는 것으로 도시했 다.
도 2에 나타낸 초기 구조의 반도체 기판(50)은 Si, Ge, SiGe, GaAs, InAs, InP 및 그밖의 모든 III/V족 화합물 반도체를 포함하지만 이들로 한정되지 않는 임의의 반도체 물질로 구성된다. 또한, 반도체 기판(50)은 Si/Si, Si/SiGe 뿐만 아니라 실리콘-온-절연체(SOI) 기판을 비롯한 동일하거나 상이한 반도체 물질로 이루어진 적층된 기판을 포함할 수도 있다. 반도체 기판(50)은 가공될 목적하는 장치에 따라 n형 또는 p형일 수 있고, 상기 기판(50)은 다양한 벽 영역, 아이솔레이션 영역 및/또는 그 안에 형성된 장치 영역을 포함할 수도 있다. 명확성을 위해, 이들 영역은 본 발명의 도면에 도시되지 않았지만, 반도체 기판(50)과 함께 포함되는 것으로 여겨진다.
전술한 바와 같이, 반도체 기판은 이온 이식 및 어닐링에 의해 형성된 확산 영역(61)을 포함한다.
트렌치 마스크로서 작용하는 패턴화 물질층(52)을, 침착 및/또는 열 성장시킨 후에 리소그래피 및 에칭을 실시하는 것을 포함하는, 당해 기술분야의 숙련자에게 널리 공지된 공정을 이용하여 반도체 기판(50)의 일면에 형성한다. 패턴화 물질층(52)은 도시한 바와 같이 단일 물질층을 포함하 수도 있고, 또다르게는 다층 구조를 포함할 수도 있다. 예를 들어, 패턴화 물질층(52)은 옥사이드, 니트라이드 또는 도핑된 실리케이트 유리를 포함할 수도 있고, 또는 2 이상의 전술한 물질을 포함한 스택을 이용할 수도 있다. 본 발명에 이용된 바람직한 패턴화 물질층(52)은 열 성장된 옥사이드 및 침착된 니트라이드로 이루어진 스택이다.
전술한 바와 같이, 물질층을 형성하는데 화학적 증착법(CVD), 플라스마 CVD법, 증발법 또는 화합물 용액 침착법 등의 통상적인 침착법을 이용할 수 있다. 또다르게는, 물질층을 열 산화 또는 질화 공정에 의해 형성할 수도 있고, 또는 상기 물질층을 형성하는데 열 성장 및 침착의 조합을 이용할 수도 있다.
반도체 기판(50)의 일면에 물질층을 적용한 후, 리소그래피 및 에칭을 이용하여 물질층을 패턴화 물질층(52)으로 패턴화한다. 본 발명에 사용된 리소그래피 단계는 포토레지스트를 물질층에 적용하는 단계, 포토레지스트를 목적하는 패턴의 방사선에 노출시키는 단계, 종래의 레지스트 현상제를 사용하여 상기 패턴은 포토레지스트로 현상하는 단계를 포함한다. 본 발명에서, 패턴은 트렌치 패턴이다. 그 다음, 포토레지스트에 비해 물질(52)을 제거하는데 매우 선택적인 반응성-이온 에칭, 이온 빔 에칭, 플라스마 에칭 또는 레이저 애블레이션 등의 종래의 에칭 공정을 이용하여 상기 패턴을 밑에 있는 물질층으로 옮긴다. 또한, 전술한 에칭 공정의 조합도 생각해볼 수 있는 상기 에칭 단계를 반도체 기판(50)의 상면에서 중지한다. 패턴화 물질층(52)은 반도체 기판(50)의 일부를 노출시킨 하나 이상의 개구부(54)를 포함한다. 패턴을 물질층으로 옮긴 후, 종래의 스트립핑 공정을 이용하여 포토레지스트를 제거할 수 있다.
여기서, 트렌치(56)는 개구부(54)를 통해 반도체 기판(50)으로 형성된다. 상기 트렌치(56)는 트렌치 전체 또는 그 일부가 반도체 기판(50)으로 형성되는 정시 에칭 공정을 사용하여 형성될 수도 있다. 하기 기재에서는 일부 트렌치를 먼저 형성한 후, 희생 칼라(62)를 트렌치 측벽의 일부 위에 형성하는 계획안을 기재하고 있다. 본 발명은 트렌치와 함께 사용될 수 있는데, 여기서 선택적 희생 칼라가 매입된 플레이트 도핑 뿐만 아니라 바틀 형태 형성을 위한 마스크를 제공하는데 사용됨을 주지해야 한다. 희생 칼라 계획안의 본질은 전극 형성 동안 확산 배리어로서 작용하는 물질에 의해 트렌치의 상부를 보호하는 것이다. 또한, 선택적 희생 칼라는 바틀 형성 동안 선택적 에칭 마스크로서도 작용한다. 본 발명에 사용될 수 있는 종래 기술분야의 숙련자에게 널리 공지된, 수많은 상이한 희생 칼라 계획안이 있다. 다양한 칼라 계획안을 사용할 수도 있지만, 하기에서는 본 발명에 이용될 수 있는 하나의 유형의 희생 칼라 계획안의 예를 제공한다. 따라서, 하기의 희생 칼라 계획안에 관한 기재는, 임의의 공지된 희생 칼라 계획안이 사용될 수도 있고, 또는 칼라 계획안이 생략될 수도 있기 때문에 본 발명의 범주를 제한하지 않는다.
그 다음, 물질층에 비해 반도체 물질을 제거하는데 매우 선택적인 정시 에칭 공정을 이용하여, 패턴화 물질층(52)으로 보호되지 않게, 반도체 기판의 노출된 부분으로의 트렌치(56)의 부분적 에칭을 수행한다. 그 다음, 상부 트렌치 영역(56업)에서 측벽(58)상에 위치한 선택적 희생 칼라(62)를 부분적으로 에칭된 트렌치의 노출 벽상에 형성시킬 수 있다. 희생 칼라는 전형적으로 저부 SiN 층 및 상부 옥사이드 층의 스택으로 이루어진다. 그 다음, 각각의 부분적으로 에칭된 트렌치 저면에 형성된 희생 칼라의 수평면을 반응성-이온 에칭 등의 종래의 에칭 공정을 사용하여 제거한 후, 노출된 기판에 추가로 정시 에칭을 실시하여 각각의 트렌치(56)의 형성을 완성시킨다.
그 다음, 희생 칼라에 비해 기판을 제거하는데 매우 선택적인 종래의 바틀 에칭 공정을 선택적으로 수행하여 좁은 상부 및 넓은 하부를 갖는 트렌치를 제공한다. 본 발명에 이용될 수 있는 적합한 바틀 에칭 공정은, 예를 들어 전체 내용이 각각 본원에 참고로 인용된, 루(Lu)에게 허여된 미국 특허 제 4,649,625 호, 라지바쿠마르(Rajeevakumar)에게 허여된 미국 특허 제 5,658,816 호 및 라지바쿠마르에게 허여된 미국 특허 제 5,692,281 호에 개시된 공정을 포함한다.
그 다음, 트렌치 벽을 통해 도판트를 확산시킬 수 있는 공정을 사용하여 하부 트렌치 영역의 외벽 주위에 매입된 플레이트 전극(64)(도 3 참조)을 형성한다. 매입된 플레이트 전극(64)을 형성하는데 사용될 수 있는 한 기법은, 예를 들어 그 내용이 본원에 참고로 인용된 미국 특허 제 5,395,786 호에 기재되어 있다. 본 발명의 이 시점에서, 희생 칼라(62)를 스트립핑하거나 트렌치에 남길 수도 있다.
그 다음, 종래 기술분야의 숙련자에게 널리 공지된 종래의 침작 공정 또는 열 성장 공정을 이용하여 노드 유전체(66)(도 3 참조)를 각각의 트렌치의 하부 영역에서 노출된 트렌치 벽, 및 선택적 희생 칼라 영역(62)을 포함한 각각의 트렌치에 형성한다. 본 발명의 이 단계에서 이용된 노드 유전체(66)는, Si3N4, SiO2
, Al2O3, ZrO2 및 RuO2을 포함하지만 이에 한정되지 않는 임의의 유전체 물질을 포함한다. 노드 유전체(66)의 두께는 다양할 수 있지만, 본 발명에서 중요하지는 않다. 그러나, 전형적으로 노드 유전체(66)는 약 2.5 내지 약 7.0㎚, 더욱더 매우 바람직하게는 약 3.0 내지 약 5.0㎚의 두께를 갖는다.
도 3에 도시한 구조를 제공한 후, 무정형 Si의 박층(68)을 종래의 저압 화학 적 증착(LPCVD) 공정 또는 신속한 열 화학적 증착(RTCVD) 공정을 이용하여 노드 유전체(66)의 정상에 형성한다. 본 발명의 이 단계에서 형성된 a:Si의 층(68)은 약 50 내지 약 600㎚, 더욱더 매우 바람직하게는 약 200 내지 약 300㎚의 두께를 갖는다.
그 다음, 저장 커패시터 노드 도체로서 작용하는 SiGe의 층(70)을 침착에 의해 각각의 트렌치에 형성하고, 필요한 경우, 저장 커패시터 노드 도체를 화학적-기계적 폴리싱(CMP) 또는 그라인딩 등의 종래의 평면화 공정을 이용하여 물질층(52)의 상면으로 평면화한다. SiGe 층(70)은 동일반응계 도핑 침착 공정을 이용하여 형성될 수 있는 도핑층이거나, 적층 침착을 실시한 후 기상 또는 플라스마 액침 도핑을 수행하여 형성될 수 있다. 결과로서 생성된 a:Si 층(68) 및 SiGe 층(70)을 포함하는 구조는, 예를 들어 도 4에 도시되어 있다. 명확성을 위해, 56업 및 56로우 표시를 도 4 뿐만 아니라 나머지 도면에서 생략하였음을 주지한다.
침착 및 선택적 평면화를 수행한 후, a:Si(68) 및 SiGe(70)으로 이루어진 층의 일부를 소정 깊이로 리세싱한다. 당업자에게 친숙한 방법, 예를 들어 습윤 화학법에 의해 노드 유전체를 제거할 수 있다. SiGe보다 a:Si를 더욱 빠른 속도로 선택적으로 에칭하는 습윤 에칭 공정을 이용하여 a:Si(68) 및 SiGe(70)의 리세싱된 부분을 선택적으로 에칭하여, 예를 들어 도 5에 도시된 구조를 제공한다.
특히, 본 발명에 이용된 선택적 에칭 공정은 HF를 사용한 에칭, 린싱, NH4OH를 사용한 에칭, 린싱, 및 이소프로판올 등의 1가 알콜을 사용한 건조를 포함하는 습윤 에칭 공정이다. NH4OH 에칭 및 린싱을 연속해서 수회 반복할 수 있다. 본 발명의 선택적 에칭 공정은 a:Si가 SiGe보다 빠른 속도로 에칭되는 조건을 사용하여 수행된다. 본 발명에 따르면, a:Si의 에칭 속도는 약 25Å/분 이상이지만, SiGe의 에칭 속도는 약 4Å/분 이하이다.
에칭 속도는 NH4OH의 농도 및 화학 반응의 온도에 따라 변할 수 있다. 본 발명에서, 출원인은 온도가 에칭 속도를 조절하는데 가장 좋은 방법인 것으로 결정했다. 그 이유는 에칭 도구가 농도에 비해 온도를 훨씬 쉽게 폭넓은 범위에 걸쳐 변화시킬 수 있게 하기 때문이다. 또한, 공정 면에서 더 낮은 농도에서 에칭을 수행하는 것이 보다 용이하고 더 저렴하고, 일정한 온도내에서 농도를 변화시키는 것보다 온도를 변화시키는 것이 보다 용이하고 더 저렴하다. HF 에칭의 목적은 a:Si 및 SiGe 층으로부터 임의의 옥사이드를 제거하는 것이다. HF 에칭은 전형적으로 H2O:HF의 비가 약 1:1 내지 약 500:1, 더욱더 매우 바람직하게는 약 100:1 내지 약 200:1인 HF 수용액을 포함한다. HF 에칭을 약 1 내지 약 10분, 더욱더 매우 바람직하게는 약 1 내지 약 3분의 시간동안 수행한다. HF 에칭은 전형적으로 약 23 내지 약 60℃, 더욱더 매우 바람직하게는 약 24 내지 약 30℃의 온도에서 수행한다.
HF 에칭 후, 탈이온수에서 수행되는 린싱 단계를 선택적 에칭 공정에서 이용한다. 탈이온화 린싱 단계에서는 a:Si의 노출된 부분에서보다 SiGe의 노출된 부분에서 보다 빠른 속도로 옥사이드를 형성한다. 린싱 단계는 약 24 내지 약 30℃의 온도에서 수행한다.
린싱 단계 이후에, a:Si 및 SiGe 층을 포함한 구조를 NH4OH 에칭액과 접촉시킨다. NH4OH 에칭액은 a:Si를 선택적으로 제거한다. NH4OH 에칭은 전형적으로는 H2O:NH4OH의 비가 약 3:1 내지 약 500:1, 더욱더 매우 바람직하게는 약 10:1 내지 약 200:1인 NH4OH 수용액을 포함한다. NH4OH 에칭은 약 1 내지 약 15분, 더욱더 매우 바람직하게는 약 3 내지 약 10분의 시간동안 수행한다. NH4OH 에칭은 전형적으로는 약 23 내지 약 65℃, 더욱더 매우 바람직하게는 약 35 내지 약 60℃의 온도에서 수행한다.
NH4OH 에칭을 수행한 후, 구조물을 탈이온수로 린싱하고, 그 다음 에칭된 구조물을 메탄올, 에탄올, 이소프로판올 등의 1가 알콜과 접촉시켜 건조시킨다. 건조는 약 25 내지 약 80℃의 온도에서 수행할 수 있다.
NH4OH 에칭 및 린싱을 연속해서 수회 반복할 수 있다. 몇몇 실시태양에서는 NH4OH 에칭 단계 사이에 린싱 단계를 필요로 하지 않는다. 다음의 조건은 본 발명에 이용될 수 있는 매우 바람직한 선택적 에칭 공정을 나타낸다:
단계 1: HF(200:1; 30℃에서 3분 에칭)
단계 2: 린스
단계 3: NH4OH(180:1; 48℃; 60초+624초)
단계 4: 린스
단계 5: NH4OH(180:1; 48℃; 60초+624초)
단계 6: 린스
단계 7: NH4OH(180:1; 48℃; 60초+624초)
단계 8: NH4OH(180:1; 48℃; 60초+720초)
단계 9: 린스
단계 10: NH4OH(180:1; 48℃; 60초+940초)
단계 11: 린스
단계 12: NH4OH(180:1; 48℃; 60초+800초)
단계 13: 린스
단계 14: 이소프로판올 건조
상기 언급한 바와 같이, SiGe에 비해 a:Si에 선택적인 에칭은 도 5에 예시된 구조를 제공한다. 도 5에서, 참조번호 72는 각각의 측벽(58)에 형성된 칼라 아이솔레이션 영역을 나타낸다.
그 다음, 도 6에 나타낸 바와 같이, 옥사이드 등의 칼라 아이솔레이션 물질(74)을 에칭된 SiGe 층(70)의 수평 부분 정상 뿐만 아니라 각각의 칼라 아이솔레이션 영역(72)에 형성한다. 칼라 아이솔레이션 물질(74)은 그 안에 보이드(void)를 포함할 수도 있고 포함하지 않을 수도 있다. 칼라 아이솔레이션 물질은 화학적 증착 등의 침착 공정 또는 열 성장 공정에 의해 형성된다.
도 6에 도시된 구조를 제공한 후, 칼라 옥사이드(74) 물질로 이루어진 부분을 수평의 에칭된 SiGe 층(70) 정상에서 제거하여 도 7에 도시된 구조를 제공한다. 도 7에서, 참조번호 74'는 본 발명의 방법에 의해 제공된 칼라 아이솔레이션을 나타낸다. 본 발명의 몇몇 실시태양에서, 도 6 및 7에 도시된 구조는 일단계 옥사이드 에칭 공정으로 달성될 수 있다.
그 다음, 칼라 아이솔레이션(74')으로 이루어진 부분을 정시 에칭 공정을 이용하여 매입된 스트랩 확산 영역이 형성될 깊이까지 리세싱한다. 그 다음, N+ 폴리 등의 도체 영역(78) 또는 SiGe 및 도판트 층을 침착시키고, 도판트를 노출된 측벽에서 개구부를 통해 확산시켜 매입된 스트랩 영역(80)을 형성한다. 트렌치 상부 옥사이드(82)를 종래의 침착 공정을 이용하여 도핑된 도체(78)에 형성하여 도 8에 도시된 구조를 제공한다.
그 다음, SiO2 등의 수직 게이트 유전체(도 9에서 84로 표시됨)를 열 성장 공정 또는 종래의 침작 공정을 이용하여 노출된 트렌치 벽상에 형성하고, 그 후 폴리 Si 등의 게이트 도체 물질(86), 금속 또는 금속성 실리사이드를 트렌치 상부 옥사이드의 정상에 형성하여 도 9에 도시된 구조를 제공한다. 여기서, 물질층을 제거할 수 있는 종래의 스트립핑 공정을 이용하여 패턴화 물질층(52)을 반도체 기판(50)의 일면으로부터 제거할 수 있다. 워드선, 비트선 접점 등을 형성하도록 추가의 공정을 계속할 수 있다.
상기 도면 및 기재는 수직 장치를 설명하지만, 본 발명의 발명은, 예를 들어 평면 장치 등의 다른 유형의 MOSFET 구조를 형성하는데 사용될 수도 있다. 평면 장치를 제조하는데 있어서, a:Si 및 SiGe 층을 반도체 기판(50)의 상면 아래까지 많이 리세싱하지 않는다. 또한, 평면 장치에서, 매입된 스트랩은 트렌치의 상부에 존재하고, 게이트는 트렌치로부터 떨어져 위에 생성될 것이다. 또한, 상기 본원에 기재된 에칭 화학은 a:Si 및 SiGe의 노출면이 존재하는 다른 용도에도 사용될 수 있음을 주지한다.
본 발명은 그의 바람직한 실시태양과 관련해서 특별히 도시하고 기재하였지만, 당해 기술분야의 숙련자들은 본 발명의 취지 및 범주를 벗어나지 않고 그의 형태 및 세부사항을 상기와 같이 또는 다르게 변화시킬 수 있음을 이해할 수 있다. 따라서, 본 발명은 기재되고 예시된 정확한 형태 및 세부사항으로 한정되지 않지만 첨부된 청구의 범위내에 속하는 것으로 의도된다.
본 발명에서는 SiGe에 비해 a:Si에 선택적인 에칭 공정을 이용하여 트렌치 저장 기억 셀 구조를 위한 칼라 아이솔레이션을 간단하면서도 비용효율적으로 형성할 수 있다.
Claims (20)
- 반도체 기판의 일면에 상부 영역 및 하부 영역을 갖는 하나 이상의 트렌치(각각의 트렌치는 공통 저벽까지 확장된 측벽, 측벽 및 공통 저벽에 인접한 트렌치의 하부 영역에서 기판에 위치한 전극, 및 상기 측벽 및 공통 저벽에 늘어서 있는 노드 유전체를 포함함)를 포함한 구조를 형성하는 단계;상기 노드 유전체상에 무정형 Si를 형성하는 단계;각각의 트렌치를 SiGe로 충전시키는 단계;무정형 Si 및 SiGe로 이루어진 부분을 반도체 기판의 상면 아래까지 리세싱(recessing)하는 단계;SiGe보다 무정형 Si를 선택적으로 에칭하여 각각의 측벽상에 칼라 아이솔레이션 영역을 형성하는 단계;상기 칼라 아이솔레이션 영역에 리세싱된 칼라 유전체 물질을 형성하는 단계를 포함하는 트렌치 기억 셀 구조에 칼라 아이솔레이션 영역을 형성하는 방법.
- 제 1 항에 있어서,하나 이상의 트렌치가 바틀(bottle)형인 방법.
- 제 1 항에 있어서,상기 전극이 희생 칼라 계획안을 이용하여 형성되는 방법.
- 제 1 항에 있어서,무정형 Si를 형성하는 단계가 저압 화학적 증착 또는 신속한 열 화학적 증착 중에서 선택된 침착 공정을 포함하는 방법.
- 제 1 항에 있어서,각각의 트렌치를 SiGe를 사용하여 형성하는 단계가 동일 반응계 도핑 침착 공정, 또는 적층 침착 실시 후의 기상 또는 플라스마 액침 도핑을 포함하는 방법.
- 제 1 항에 있어서,무정형 Si가 SiGe보다 빠른 속도로 제거되는 습윤 화학적 에칭 공정을 이용하여 에칭이 수행되는 방법.
- 제 6 항에 있어서,무정형 Si 제거 속도가 약 25Å/분 이상이고 , SiGe 제거 속도가 약 4Å 이하인 방법.
- 제 6 항에 있어서,습윤 화학적 에칭이 HF 수용액을 사용한 에칭; 탈이온수를 사용한 린싱; NH4OH 수용 액을 사용한 에칭; 탈이온수를 사용한 린싱; 및 1가 알콜을 사용한 건조를 포함하는 방법.
- 제 8 항에 있어서,HF 수용액이 약 1:1 내지 약 500:1의 H2O:HF 비를 포함하고, HF 에칭이 약 23 내지 약 60℃의 온도에서 일어나는 방법.
- 제 8 항에 있어서,NH4OH 수용액이 약 3:1 내지 약 500:1의 H2O:NH4OH 비를 포함하고, NH4 OH 에칭이 약 23 내지 약 65℃의 온도에서 일어나는 방법.
- 제 1 항에 있어서,에칭이 HF 에칭; 린싱; NH4OH 에칭; 린싱; NH4OH 에칭; 린싱; NH4OH 에칭; NH4OH 에칭; 린싱; NH4OH 에칭; 린싱; NH4OH 에칭; 린싱; 및 이소프로판올 건조로 이루어진 단계들을 포함하는 방법.
- 제 1 항에 있어서,칼라 유전체 물질이 침착 또는 열 성장된 옥사이드인 방법.
- 제 1 항에 있어서,리세싱된 칼라 유전체 물질의 정상에 금속 옥사이드 반도체 전계 효과 트랜지스터를 형성하는 것을 추가로 포함하는 방법.
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