CN111129016A - 一种半导体单元接触结构及其形成方法 - Google Patents
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Abstract
提供一种半导体单元接触结构的形成方法及应用该方法形成的产品。形成方法包括：a.在待处理元件上沿待处理部形状沉积一层多晶硅，形成多晶硅沉积层；b.在多晶硅层表面上沉积一层氧化硅，形成氧化硅隔离层；c.在氧化硅层表面继续沉积多晶硅，形成多晶硅覆盖层；d.刻蚀多晶硅覆盖层和部分氧化硅隔离层；e.过度刻蚀部分多晶硅沉积层以暴露单元接触的接触部。通过在多晶硅层中沉积一层氧化硅，利用氧化硅电阻较高于多晶硅的性质降低单元接触的漏电机制。
Description
技术领域
本发明涉及半导体存储器制造工艺。特别涉及单元接触的制造工艺。
背景技术
在半导体器件，特别是DRAM器件中，对于单元接触的结构的形成，现有技术中通常是先依次分别淀积一层厚的高浓度多晶硅和低浓度多晶硅，接着对多晶硅进行干法刻蚀。然后再沉积一层氮化硅，接着刻蚀氮化硅和多晶硅。然而，由于多晶硅和氮化硅刻蚀速率差异，在干法刻蚀过程中会对多晶硅表面造成较多缺陷。此外，过度刻蚀也会刻蚀隔离区附近硅，造成缺陷。干法刻蚀时易造成多晶硅侧面与底部缺陷，此类型缺陷会形成漏电路径，造成电荷储存漏电，对器件性能造成不利影响。
发明内容
本发明通过改善单元接触的形成工艺来保护多晶硅及浅沟道隔离槽(STI，Shallow Trench Isolation)附近硅，以减少多晶硅及STI附近硅的表面缺陷，从而最终减少单元接触缺陷，改善器件性能。
本发明提供一种半导体单元接触的形成方法，包括：a.在待处理元件上沿待处理部形状沉积一层多晶硅，形成多晶硅沉积层；b.在多晶硅层表面上沉积一层氧化硅，形成氧化硅隔离层；c.在氧化硅层表面继续沉积多晶硅，形成多晶硅覆盖层；d.刻蚀多晶硅覆盖层和部分氧化硅隔离层；e.过度刻蚀部分多晶硅沉积层以暴露单元接触的接触部。
进一步的，本发明的半导体单元接触的形成方法还包括：提供一待形成单元接触的衬底，衬底具有由浅沟道隔离槽形成的隔离区以及由隔离区界定出的多个有源区。在衬底中形成有与相应的有源区相交的多个字线沟槽以及在埋置于字线沟槽中的字线结构。在衬底上还形成有与相应的有源区相交的多个位线结构，所述位线结构与所述衬底的两个相邻所述字线结构之间的部分电连接。两相邻的所述位线结构之间形成开口。待处理元件为衬底；待处理部为开口；接触部为开口中凹陷的部分；步骤a为沿开口的形状沉积一层多晶硅，形成贴合开口形状的多晶硅沉积层。
进一步的，本发明的半导体单元接触的形成方法的步骤d为刻蚀多晶硅覆盖层及氧化硅隔离层，去除多晶硅覆盖层及字线结构顶端的氧化硅隔离层，暴露出开口中凹陷部分隔离区上方的多晶硅沉积层，并留下字线结构突出衬底表面的部分的侧壁上多晶硅沉积层表面的氧化硅隔离层；
进一步的，本发明的半导体单元接触的形成方法的步骤e为过度刻蚀字线结构顶端剩余的多晶硅沉积层及开口凹陷部分暴露出的隔离区上方的多晶硅沉积层；
进一步的，本发明的半导体单元接触的形成方法还包括以下步骤：f.在刻蚀完成的开口中暴露出的隔离区上沉积氧化硅/氮化硅，形成完整的单元接触。
在本发明的一些实施例中，半导体单元接触为DRAM器件的单元接触。
在本发明的一些实施例中，多晶硅沉积层的沉积速率为50nm/hr，多晶硅沉积层的厚度为150nm。
在本发明的一些实施例中，氧化硅隔离层的厚度为1.5nm，氧化硅隔离层采用ALD的沉积方法形成，控制反应进行6个反应循环。
在本发明的一些实施例中，多晶硅覆盖层的沉积速率为50nm/hr，多晶硅覆盖层的厚度为150nm。
本发明还提供一种半导体单元接触，应用于半导体器件，其中，形成于一衬底上，所述衬底具有由浅沟道隔离槽形成的隔离区以及由隔离区界定出的多个有源区；在衬底中具有与相应的有源区相交的多个字线沟槽以及在埋置于字线沟槽中的字线结构；在衬底上还具有与相应的有源区相交的多个位线结构，所述位线结构与所述衬底的两个相邻所述字线结构之间的部分电连接；两相邻的所述位线结构之间形成开口；开口由多晶硅、氧化硅以及氮化硅填充。
在本发明的一些实施例中，多晶硅沉积层的厚度为150nm。
在本发明的一些实施例中，氧化硅隔离层的厚度为1.5nm。
在本发明的一些实施例中，氧化硅隔离层包围成的开口凹陷部分由氧化硅/氮化硅填充。
在本发明的一些实施例中，介质层的厚度为1.5nm。
在本发明的一些实施例中，隔离区的厚度为10nm。
本发明的有益效果在于，通过在多晶硅层中沉积一层氧化硅，利用氧化硅电阻较高于多晶硅的性质，电流分流时仅会有较小的电流通过氧化硅层，从而漏电机制会降低。同时，进行暴露接触部的刻蚀步骤时，氧化硅和多晶硅两者刻蚀速度不同，底部多晶硅刻蚀速率较快，侧面氧化硅刻蚀速率较慢，故能减少过度刻蚀对STI槽附近硅的破坏，也会减少对侧面多晶硅的破坏，最终减少了单元接触结构的缺陷。
附图说明
图1A是本发明的待形成单元接触的衬底的结构示意图。
图1B是对图1A的结构进行步骤a之后的结构示意图。
图1C是对图1B的结构进行步骤b之后的结构示意图。
图1D是对图1C的结构进行步骤c之后的结构示意图。
图1E是对图1D的结构进行步骤d之后的结构示意图。
图1F是对图1E的结构进行步骤e之后的结构示意图。
图2是本发明的半导体单元接触的示意图。
图3是本发明的半导体单元接触的形成方法的流程示意图。
具体实施方式
以下是通过特定的具体实例来说明本发明所公开有关“半导体单元接触的形成方法”及“半导体单元接触”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修改与变更。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。
参见图1A-图1F、图2和图3。图1A是本发明的待形成单元接触的衬底的结构示意图；图1B是对图1A的结构进行步骤a之后的结构示意图。图1C是对图1B的结构进行步骤b之后的结构示意图。图1D是对图1C的结构进行步骤c之后的结构示意图。图1E是对图1D的结构进行步骤d之后的结构示意图。图1F是对图1E的结构进行步骤e之后的结构示意图。图2是本发明的单元接触的示意图。图3是本发明的单元接触的形成方法的流程示意图。本发明提供一种半导体单元接触C(见图2)的形成方法，具体到本实施例中，首先提供一DRAM器件的待形成单元接触的衬底100，衬底100具有由浅沟道隔离槽(STI)形成的隔离区120以及由隔离区120界定出的多个有源区110。在每个有源区110可以形成存储器例如DRAM的存储单元。在衬底100中形成了与相应的有源区110相交的多个字线沟槽101以及在埋置于字线沟槽101中的字线结构130。字线结构130可作为存储器中晶体管的栅极，晶体管的源/漏区150位于字线结构130两侧的有源区110内。在衬底100上还形成了与相应的有源区110相交的多个位线结构140，以使晶体管的一个源/漏区150(即衬底上两相邻的字线结构130之间的部分)与对应的位线结构140电连接。两相邻的位线结构之间形成开口102。
具体的，衬底100的材质可以包括硅、锗或绝缘体上硅(SOI)的半导体，或者包括锗硅化合物、碳化硅或者其他已知材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在衬底100中还可以根据设计需求注入一定的掺杂离子以改变电学参数。衬底100在隔离区120形成有隔离材料，例如氧化硅。优选的，衬底100为硅衬底。
形成于衬底100中的字线结构130可作为存储器中相应的晶体管的栅极，并且在形成字线结构130的过程中或者形成之后，可以在其中一个源/漏区150，如两字线结构130之间的源/漏区150，作为相应的晶体管的源极；并在另一源/漏区150，如字线结构130和隔离区120之间的源/漏区150，可作为相应的晶体管的漏极。在字线沟槽101内形成字线结构130时，可在字线沟槽101中依次形成栅电介质层131、字线132以及覆盖栅电介质层和字线的掩埋绝缘层133。栅电介质层131的材质可包括氧化硅、氮化硅、氮氧化物、硅氮化物、氧化物/氮化物/氧化物(ONO)以及高k电介质材料中的一种或多种。栅电介质层131可以通过诸如在包括氧化物、水蒸气、一氧化氮或它们的组合的环境中的湿或干热氧化工艺形成，或者通过在氧气、水蒸气、一氧化氮或它们的组合的环境中的原位蒸汽生成(ISSG)工艺生成，或者通过使用正硅酸乙酯(TEOS)和氧气作为前驱体的化学汽相沉积(CVD)技术形成。字线132的材质可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN以及WSiN中的一种或多种。掩埋绝缘层的材质可以包括氧化硅、氮化硅、氮氧化硅以及硅氮氧化物中的一种或两种以上的组合。
位线结构140可包括依次叠加的位线接触141和位线导电层142。位线接触141与位于其下方的源/漏区150电连接。一些实施例中，位线接触141可以部分伸入衬底100内，即位线接触141的底面可以低于衬底100的表面且位线接触141的顶表面高于衬底100的表面。在其他一些实施例中，位线接触141的底面与衬底110的表面平齐。位线接触141的材质可包括多晶硅或金属。位线导电层142形成于位线接触141表面，因而通过位线接触141，位线导电层142可与第一源/漏区150形成电连接。位线导电层142的材质可包括W、Ti、Ni、Al、Pt、TiO2、TiN以及多晶硅中的一种或者两种以上的组合。位线结构140也可以包括其他层，例如还可包括直接覆盖于位线接触131顶表面的功函数层。
上述中的沉积工艺，本领域技术人员可以根据现有技术选择适合于本实施例目的的沉积工艺，例如，字线132以及掩埋绝缘层133的沉积工艺可以从化学气相沉积、物理气相沉积、原子层沉积、高密度等离子CVD、金属有机CVD、等离子体增强CVD或其他适合的沉积工艺中选择，本发明并不以此为限。
之后进行沉积刻蚀步骤：
a.沿开口102的形状以50nm/hr的沉积速率沉积一层多晶硅，形成贴合开口形状的多晶硅沉积层160(参考图2和图3)。多晶硅沉积层160的厚度优选为150nm。沉积方式的选择上本领域技术人员可以从化学气相沉积、物理气相沉积、原子层沉积、高密度等离子CVD、金属有机CVD、等离子体增强CVD或其他适合的沉积工艺中选择，本发明并不以此为限。同样的，沉积速率以及多晶硅沉积层160的厚度的选择上，本领域技术人员也可根据实际需要选择其他合适的速率以及厚度。
b.采用ALD的沉积方法在多晶硅层表面上沉积一层氧化硅，控制反应进行6个反应循环，形成氧化硅隔离层170。氧化硅隔离层170的厚度优选为1.5nm。此外本领域技术人员还可以从其他沉积方式如化学气相沉积、物理气相沉积、原子层沉积、高密度等离子CVD、金属有机CVD、等离子体增强CVD或其他适合的沉积工艺中选择，本发明并不以此为限。同样的，氧化硅隔离层170的厚度的选择上，本领域技术人员可根据实际需要选择合适的厚度。
c.以50nm/hr的沉积速率在氧化硅层表面继续沉积多晶硅，形成多晶硅覆盖层180。多晶硅覆盖层180的厚度优选为150nm。沉积方式的选择上本领域技术人员可以从化学气相沉积、物理气相沉积、原子层沉积、高密度等离子CVD、金属有机CVD、等离子体增强CVD或其他适合的沉积工艺中选择，本发明并不以此为限。同样的，沉积速率以及多晶硅覆盖层180的厚度的选择上，本领域技术人员也可根据实际需要选择其他合适的速率以及厚度。
d.采用气相刻蚀多晶硅覆盖层180及氧化硅隔离层170，去除多晶硅覆盖层180及位线结构顶端的氧化硅隔离层170，暴露出开口102中凹陷部分衬底100中隔离区120上方的多晶硅沉积层160，并留下位线结构130侧壁上多晶硅沉积层表面的氧化硅隔离层170。刻蚀气体优选为含氟气体，更优选为氟化氢气体。
e.过度刻蚀位线结构顶端剩余的多晶硅沉积层160、氧化硅隔离层170及开口凹陷部分暴露出的隔离区上方的多晶硅沉积层160，使单元接触C的接触部(图1F中虚线圈部分)暴露出来。
f.在刻蚀完成的开口中暴露出的隔离区120上剩余的氧化硅隔离层170包围的部分中沉积氧化硅/氮化硅，形成完整的单元接触C。
该方法通过在多晶硅层中(即多晶硅沉积层和多晶硅覆盖层之间)沉积一层氧化硅(氧化硅隔离层)，利用氧化硅电阻较高于多晶硅的性质，电流分流时仅会有较小的电流通过氧化硅隔离层，从而漏电机制会降低。同时，进行暴露接触部的刻蚀步骤时，氧化硅和多晶硅两者刻蚀速度不同，底部多晶硅刻蚀速率较快，侧面氧化硅刻蚀速率较慢，故能减少对侧面多晶硅的破坏，同时也会减少过度刻蚀对隔离区(STI槽)附近硅的破坏，最终减少了单元接触结构的缺陷。
应用上述形成方法，本发明提供一种半导体单元接触。参见图2。图2是本发明的半导体单元接触C的示意图。该单元接触C可以是DRAM器件的单元接触。单元接触C包括氧化硅隔离层170和隔离区120上方氧化硅隔离层170包围的介质层190。单元接触C形成与一衬底100上。衬底100具有由浅沟道隔离槽(STI)形成的隔离区120以及由所述隔离区120界定出的多个有源区110。在每个有源区110可以为存储器例如DRAM的存储单元。在衬底100中具有与相应的有源区110相交的多个字线沟槽101以及在埋置于字线沟槽101中的字线结构130。字线结构130可作为存储器中晶体管的栅极，晶体管的源/漏区150位于字线结构130两侧的有源区110内。在衬底100上还具有与相应的有源区110相交的多个位线结构140，以使晶体管的一个源/漏区150(即衬底上两相邻的字线结构130之间的部分)与对应的位线结构140电连接。相邻的位线结构之间形成开口102。开口102的侧壁靠近位线结构的部分为多晶硅沉积层160，多晶硅层的表面为氧化硅隔离层170，隔离区120上方氧化硅隔离层170包围的部分是介质层190。介质层190由多晶硅/氧化硅/氮化硅沉积填充而成。
具体的，衬底100的材质可以包括硅、锗或绝缘体上硅(SOI)的半导体，或者包括锗硅化合物、碳化硅或者其他已知材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在衬底100中还可以根据设计需求注入一定的掺杂离子以改变电学参数。衬底100在隔离区120形成有隔离材料，例如氧化硅。优选的，衬底100为硅衬底。隔离区的厚度(即浅沟道隔离槽的宽度)优选为10nm。
形成于衬底100中的字线结构130可作为存储器中相应的晶体管的栅极，并且在形成字线结构130的过程中或者形成之后，可以在其中一个源/漏区150，如两字线结构130之间的源/漏区150，作为相应的晶体管的源极；并在另一源/漏区150，如字线结构130和隔离区120之间的源/漏区150，可作为相应的晶体管的漏极。在字线沟槽101内形成字线结构130时，可在字线沟槽101中依次形成栅电介质层131、字线132以及覆盖栅电介质层131和字线132的掩埋绝缘层133。栅电介质层131的材质可包括氧化硅、氮化硅、氮氧化物、硅氮化物、氧化物/氮化物/氧化物(ONO)以及高k电介质材料中的一种或多种。栅电介质层131可以通过诸如在包括氧化物、水蒸气、一氧化氮或它们的组合的环境中的湿或干热氧化工艺形成，或者通过在氧气、水蒸气、一氧化氮或它们的组合的环境中的原位蒸汽生成(ISSG)工艺生成，或者通过使用正硅酸乙酯(TEOS)和氧气作为前驱体的化学汽相沉积(CVD)技术形成。字线132的材质可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN以及WSiN中的一种或多种。掩埋绝缘层的材质可以包括氧化硅、氮化硅、氮氧化硅以及硅氮氧化物中的一种或两种以上的组合。
位线结构140可包括依次叠加的位线接触141和位线导电层142。位线接触141与位于其下方的源/漏区150(例如为源极)电连接。一些实施例中，位线接触141可以部分伸入衬底100内，即位线接触141的底面可以低于衬底100的表面且位线接触141的顶表面高于衬底100的表面。在其他一些实施例中，位线接触141的底面与衬底100的表面平齐。位线接触141的材质可包括多晶硅或金属。位线导电层142形成于位线接触141表面，因而通过位线接触141，位线导电层142可与第一源/漏区150形成电连接。位线导电层142的材质可包括W、Ti、Ni、Al、Pt、TiO2、TiN以及多晶硅中的一种或者两种以上的组合。位线结构140也可以包括其他层，例如还可包括直接覆盖于位线接触141顶表面的功函数层。
其中，多晶硅沉积层160的厚度优选为150nm。此处厚度指位线结构的侧壁与氧化硅隔离层170之间的距离H1。多晶硅沉积层160的厚度的选择上，本领域技术人员也可根据实际需要选择其他合适的厚度。
其中，氧化硅隔离层170的厚度优选为1.5nm。此处厚度指介质层190一侧与其最接近的多晶硅沉积层160的边界之间的距离H2。氧化硅隔离层170的厚度的选择上，本领域技术人员也可根据实际需要选择其他合适的厚度。
氧化硅隔离层170包围成的开口凹陷部分由氧化硅/氮化硅填充形成介质层190。其中，介质层190的厚度优选为1.5nm。此处厚度指介质层190的氧化硅隔离层170形成的两侧壁之间的直线距离。介质层190的厚度的选择上，本领域技术人员也可根据实际需要选择其他合适的厚度。
该单元接触的介质层由一层氧化硅隔离层与氧化硅沉积层隔离开，从而形成保护，使得漏电机制降低。并且氧化硅隔离层的表面粗糙度较现有技术中常规的多晶硅层的粗糙度较低。隔离区附近硅相对较完整，被破坏较少，缺陷较小。并且隔离区附近硅的完整程度也更好。
如上所述的，本发明的有益效果在于，提供一半导体单元接触的形成方法，通过在多晶硅层中(即多晶硅沉积层和多晶硅覆盖层之间)沉积一层氧化硅(氧化硅隔离层)，利用氧化硅电阻较高于多晶硅的性质，电流分流时仅会有较小的电流通过氧化硅隔离层，从而漏电机制会降低。同时，进行暴露接触部的刻蚀步骤时，氧化硅和多晶硅两者刻蚀速度不同，底部多晶硅刻蚀速率较快，侧面氧化硅刻蚀速率较慢，故能减少对侧面多晶硅的破坏，同时也会减少过度刻蚀对STI区附近硅的破坏，最终减少了单元接触结构的缺陷。通过这样的方法形成的单元接触的介质层由一层氧化硅隔离层保护，从而漏电机制会降低。并且氧化硅隔离层的表面粗糙度较现有技术中常规的多晶硅层粗糙度较低，缺陷较小。并且隔离区附近硅的完整程度也更好。
以上为本发明所提供的半导体单元接触及其形成方法的一些实施例，通过实施例的说明，相信本领域技术人员能够了解本发明的技术方案及其运作原理。然而以上仅为本发明的优选实施例，并非对本发明加以限制。本领域技术人员可根据实际需求对本发明所提供技术方案进行适当修改，所做修改及等效变换均不脱离本发明所要求保护的范围。本发明所要求保护的权利范围，当以所附的权利要求书为准。
Claims (16)
1.一种半导体单元接触结构的形成方法，包括以下步骤：
a.在待处理元件上沿待处理部形状沉积一层多晶硅，形成多晶硅沉积层；
b.在所述多晶硅沉积层表面上沉积一层氧化硅，形成氧化硅隔离层；
c.在所述氧化硅层表面继续沉积多晶硅，形成多晶硅覆盖层；
d.刻蚀所述多晶硅覆盖层和部分所述氧化硅隔离层；
e.过度刻蚀部分所述多晶硅沉积层以暴露单元接触的接触部。
2.如权利要求1所述的半导体单元接触结构的形成方法，其中，还包括：提供一待形成单元接触的衬底，所述衬底具有由浅沟道隔离槽形成的隔离区以及由隔离区界定出的多个有源区；在所述衬底中形成有与相应的有源区相交的多个字线沟槽以及在埋置于字线沟槽中的字线结构；在所述衬底上还形成有与相应的所述有源区相交的多个位线结构，所述位线结构与所述衬底的两个相邻所述字线结构之间的部分电连接；两相邻的所述位线结构之间形成开口；
所述待处理元件为所述衬底；所述待处理部为所述开口；所述接触部位于所述开口中凹陷的部分；
所述步骤a为沿所述开口的形状沉积一层多晶硅，形成贴合开口形状的多晶硅沉积层。
3.如权利要求2所述的半导体单元接触结构的形成方法，其中，
所述步骤d为：刻蚀所述多晶硅覆盖层及所述氧化硅隔离层，去除多晶硅覆盖层及位线结构顶端的氧化硅隔离层，暴露出开口中凹陷部分隔离区上方的多晶硅沉积层，并留下位线结构侧壁上的多晶硅沉积层表面的氧化硅隔离层。
4.如权利要求2所述的半导体单元接触结构的形成方法，其中，
所述步骤e为：过度刻蚀位线结构顶端剩余的多晶硅沉积层及开口凹陷部分暴露出的隔离区上方的多晶硅沉积层。
5.如权利要求2所述的半导体单元接触结构的形成方法，其中，还包括以下步骤：f.在刻蚀完成的所述开口中暴露出的所述隔离区上剩余的所述氧化硅隔离层所包围的部分中沉积氧化硅/氮化硅，形成完整的单元接触。
6.如权利要求1-3中任一项所述的半导体单元接触结构的形成方法，其中，所述半导体单元接触为DRAM器件的单元接触。
7.如权利要求1-3中任一项所述的半导体单元接触结构的形成方法，其中，所述步骤a中所述多晶硅沉积层的沉积速率为50nm/hr，所述多晶硅沉积层的厚度为150nm。
8.如权利要求1-3中任一项所述的半导体单元接触结构的形成方法，其中，所述步骤b中所述氧化硅隔离层的厚度为1.5nm，所述氧化硅隔离层采用ALD的沉积方法形成，控制反应进行6个反应循环。
9.如权利要求1-3中任一项所述的半导体单元接触结构的形成方法，其中，所述步骤c中所述多晶硅覆盖层的沉积速率为50nm/hr，所述多晶硅覆盖层的厚度为150nm。
10.一种半导体单元接触结构，应用于半导体器件，其中，所述单元接触形成于一衬底上，所述衬底具有由浅沟道隔离槽形成的隔离区以及由隔离区界定出的多个有源区；在衬底中具有与相应的有源区相交的多个字线沟槽以及在埋置于字线沟槽中的字线结构；在衬底上还具有与相应的有源区相交的多个位线结构，所述位线结构与所述衬底的两个相邻所述字线结构之间的部分电连接；两相邻的所述位线结构之间形成开口；
所述开口由多晶硅、氧化硅以及氮化硅填充。
11.如权利要求10所述的半导体单元接触结构，其中，所述隔离区的正上方位置为介质层，介质层的两侧壁为氧化硅填充的氧化硅隔离层，氧化硅隔离层与位线结构的侧壁之间为多晶硅填充的多晶硅沉积层。
12.如权利要求10所述的半导体单元接触结构，其中，所述多晶硅沉积层的厚度为150nm。
13.如权利要求10所述的半导体单元接触结构，其中，所述氧化硅隔离层的厚度为1.5nm。
14.如权利要求10所述的半导体单元接触结构，其中，所述介质层为由氮化硅或氧化硅填充而成。
15.如权利要求14所述的半导体单元接触结构，其中，所述介质层的厚度为1.5nm。
16.如权利要求10所述的半导体单元接触结构，其中，所述隔离区的厚度为10nm。
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