CN110875317A - 集成电路存储器及其形成方法 - Google Patents
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Abstract
本发明涉及集成电路领域，提供了一种集成电路存储器及其形成方法。在所述形成方法中，在衬底上形成隔离层并在其中形成暴露多个第二源/漏区的开口后，利用外延生长工艺在对应于同一开口内的多个第二源/漏区的衬底表面形成对应的多个外延接触，然后形成导电材料层覆盖多个外延接触的顶表面并搭接相邻的外延接触以构成空腔在开口内，然后刻蚀导电材料层以打开空腔且形成与多个第二源/漏区一一对应连接的多个存储节点接触，每个存储节点接触包括与第二源/漏区对应的沿远离衬底表面的方向依次叠加的外延接触和部分剩余的导电材料层。所述形成方法有利于去除相邻存储节点之间导电材料的残留，缩短刻蚀时间，减小或避免对衬底造成损伤。
Description
技术领域
本发明涉及集成电路领域，特别涉及一种集成电路存储器及其形成方法。
背景技术
现有技术中的一种集成电路存储器如动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)中，每个存储单元通常包括电容器及晶体管，其中，所述电容器用于存储数据，所述晶体管用于控制所述电容器对于数据的存取，所述集成电路存储器还包括连接至每个存储单元的字线(word line)及位线(bit line)，具体的，所述字线与所述晶体管的栅极连接，所述位线与所述晶体管的一个源/漏区连接，而所述晶体管的另一个源/漏区与所述电容器连接，从而达到数据存储和输出的目的。
现有工艺在形成上述电容器时，通常在对应的源/漏区的衬底表面沉积多晶硅层并刻蚀以形成与不同的存储单元对应的存储节点接触(node contact)。但是，发明人研究发现，为了使相邻存储节点接触相互隔离，通常会对所述多晶硅层进行过刻蚀，但由于刻蚀多晶硅层的工艺对衬底硅的刻蚀选择比较低，导致现有工艺在形成存储节点接触的过程中容易造成衬底损伤。
发明内容
针对现有工艺形成存储节点接触的过程中容易造成衬底损伤的问题，本发明提供了一种集成电路存储器的形成方法，在对应的源/漏区衬底的表面形成了包括外延接触和导电材料层的存储节点接触，在去除相邻存储节点接触之间的导电材料时，可以减少或避免衬底损伤。本发明还提供了一种集成电路存储器，其中存储节点接触包括沿远离衬底表面的方向依次叠加的外延接触和导电材料层。
根据本发明的一个方面，提供了一种集成电路存储器的形成方法，包括以下步骤：
提供衬底，所述衬底具有隔离区以及由所述隔离区界定出的多个有源区，并且在每个所述有源区中界定有用于形成第一源/漏区的第一区域和用于形成第二源/漏区的第二区域；
形成多条字线于所述衬底中，每条所述字线与相应的所述有源区相交并分隔所述第一区域和所述第二区域；
形成多条位线于所述衬底上，每条所述位线与相应的所述有源区相交，以使相应的所述有源区中的所述第一源/漏区连接至所述位线；
形成一隔离层于所述衬底上，所述隔离层覆盖所述多条位线的顶表面和侧表面，所述隔离层中开设有多个开口，每个所述开口中暴露出多个第二源/漏区，所述多个第二源/漏区之间通过所述隔离区相互间隔；
执行外延生长工艺，以形成多个外延接触于所述衬底的对应于所述多个第二源/漏区的表面，所述多个外延接触与所述多个第二源/漏区一一对应；
形成一导电材料层于所述衬底上，所述导电材料层覆盖所述多个外延接触的顶表面并搭接相邻的所述外延接触，以构成空腔在所述开口内且对应于所述隔离区的所述衬底与所述导电材料层之间；以及
刻蚀所述导电材料层，以打开所述空腔且形成与所述多个第二源/漏区一一对应连接的多个存储节点接触，每个所述存储节点接触包括在对应于所述第二源/漏区的所述衬底表面沿远离所述衬底表面的方向依次叠加的外延接触和部分剩余的所述导电材料层，所述多个存储节点接触之间相互隔离。
可选的，所述外延接触的顶表面低于所述位线的顶表面，并且所述外延接触的厚度值与同一所述开口内且相邻的两个所述外延接触之间的最小距离值的比值大于或等于3。
可选的，所述外延生长工艺为选择性外延生长工艺。
可选的，在形成所述导电材料层之前，所述集成电路存储器的形成方法还包括：执行离子注入工艺，以降低所述外延接触的电阻。
可选的，所述导电材料层的顶表面低于所述隔离层的顶表面，并且，刻蚀所述导电材料层以打开所述空腔且形成所述多个存储节点接触的步骤包括：
形成一硬掩模层于所述衬底上，所述硬掩模层覆盖所述隔离层被暴露的顶表面和侧表面以及所述导电材料层的顶表面，所述硬掩模层中形成有位于所述空腔正上方的沟槽，所述硬掩模层的厚度定义了所述沟槽的宽度；以及
沿所述沟槽的底表面垂直向下刻蚀所述硬掩模层和所述导电材料层，以打开所述空腔并使剩余的所述硬掩模层覆盖位于所述沟槽两侧的所述隔离层的侧表面，且剩余的所述导电材料层位于所述侧墙下方。
根据本发明的另一方面，提供了一种集成电路存储器，包括：
衬底，所述衬底具有多个隔离区以及由所述隔离区界定出的多个有源区，每个所述有源区具有至少一个第一源/漏区和至少一个第二源/漏区；以及
形成于所述衬底上且与多个所述第二源/漏区一一对应连接的多个存储节点接触，每个所述存储节点接触包括在对应于所述第二源/漏区的所述衬底表面沿远离所述衬底表面的方向依次叠加的外延接触和导电材料层，所述多个存储节点接触之间相互隔离。
可选的，所述集成电路存储器还包括：形成于所述衬底中的多条字线，每条所述字线与相应的所述有源区相交，并分隔所述第一源/漏区和所述第二源/漏区；以及形成于所述衬底上的多条位线，每条所述位线与相应的所述有源区相交，以使所述相应的有源区中的所述第一源/漏区连接至所述位线。
可选的，每个所述有源区包括一个所述第一源/漏区和分别位于所述第一源漏区两侧的两个所述第二源/漏区，并且每个所述有源区与两条所述字线相交。
可选的，所述集成电路存储器还包括：形成于所述衬底上的隔离层，所述隔离层覆盖所述多条位线的顶表面和侧表面，所述隔离层中包括多个开口，所述多个第二源/漏区位于同一所述开口内，所述多个第二源/漏区之间通过所述隔离区相互间隔。
可选的，所述外延接触的厚度值与位于同一开口内且相邻的两个所述外延接触之间的最小距离值的比值大于或等于3。
可选的，所述外延接触的材质包括硅和/或锗硅，所述导电材料层的材质包括多晶硅。
本发明提供的集成电路存储器的形成方法，在衬底上形成了隔离层，所述隔离层中开设有多个开口，每个所述开口中暴露出多个第二源/漏区，所述多个第二源/漏区之间通过衬底中的隔离区相互间隔，然后执行外延生长工艺，在所述衬底的对应于所述多个第二源/漏区的表面形成了多个外延接触，接着在衬底上形成导电材料层，并刻蚀所述导电材料层以形成存储节点接触，在刻蚀过程中，所述外延接触可以保护衬底，并且，所述导电材料层搭接在相邻的所述外延接触上，从而在所述开口内对应在所述隔离区的所述衬底与所述导电材料层之间构成空腔，在刻蚀所述导电材料层时，可以打开所述空腔并形成与所述多个第二源/漏区一一对应连接且相互隔离的多个存储节点接触，利用上述方法，有利于去除多个存储节点接触之间导电材料的残留，缩短刻蚀时间，从而减小或避免对衬底造成损伤。
本发明提供的集成电路存储器，其中存储节点接触包括在对应于所述第二源/漏区的所述衬底表面沿远离所述衬底表面的方向依次叠加的外延接触和导电材料层。所述外延接触可以在刻蚀去除相邻的所述存储节点接触之间的导电材料的过程中保护衬底表面。
附图说明
图1(a)至图1(d)是一种集成电路存储器的形成方法在实施过程中的剖面示意图。
图2是本发明实施例的集成电路存储器的形成方法的流程示意图。
图3(a)至图3(g)是本发明实施例的集成电路存储器的形成方法在实施过程中的剖面示意图。
附图标记说明：
100、200-衬底； 110、210-有源区；
120、220-隔离区； 112-源/漏区；
210a-第一区域； 210b-第二区域；
214-第一源/漏区； 215-第二源/漏区；
101、201-字线沟槽； 211-栅电介质层；
111、212-字线； 213-掩埋绝缘层；
113、230-位线； 231-位线接触；
232-位线导电层； 114、233-隔离层；
233a-开口； 241-外延接触；
242a-空腔； 115、242-导电材料层；
116、243-硬掩模层； 116a、243a-沟槽；
117、240-存储节点接触。
具体实施方式
如背景技术介绍，现有工艺在形成集成电路存储器时，在对应的源/漏区的衬底表面形成存储节点接触以与所述电容器电连接，但是，由于刻蚀多晶硅层的工艺对衬底硅的刻蚀选择比较低，过刻蚀往往会造成衬底表面损伤。
图1(a)至图1(d)是一种集成电路存储器的形成方法在实施过程中的剖面示意图。以下首先结合图1(a)至图1(d)对一种集成电路存储器的形成工艺进行介绍。
图1(a)是一种集成电路存储器的形成方法在形成位线后的剖面示意图。参考图1(a)，衬底100中设置有多个有源区110以及用于限定所述多个有源区100的隔离区120。在衬底100中形成了与相应的有源区110相交的多个字线沟槽101以及在埋置于字线沟槽101中的字线111。字线111可作为集成电路存储器中晶体管的栅极，所述晶体管的源/漏区112位于字线111两侧的有源区110内。在衬底100上形成了与相应的有源区110相交的多个位线113，所述晶体管的一个源/漏区112与对应的位线113电连接，位线113的外部覆盖有多层结构的隔离层114，所述晶体管的另一个源/漏区112对应的衬底100上需要形成存储节点接触以与后续形成的集成电路存储器中的电容器电连接。
图1(b)是一种集成电路存储器的形成方法在形成导电材料层后的剖面示意图。参考图1(b)，在衬底100的表面沉积导电材料层115。导电材料层115覆盖被暴露的衬底100的表面，例如，导电材料层115可形成为顶表面低于隔离层114的顶表面。通常，导电材料层115的材质例如是掺杂导电离子的多晶硅。
接着，刻蚀导电材料层115以在不同有源区110形成相互电性隔离的存储节点接触。图1(c)是一种集成电路存储器的形成方法在形成硬掩模层后的剖面示意图。参考图1(c)，先在导电材料层115上形成硬掩模层116，并利用自对准工艺刻蚀硬掩模层116，使硬掩模层116中形成沟槽116a，然后沿沟槽116a的底表面垂直向下刻蚀硬掩模层116和导电材料层115，直至使导电材料层115中用于形成不同存储节点接触的多个部分相互隔离。
图1(d)是一种集成电路存储器的形成方法在形成存储节点接触后的剖面示意图。参考图1(d)，在刻蚀导电材料层115使其用于形成不同存储节点接触的多个部分相互隔离之后，剩余的覆盖于对应的源/漏区112的衬底100表面的导电材料层115可以作为存储节点接触117。
但是，利用上述集成电路存储器的形成方法，为了避免相邻的存储节点接触117之间残留的导电材料导致相邻的存储节点接触117之间短路，通常在刻蚀导电材料层115时需要进行过刻蚀，但是，由于刻蚀导电材料层115(材质例如是多晶硅)的工艺对衬底100(材质例如是硅)的刻蚀选择比较低，因而过刻蚀的过程还容易刻蚀衬底100的表面，导致衬底损伤(如图1(d)中虚线圆圈处)。
为了克服刻蚀导电材料层的过程对衬底表面造成损伤，本发明实施例首先介绍一种集成电路存储器的形成方法，可以减小或避免在去除相邻存储节点接触之间残留的导电材料时对衬底表面造成损伤。
以下结合附图和具体实施例对本发明的集成电路存储器及其形成方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
图2是本发明实施例的集成电路存储器的形成方法的流程示意图。参考图2，本发明实施例的集成电路存储器的形成方法包括以下步骤：
S1：提供衬底，所述衬底具有隔离区以及由所述隔离区界定出的多个有源区，并且在每个所述有源区中界定有用于形成第一源/漏区的第一区域和用于形成第二源/漏区的第二区域；
S2：形成多条字线于所述衬底中，每条所述字线与相应的所述有源区相交并分隔所述第一区域和所述第二区域；
S3：形成多条位线于所述衬底上，每条所述位线与相应的所述有源区相交，以使所述相应的有源区中的所述第一源/漏区连接至所述位线；
S4：形成一隔离层于所述衬底上，所述隔离层覆盖所述多条位线的顶表面和侧表面，所述隔离层中开设有多个开口，每个所述开口中暴露出多个所述第二源/漏区，所述多个第二源/漏区之间通过所述隔离区相互间隔；
S5：执行外延生长工艺，以形成多个外延接触于所述衬底的对应于所述多个第二源/漏区的表面，所述多个外延接触与所述多个第二源/漏区一一对应；
S6：形成一导电材料层于所述衬底上，所述导电材料层覆盖所述多个外延接触的顶表面并搭接相邻的所述外延接触，以构成空腔在所述开口内并对应于所述隔离区的所述衬底与所述导电材料层之间；
S7：刻蚀所述导电材料层，以打开所述空腔并形成与所述多个第二源/漏区一一对应连接的多个存储节点接触，每个所述存储节点接触包括在对应于所述第二源/漏区的所述衬底表面沿远离所述衬底表面的方向依次叠加的外延接触和部分剩余的导电材料层，所述多个存储节点接触之间相互隔离。
图3(a)至图3(g)是本发明实施例的集成电路存储器的形成方法在实施过程中的剖面示意图。以下结合图2和图3(a)至图3(g)对本发明实施例的集成电路存储器的形成方法作进一步描述。
图3(a)是本发明实施例的集成电路存储器的形成方法在提供衬底后的剖面示意图。参考图3(a)，本发明实施例的集成电路存储器的形成方法包括步骤S1，提供衬底200，所述衬底200具有隔离区220以及由所述隔离区220界定出的多个有源区210，并且在每个所述有源区210中界定有用于形成第一源/漏区的第一区域210a和用于形成第二源/漏区的第二区域210b。本发明实施例中，可以在每个有源区210形成集成电路存储器例如DRAM的存储单元，所述第一区域210a和第二区域210b之间的区域可用于形成存储单元中晶体管的栅极。
具体的，衬底200的材质可以包括硅、锗或绝缘体上硅(SOI)的半导体，或者包括锗硅化合物、碳化硅或者其他已知材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在衬底200中还可以根据设计需求注入一定的掺杂离子以改变电学参数。衬底200在隔离区220形成有隔离材料，例如氧化硅。
图3(b)是本发明实施例的集成电路存储器的形成方法在形成字线后的剖面示意图。参考图3(b)，本发明实施例的集成电路存储器的形成方法包括步骤S2，形成多条字线212于衬底200中，每条字线212与相应的有源区210相交并分隔前述第一区域210a和第二区域210b。
作为示例，参考图3(a)和图3(b)，衬底200中的每个有源区210可设置一个用于形成第一源/漏区的第一区域210a和两个用于形成第二源/漏区的第二区域210b，且这两个第二区域210b分别位于第一区域210a的两侧，从而，每个有源区210可与两条字线212相交，并且每条字线212分隔前述第一区域210a和第二区域210b。
形成于衬底200中的字线212可作为集成电路存储器中相应的晶体管的栅极，并且在形成字线212的过程中或者形成之后，可以在第一区域210a形成第一源/漏区214作为相应的晶体管的源极，并在第二区域210b形成第二源/漏区215作为相应的晶体管的漏极。所述字线212可埋设于衬底200中，例如字线212可形成于与相应的有源区210相交的字线沟槽201中，字线沟槽201的内表面可在形成字线212之前通过注入离子形成沟道区，第一源/漏区214和第二源/漏区215中的每个都可以是离子掺杂区域。所注入或掺杂的离子的类型可以根据要形成的晶体管的类型选择。本文中衬底200的表面指的是衬底200的用于形成集成电路存储器的表面即主表面，上述以及下文中的各功能层的与衬底200的主表面同侧的表面可以作为所述功能层的顶表面。
具体的，在字线沟槽201内形成字线212时，可在所述多个字线沟槽201中依次形成栅电介质层211、字线212以及覆盖栅电介质层211和字线212的掩埋绝缘层213。
具体地，栅电介质层211的材质可包括氧化硅、氮化硅、氮氧化物、硅氮化物、氧化物/氮化物/氧化物(ONO)以及高k电介质材料中的一种或多种。栅电介质层211可以通过诸如在包括氧化物、水蒸气、一氧化氮或它们的组合的环境中的湿或干热氧化工艺形成，或者通过在氧气、水蒸气、一氧化氮或它们的组合的环境中的原位蒸汽生成(ISSG)工艺生成，或者通过使用正硅酸乙酯(TEOS)和氧气作为前驱体的化学汽相沉积(CVD)技术形成。字线212的材质可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN以及WSiN中的一种或多种。掩埋绝缘层213的材质可以包括氧化硅、氮化硅、氮氧化硅以及硅氮氧化物中的一种或两种以上的组合。
需要说明的是，上述以及下文中的各功能层的沉积工艺，均可以根据公开技术选择适合于本实施例目的的沉积工艺，例如，字线212以及掩埋绝缘层213的沉积工艺可以从化学气相沉积、物理气相沉积、原子层沉积、高密度等离子CVD、金属有机CVD、等离子体增强CVD或其他适合的沉积工艺中选择，下文不再详述。
图3(c)是本发明实施例的集成电路存储器的形成方法在形成位线后的剖面示意图。参考图3(c)，本发明实施例的集成电路存储器的形成方法包括步骤S3，形成多条位线230于衬底200上，每条位线230与相应的有源区210相交，以使所述相应的有源区210中的第一源/漏区214连接至位线230。
作为示例，所述位线230可包括在对应于第一源/漏区214的衬底200表面依次叠加的位线接触231和位线导电层232。
位线接触231与位于其下方的第一源/漏区214(例如为源极)电连接。位线接触231的材质可包括多晶硅或金属，一些实施例中，位线接触231也可以部分伸入衬底200内，即位线接触231的底面可以低于衬底200的表面且位线接触231的顶表面高于衬底200的表面。
位线导电层232形成于位线接触231表面，因而通过位线接触231，位线导电层232可与第一源/漏区214形成电连接。位线导电层232的材质可包括W、Ti、Ni、Al、Pt、TiO2、TiN以及多晶硅中的一种或者两种以上的组合。位线230也可以包括其他层，例如还可包括直接覆盖于位线接触231表面的功函数层。
图3(d)是本发明实施例的集成电路存储器的形成方法在形成隔离层后的剖面示意图。参考图3(d)，本发明实施例的集成电路存储器的形成方法包括步骤S4，形成一隔离层233于衬底200上，所述隔离层233覆盖所述多条位线232的顶表面和侧表面，所述隔离层233中开设有多个开口233a，每个所述开口233a中暴露出多个所述第二源/漏区215，所述多个第二源/漏区215之间通过隔离区220相互间隔。具体的，隔离层233可以是多层结构，其材质可以包括氧化硅、氮化硅、氮氧化硅以及硅氮氧化物中的一种或两种以上的组合。
图3(e)是本发明实施例的集成电路存储器的形成方法在形成外延接触后的剖面示意图。参考图3(e)，本发明实施例的集成电路存储器的形成方法包括步骤S5，执行外延生长工艺，以形成多个外延接触241于衬底200的对应于所述多个第二源/漏区215的表面，所述多个外延接触241与所述多个第二源/漏区215一一对应并连接。
外延接触241的形成方法具体可以采用化学气相沉积外延或者分子束外延(MBE)的方式，优选采用选择性外延生长工艺，作为示例，通过在衬底200表面输送硅的化合物(如SiHCl3、SiH2Cl2或SiCl4等)以及氢气，利用还原反应在暴露的衬底200(例如为硅衬底)的表面析出硅，从而在第二源/漏区215的衬底200的表面形成与之连接的外延接触241。本发明实施例中的多个外延接触241可以是同质外延接触或异质外延接触。外延接触241的材质例如包括硅和/或锗硅(SiGe)。
进一步的，在外延生长的过程中可引入掺杂气体，以获得电阻较低的外延接触241。一些实施例中，在外延生长结束之后，可以再执行离子注入工艺，使所述多个外延接触241包括导电离子，以提高外延接触241的导电能力。
参考图3(e)，所述多个外延接触241在同一开口233a中形成，更具体的，所述多个外延接触241对应于同一开口233a中所暴露出的第二源/漏区215的衬底200表面形成，由于开口233a内被暴露的多个第二源/漏区215之间通过隔离区220相互间隔。从而，同一上述开口233a且相邻的所述多个外延接触241相互间隔。
本发明实施例中，所述多个外延接触241之间的间隙可以在后续形成存储节点接触的过程中保持未填充状态，以利于后续去除对应于所述间隙(或所述间隙的正上方)的导电材料。具体的，可以提高所述间隙的深宽比，以使得后续在开口233a内沉积的导电材料在设定的沉积速率下对应于所述间隙的位置形成空腔。优选的，所述间隙的深宽比大于或等于3:1，即可以使外延接触241的厚度值与同一开口233a内且相邻的两个外延接触241之间的最小距离值的比值大于或等于3。此处“厚度值”指的是在垂直于衬底200表面的方向上任意一个外延接触241的两端面之间的距离，此处“最小距离值”指的是对应于同一开口233a内且相邻的两个外延接触241在平行于衬底200表面的平面内的最小距离。为了减小对后续形成的存储节点接触导电性的影响，外延接触241的顶表面优选低于位线232的顶表面。
图3(f)是本发明实施例的集成电路存储器的形成方法在形成导电材料层后的剖面示意图。参考图3(f)，本发明实施例的集成电路存储器的形成方法包括步骤S6，形成一导电材料层242于衬底200上，所述导电材料层242覆盖所述多个外延接触241的顶表面并搭接相邻的外延接触241，以在开口233a内且对应在隔离区220的衬底200与导电材料层242之间构成空腔242a。所述空腔242a有利于后续刻蚀导电材料层242时使其对应于所述多个外延接触241之间间隔的部分相互隔离。
具体的，形成导电材料层242可包括以下过程：在包括外延接触241的衬底200表面沉积导电材料使其覆盖隔离层233被暴露的的顶表面和侧表面，该导电材料还覆盖开口233a中的所述多个外延接触241并搭接相邻的外延接触241，在同一开口233a内且对应于隔离区220的衬底200与导电材料层242之间构成空腔242a；接着通过研磨、回刻蚀或者它们的组合方式去除部分导电材料，使剩余的导电材料作为导电材料层242。导电材料层242的顶表面可低于隔离层233的顶表面。但本发明不限于此，在一些实施例中，所形成的导电材料层242的顶表面也可以高于隔离层233的顶表面。导电材料层242的材质可包括掺杂导电离子的多晶硅或者金属(例如钨)。
图3(g)是本发明实施例的集成电路存储器的形成方法在形成存储节点接触后的剖面示意图。参考图3(g)，本发明实施例的集成电路存储器的形成方法包括步骤S7，刻蚀所述导电材料层242，以打开空腔242a并形成与所述多个第二源/漏区215一一对应连接的多个存储节点接触240，每个存储节点接触240包括在对应于所述第二源/漏区215的衬底200表面沿远离衬底200表面的方向依次叠加的外延接触241和部分剩余的导电材料层242，所述多个存储节点接触240之间相互隔离。
具体的，刻蚀导电材料层242以打开空腔242a并形成与所述多个第二源/漏区215一一对应连接的多个存储节点接触240的过程可进一步包括以下步骤。
首先，仍可参考图3(f)，形成一硬掩模层243于衬底200上，所述硬掩模层243覆盖隔离层233被暴露的的顶表面和侧表面以及导电材料层242的顶表面。硬掩模层243中形成有位于空腔242a正上方的沟槽243a，硬掩模层243的厚度定义了沟槽243a的宽度。硬掩模层243的材质例如是氮化硅。
接着，沿沟槽243a的底表面垂直向下刻蚀硬掩模层243以及导电材料层242，以打开空腔242a并使剩余的硬掩模层243作为侧墙覆盖位于沟槽243a两侧的隔离层233的侧表面，所述侧墙还覆盖剩余的导电材料层242的顶表面，即刻蚀使得剩余的导电材料层242位于所述侧墙下方，被刻蚀之后的导电材料层242包括相互隔离的且分别覆盖于多个外延接触241顶表面的多个部分。从而，可以将每个沿远离衬底200表面顺序叠加的外延接触241和覆盖于其顶表面的部分剩余的导电材料层242作为要形成的集成电路存储器的一个存储节点接触240，从而可以在与同一开口233a内的多个第二源/漏区215对应的衬底200表面形成与所述多个第二源/漏区215一一对应连接的多个存储节点接触240，所述多个存储节点接触240之间相互隔离。
刻蚀硬掩模层243以及导电材料层242的工艺可以是干法刻蚀。例如，可利用CF4作为刻蚀气体刻蚀硬掩模层243，然后利用Cl2、HBr以及CF4作为刻蚀气体刻蚀导电材料层242，以打开空腔242a进而形成上述存储节点接触240。
上述集成电路存储器的形成方法，在去除空腔242a上方的导电材料层242时，由于导电材料层242下方形成有外延接触241，在刻蚀过程中可以保护衬底200表面，并且，在刻蚀导电材料层242使空腔242a打开后，可以不需要过多地向下刻蚀以确保隔离区220的衬底200表面不残留导电材料，即有利于去除导电材料的残留，缩短刻蚀时间，可以降低或避免对衬底200造成损伤。
本发明实施例还包括一种集成电路存储器，参照图3(g)，本发明实施例的集成电路存储器包括：
衬底200，所述衬底200具有多个隔离区220以及由所述隔离区220界定出的多个有源区210，每个所述有源区210具有至少一个第一源/漏区214和至少一个第二源/漏区215；以及形成于所述衬底200上的并与所述第二源/漏区215一一对应连接的多个存储节点接触240，每个所述存储节点接触240包括在对应于所述第二源/漏区215的衬底200表面沿远离衬底200表面方向依次叠加的外延接触241和导电材料层242，所述多个存储节点接触240之间相互隔离。
本发明实施例的存储器还可包括形成于所述衬底200中的多条字线212以及形成于所述衬底200上的多条位线230，具体的，每条所述字线212与相应的有源区210相交，并分隔所述第一源/漏区214和所述第二源/漏区215；每条所述位线230与相应的有源区210相交，以使所述相应的有源区210中的第一源/漏区214连接至对应的位线230。
进一步的，每个所述有源区210可设置一个第一源/漏区214和分别位于所述第一源漏区214两侧的两个第二源/漏区215，从而每个有源区210可与两条字线212相交，每条字线212均分隔第一源/漏区214和第二源/漏区215。所述字线212可以是埋置字线，具体可在衬底200中对应第一源/漏区214和第二源/漏区215之间的字线沟槽201中形成，具体的，字线沟槽201内可顺序形成有栅电介质层211、字线212以及覆盖字线212的掩埋绝缘层213。所述位线230可包括沿远离对应第一源/漏区214的衬底200表面的方向依次叠加的位线接触231和位线导电层232。
此外，在衬底200还形成有覆盖所述多条位线230的顶表面和侧表面的隔离层233，所述隔离层233中开设有多个开口，每个开口中包括多个第二源/漏区215，位于同一开口内的多个第二源/漏区215之间通过隔离区220相互间隔，上述多个存储节点接触240与所述多个第二源/漏区215一一对应并形成电连接，且所述多个存储节点接触240互相电性隔离。所述存储节点接触240的导电材料层242一侧可电连接至集成电路存储器的存储节点(未示出)，所述存储节点例如是金属绝缘体金属电容器、平面电容器、U型电容器、垂直电容器、水平电容器、非电容器存储结构等。所述集成电路存储器例如是动态随机存取集成电路存储器(DRAM)。
本发明实施例的集成电路存储器中的外延接触241利用外延生长工艺在被开口233a暴露的对应于第二源/漏区215的衬底200表面形成，也即，可对应于同一开口233a内的多个第二源/漏区215形成与所述多个第二源/漏区215一一对应的多个外延接触241，所述多个外延接触241相互间隔，优选的，每个所述外延接触241的厚度值与对应于同一开口233a且相邻的两个外延接触241之间的最小距离值的比值大于或等于3。导电材料层242覆盖于外延接触241的顶表面，在刻蚀去除相邻的存储节点接触240之间的导电材料(例如与导电材料层的材质相同)时，所述多个外延接触241可以保护衬底200表面。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个实施例重点说明的都是与前述实施例的不同之处，各个实施例之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (11)
1.一种集成电路存储器的形成方法，其特征在于，包括：
提供衬底，所述衬底具有隔离区以及由所述隔离区界定出的多个有源区，并且在每个所述有源区中界定有用于形成第一源/漏区的第一区域和用于形成第二源/漏区的第二区域；
形成多条字线于所述衬底中，每条所述字线与相应的所述有源区相交并分隔所述第一区域和所述第二区域；
形成多条位线于所述衬底上，每条所述位线与相应的所述有源区相交，以使相应的所述有源区中的所述第一源/漏区连接至所述位线；
形成一隔离层于所述衬底上，所述隔离层覆盖所述多条位线的顶表面和侧表面，所述隔离层中开设有多个开口，每个所述开口中暴露出多个第二源/漏区，所述多个第二源/漏区之间通过所述隔离区相互间隔；
执行外延生长工艺，以形成多个外延接触于所述衬底的对应于所述多个第二源/漏区的表面，所述多个外延接触与所述多个第二源/漏区一一对应；
形成一导电材料层于所述衬底上，所述导电材料层覆盖所述多个外延接触的顶表面并搭接相邻的所述外延接触，以构成空腔在所述开口内且对应于所述隔离区的所述衬底与所述导电材料层之间；以及
刻蚀所述导电材料层，以打开所述空腔且形成与所述多个第二源/漏区一一对应连接的多个存储节点接触，每个所述存储节点接触包括在对应于所述第二源/漏区的所述衬底表面沿远离所述衬底表面的方向依次叠加的外延接触和部分剩余的所述导电材料层，所述多个存储节点接触之间相互隔离。
2.如权利要求1所述的集成电路存储器的形成方法，其特征在于，所述外延接触的顶表面低于所述位线的顶表面，并且所述外延接触的厚度值与同一所述开口内且相邻的两个所述外延接触之间的最小距离值的比值大于或等于3。
3.如权利要求1所述的集成电路存储器的形成方法，其特征在于，所述外延生长工艺为选择性外延生长工艺。
4.如权利要求1所述的集成电路存储器的形成方法，其特征在于，在形成所述导电材料层之前，所述集成电路存储器的形成方法还包括：
执行离子注入工艺，以降低所述外延接触的电阻。
5.如权利要求1所述的集成电路存储器的形成方法，其特征在于，所述导电材料层的顶表面低于所述隔离层的顶表面，并且，刻蚀所述导电材料层以打开所述空腔且形成所述多个存储节点接触的步骤包括：
形成一硬掩模层于所述衬底上，所述硬掩模层覆盖所述隔离层被暴露的顶表面和侧表面以及所述导电材料层的顶表面，所述硬掩模层中形成有位于所述空腔正上方的沟槽，所述硬掩模层的厚度定义了所述沟槽的宽度；以及
沿所述沟槽的底表面垂直向下刻蚀所述硬掩模层和所述导电材料层，以打开所述空腔并使剩余的所述硬掩模层覆盖位于所述沟槽两侧的所述隔离层的侧表面，且剩余的所述导电材料层位于所述侧墙下方。
6.一种集成电路存储器，其特征在于，包括：
衬底，所述衬底具有多个隔离区以及由所述隔离区界定出的多个有源区，每个所述有源区具有至少一个第一源/漏区和至少一个第二源/漏区；以及
形成于所述衬底上且与多个所述第二源/漏区一一对应连接的多个存储节点接触，每个所述存储节点接触包括在对应于所述第二源/漏区的所述衬底表面沿远离所述衬底表面的方向依次叠加的外延接触和导电材料层，所述多个存储节点接触之间相互隔离。
7.如权利要求6所述的集成电路存储器，其特征在于，所述集成电路存储器还包括：
形成于所述衬底中的多条字线，每条所述字线与相应的所述有源区相交，并分隔所述第一源/漏区和所述第二源/漏区；以及
形成于所述衬底上的多条位线，每条所述位线与相应的所述有源区相交，以使所述相应的有源区中的所述第一源/漏区连接至所述位线。
8.如权利要求7所述的集成电路存储器，其特征在于，每个所述有源区包括一个所述第一源/漏区和分别位于所述第一源漏区两侧的两个所述第二源/漏区，并且每个所述有源区与两条所述字线相交。
9.如权利要求7所述的集成电路存储器，其特征在于，所述集成电路存储器还包括：
形成于所述衬底上的隔离层，所述隔离层覆盖所述多条位线的顶表面和侧表面，所述隔离层中包括多个开口，所述多个第二源/漏区位于同一所述开口内，所述多个第二源/漏区之间通过所述隔离区相互间隔。
10.如权利要求9所述的集成电路存储器，其特征在于，所述外延接触的厚度值与位于同一开口内且相邻的两个所述外延接触之间的最小距离值的比值大于或等于3。
11.如权利要求6至10任一项所述的集成电路存储器，其特征在于，所述外延接触的材质包括硅和/或锗硅，所述导电材料层的材质包括多晶硅。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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