KR20080030385A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명은, 소자분리막에 의해 한정되며, 홈이 형성된 활성영역을 갖는 반도체기판과, 상기 홈 내에 게이트절연막과 게이트도전막으로 형성된 게이트와, 상기 게이트 양측의 기판 표면 내에 형성된 소오스/드레인영역과, 상기 기판의 드레인 영역 상에 형성된 비트라인 콘택 및 상기 기판의 소오스 영역 상에 형성된 스토리지 노드용 콘택플러그를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체기판 11: 버퍼용 산화막
12: 버퍼용 질화막 ISO: 소자분라막
13: 게이트절연막 H: 홈
14: 폴리실리콘막 15: 금속막
16: 이온주입용 절연막 M: 이온주입용 마스크
S/D: 소오스/드레인 영역 17: 게이트 마스크용 절연막
BLC: 비트라인 콘택 18: 층간절연막
SNC: 스토리지 노드용 콘택플러그 G: 게이트
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 보다 상세하게는, 게이트와 홈간의 오정렬을 방지함과 아울러 스토리지 노드 콘택 저항을 감소시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
점자, 반도체 소자의 고집적화로 인해 소자의 디자인 룰(Design Rule)이 점차 감소함에 따라 제조 공정의 마진이 점점 부족하게 되면서 DRAM의 경우 리프레쉬(refresh) 특성이 열화되고 있다. 이에, 상기한 문제들을 해결하고자 기존의 2차원적인 게이트 대신에 3차원적으로 게이트를 형성하는 이른바 리세스 게이트(recessed gate) 형성방법이 도입되었다.
상기와 같은, 리세스 게이트는 기존의 플래너(Planer) 형의 게이트에 비해 유효 채널 길이가 늘어나므로, 단채널효과(Short Channel Effect)를 억제할 수 있고, 적은 이온주입 도우즈(dose)로도 원하는 문턱전압(Vt)을 확보할 수 있는 바, 접합 누설전류를 감소시켜 리프레쉬(refresh) 특성을 개선할 수 있는 등 소자의 특성을 향상시킬 수 있다.
여기서, 현재 수행되고 있는 반도체 소자의 리세스 게이트 형성방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 제1마스크공정을 통해 게이트 형성영역을 노출시키는 제1마스크패턴을 형성한 후, 상기 제1마스크패턴을 식각마스크로 이용해서 상기 기판을 식각하여 상기 기판 내에 홈을 형성한다.
그런다음, 상기 홈 표면을 포함한 기판 전면 상에 게이트 물질로 게이트 산화막과 게이트도전막 및 게이트 마스크용 절연막을 차례로 증착하고 나서, 상기 하 드마스크막 상에 제2마스크공정을 통해 게이트 형성영역을 가리는 제2마스크패턴을 형성한 후, 상기 제2마스크패턴을 식각마스크로 이용해서 상기 게이트 물질들을 식각하여 상기 홈 상에 리세스 게이트를 형성한다.
한편, 전술한 바와 같이 홈 형성을 위한 제1마스크공정에 사용하는 노광장비와 게이트 형성을 위한 제2마스크공정에 사용하는 노광장비가 다르다. 즉, 집적도가 증가함에 따라 미세 폭의 홈을 형성하기 위해, 상기 기판을 식각하기 위한 제1마스크공정에서 사용하는 노광장비는 고분해능 장비를 사용하고 있다.
이처럼, 두 마스크 공정 사이에 사용하는 이종 노광장비의 차이는 게이트를 홈 상에 정렬(align) 상태로 형성시키지 못하고 홈의 좌측 또는 우측으로 오정렬(misalign) 상태로 형성시키게 되는데, 이와 같이, 게이트와 홈간에 오정렬이 발생하게 되면 왼쪽 단위 셀과 오른쪽 단위 셀의 문턱전압이 차이가 나게 되는 문제가 발생하게 된다.
또한, 반도체 소자의 고집적화에 따라 게이트의 폭 또한 감소됨에 따라 그 감소량에 비례하여 트랜지스터의 전류는 감소하게 되고, 이는 비트라인(bite line)에서 캐패시턴스(capacitance)에 데이타(data)로 쓰는 시간(write time)을 증가시키는 원인이 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 게이트와 홈간의 오정렬로 인한 셀의 문턱전압 차이를 해결할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 셀에서 쓰는 시간(write time)을 개선시킬 수 있는 반도체 소자 및 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 소자분리막에 의해 한정되며, 홈이 형성된 활성영역을 갖는 반도체기판; 상기 홈 내에 게이트절연막과 게이트도전막으로 형성된 게이트; 상기 게이트 양측의 기판 표면 내에 형성된 소오스/드레인영역; 상기 기판의 드레인 영역 상에 형성된 비트라인 콘택; 및 상기 기판의 소오스 영역 상에 형성된 스토리지 노드용 콘택플러그;를 포함하는 반도체 소자를 제공한다.
여기서, 상기 게이트도전막은 폴리실리콘막과 금속막의 적층막인 것을 특징으로 한다.
상기 기판의 드레인 영역 상에 형성된 비트라인 콘택 상에 비트라인이 형성된 것을 특징으로 한다.
또한, 본 발명은 활성영역을 한정하는 소자분리막이 구비된 반도체기판의 활성영역을 식각하여 상기 기판 내에 홈을 형성하는 단계; 상기 홈 내에 게이트절연막과 게이트도전막으로 이루어진 게이트를 형성하는 단계; 상기 게이트의 양측 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 상기 게이트를 포함한 기판 전면 상에 게이트 마스크용 절연막을 형성하는 단계; 상기 게이트 마스크용 절연막을 식각하여 상기 기판의 드레인 영역을 노출시키는 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀 내에 비트라인 콘택을 형성하는 단계; 상기 비트라인 콘 택을 포함한 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 기판의 소오스 영역을 노출시키는 스토리지 노드용 콘택홀을 형성하는 단계; 및 상기 스토리지 노드용 콘택홀 내에 스토리지 노드용 콘택플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 게이트도전막은 폴리실리콘막과 금속막의 적층막으로 형성하는 것을 특징으로 한다.
상기 게이트를 형성하는 단계 후, 상기 게이트의 양측 기판 표면 내에 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트를 포함한 기판 전면 상에 이온주입용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 이온주입용 절연막은 10∼500Å 두께로 형성하는 것을 특징으로 한다.
상기 게이트 양측 기판 표면 내에 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트를 포함한 기판 전면 상에 게이트 마스크용 절연막을 형성하는 단계 전, 상기 기판의 드레인 영역 내에 비트라인 콘택용 관련 이온주입을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 게이트 마스크용 절연막은 100∼5000Å 두께로 형성하는 것을 특징으로 한다.
상기 비트라인 콘택홀 내에 비트라인 콘택을 형성하는 단계 후, 상기 비트라인 콘택을 포함한 기판 전면 상에 층간절연막을 형성하는 단계 전, 상기 비트라인 콘택 상에 비트라인을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 기판의 활성영역에 형성된 홈 내에 게이트절연막과 게이트도전막으로 이루어진 게이트가 형성되며, 상기 기판의 드레인 영역 상에 비트라인 콘택이 형성되며, 상기 기판의 소오스 영역 상에 스토리지 노드용 콘택플러그가 형성되는 것을 특징으로 한다.
이렇게 하면, 상기 홈 내에 게이트가 형성됨에 따라, 상기 홈과 게이트간의 오정렬을 방지할 수 있어 문턱전압 차이를 극복할 수 있다.
또한, 본 발명은 홈 내에 게이트를 형성함으로써, 종래의 기술에 따른 리세스 게이트 형성공정에 비해 1번의 마스크 공정 수가 스킵되어 제조 비용 절감의 효과를 가질 수 있다.
게다가, 본 발명은 상기 기판의 드레인 영역 상에 비트라인 콘택이 형성되며, 상기 기판의 소오스 영역 상에 스토리지 노드용 콘택플러가 형성됨에 따라, 랜딩플러그(Landing Plug) 형성 공정을 스킵(skip)할 수 있어 공정 스탭의 감소에 따른 공정 시간 단축 및 제조 비용 절감의 효과를 가질 수 있다.
아울러, 본 발명은 랜딩플러그 공정이 스킵됨에 따라 스토리지 노드용 콘택플러그가 상기 기판의 소오스 영역에 형성하게 되면서 상기 스토리지 노드용 콘택플러그의 콘택 저항은 감소하게 되어 셀(cell)에서 쓰는 시간(write time)을 개선할 수 있으므로, 결과적으로, 소자의 수율 향상을 기대할 수 있게 된다.
구체적으로, 도 1은 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 반도체기판(10) 내에는 활성영역을 소자분리막(ISO)이 형성되어 있다. 상기 기판의 활성영역 내에는 홈(H)이 형성되어있으며, 상기 홈(H) 내에는 게이트(G)가 형성되어 있다.
상기 게이트(G)는 게이트절연막(13)과 상기 게이트절연막(13)을 포함하여 상기 홈을 매립하는 게이트도전막, 즉, 폴리실리콘막(14)과 금속막(15)의 적층막으로 이루어진다.
계속해서, 상기 게이트 양측의 기판 표면 내에 소오스/드레인영역(S/D)이 형성되어져 있으며, 상기 게이트(G)들 사이의 드레인 영역 상에는 비트라인 콘택(BLC)이, 그리고, 상기 게이트(G)들 사이의 소오스 영역 상에 형성된 스토리지 노드용 콘택플러그(SNC)이 형성되어져 있다.
이와 같은 본 발명은, 홈 내에 게이트가 형성됨에 따라 문턱전압의 차이를 극복할 수 있으며, 또한, 스토리지 노드 콘택 저항의 감소 및 공정 단순화와 공정 시간을 단축할 수 있게 되는 효과를 가질 수 있다.
도 1에서 미설명된 도면 부호 11은 버퍼 산화막을, 16은 이온조절용 절연막을, 17은 게이트 마스크용 절연막을, 18은 층간절연막을 각각 나타낸다.
이하에선 전술한 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 도 2a 내지 도 2f를 참조하여 설명하도록 한다.
도 2a를 참조하면, 활성영역 및 소자분리 영역이 구비된 반도체기판(10) 상에 버퍼용 산화막(11)과 버퍼용 질화막(12)을 차례로 증착한 후, 상기 버퍼용 질화 막(12)과 산화막(11)을 식각하여 소자분리막 형성영역을 한정하는 트렌치를 형성한다.
그런다음, 상기 트렌치 내에 절연막을 매립하여 상기 트렌치 내에 소자분리막(ISO)을 형성한다.
도 2b를 참조하면, 상기 소자분리막(ISO)을 포함한 기판 전면 상에 마스크공정을 통해 게이트 형성영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 마스크패턴을 식각마스크로 이용해서 상기 버퍼용 질화막(12)과 산화막(11) 및 기판(10)을 식각하여 상기 반도체기판의 활성영역에 홈(H)을 형성한다.
그런다음, 상기 홈(H) 표면 상에 게이트절연막(13)을 형성한 후, 상기 게이트절연막(13)이 형성된 홈(H)이 매립되도록 기판 전면 상에 게이트도전막인 폴리실리콘막(14)과 금속막(15)을 차례로 증착한다.
도 2c를 참조하면, 상기 금속막(15)을 상기 버퍼용 산화막(11)을 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 상기 홈 내에 게이트도전막으로 이루어진 리세스 게이트(G)를 형성한다.
여기서, 본 발명은 상기 홈(H) 내에 게이트도전막이 매립된 구조의 게이트(G)를 형성함으로서, 종래의 리세스 게이트 형성공정에 비해 1번의 마스크 공정 수가 스킵(skip)되어 공정 스탭의 감소에 따른 공정 시간 단축 및 제조 비용을 절감시킬 수 있다.
다시말하면, 종래의 리세스 게이트 형성공정에서는 홈 형성을 위한 제1마스크 공정, 그리고, 게이트 형성을 위한 제2마스크 공정이 진행되면서 2번의 마스크 공정이 수행되는 반면, 본 발명에서는, 홈 내에 리세스 게이트를 형성함에 따라 게이트 형성을 위한 마스크 공정이 스킵되면서 종래의 기술에 비해 1번의 마스크 공정이 스킵되는 효과를 가질 수 있다.
그런다음, 상기 게이트(G)를 포함한 기판 전면 상에 이온주입용 절연막(16)을 10∼500Å 두께로 증착한 후, 그런다음, 상기 이온주입용 절연막(16)에 대해 불순물 이온주입을 수행하여 상기 게이트(G)의 양측 기판 표면 내에 소오스/드레인 영역(S/D)을 형성한다.
도 2d를 참조하면, 상기 이온주입용 절연막(16) 상에 비트라인 콘택 형성영역을 노출시키는 이온주입용 마스크(M)를 형성한 후, 상기 이온주입용 마스크(M)를 이용해서 상기 기판의 드레인 영역 내에 비트라인 콘택용 관련 이온주입을 수행한다.
여기서, 본 발명은 반도체기판 상에, 바람직하게는, 상기 홈 상에 게이트가 형성되지 않고 상기 홈 내에 게이트가 형성된 구조에서 비트라인 콘택홀 관련 이온주입이 수행됨에 따라, 통상적으로 게이트와 홈간의 오정렬로 인해 발생되는 셀의 문턱전압 차이를 원천적으로 극복할 수 있다.
또한, 본 발명은 홈 내에 게이트를 형성함으로써, 종래의 기술에 따른 리세스 게이트 형성공정에 비해 1번의 마스크 공정 수가 스킵되어 제조 비용 절감의 효과를 가질 수 있다.
도 2e를 참조하면, 상기 이온주입용 절연막(16) 상에 게이트 마스크용 절연막(17)을 100∼5000Å 두께로 증착한 후, 상기 게이트 마스크용 절연막(17)과 이온 주입용 절연막(16) 및 버퍼용 산화막(11)을 식각하여 상기 기판의 드레인 영역을 노출시키는 비트라인용 콘택홀을 형성한다.
그런다음, 상기 콘택홀이 매립되도록 상기 게이트 마스크용 절연막(17) 상에 도전막을 증착한 후, 이를 식각하여 상기 콘택홀 내에 비트라인 콘택(BLC)을 형성한다.
다음으로, 상기 비트라인 콘택 상에 비트라인(미도시)을 형성한다.
도 2f을 참조하면, 상기 비트라인을 포함한 기판 전면 상에 층간절연막(18)을 증착한 후, 상기 층간절연막(18), 게이트 마스크용 절연막(17)과 이온주입용 절연막(16) 및 버퍼용 산화막(11)을 식각하여 상기 기판의 소오스 영역을 노출시키는 스토리지 노드용 콘택홀을 형성한다. 상기 콘택홀이 매립되도록 기판 전면 상에 도전막을 증착한 후, 이를 식각하여 상기 콘택홀 내에 스토리지 노드용 콘택플러그(SNC)를 형성한다.
여기서, 본 발명은 상기 홈 내에 게이트가 형성됨에 따라 랜딩플러그(Landing Plug) 형성공정이 스킵(skip)하게 되어 상기 스토리지 노드용 콘택플러그(SNC)가 상기 기판의 소오스 영역에 형성하게 된다.
따라서, 상기 스토리지 노드용 콘택플러그의 콘택 저항은 감소되고, 이는 셀(cell)에서 쓰는 시간(write time)을 개선시킬 수 있어 결과적으로 소자의 수율 향상을 기대할 수 있다.
또한, 본 발명은 랜딩플러그 형성공정이 스킵됨에 따라 종래의 기술에 비해 1번의 마스크 공정이 감소되면서 공정 스탭의 감소에 따른 공정 시간 단축 및 제조 비용이 절감되는 효과를 가질 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 홈 내에 게이트도전막으로 이루어진 게이트가 형성함에 따라, 상기 게이트와 홈간의 오정렬로 인한 셀의 문턱전압 차이를 극복할 수 있다.
또한, 본 발명은 종래의 게이트 형성 공정에 비해 1번의 마스크 공정이 스킵됨에 따라 공정 스탭의 감소에 따른 공정 시간 단축 및 제조 비용 절감의 효과를 가질 수 있다.
게다가, 본 발명은 랜딩플러그(Landing Plug) 공정을 스킵(skip)할 수 있으므로 공정 스탭의 감소에 따른 공정 시간 단축 및 제조 비용 절감의 효과를 가질 수 있다.
아울러, 본 발명은 랜딩플러그 공정이 스킵됨에 따라 스토리지 노드용 콘택플러그가 상기 기판의 소오스 영역에 형성하게 되면서 상기 스토리지 노드용 콘택플러그의 콘택 저항은 감소되어 셀(cell)에서 쓰는 시간(write time)을 개선시킬 수 있어, 결과적으로, 소자의 수율 향상을 기대할 수 있게 된다.

Claims (10)

  1. 소자분리막에 의해 한정되며, 홈이 형성된 활성영역을 갖는 반도체기판;
    상기 홈 내에 게이트절연막과 게이트도전막으로 형성된 게이트;
    상기 게이트 양측의 기판 표면 내에 형성된 소오스/드레인영역;
    상기 기판의 드레인 영역 상에 형성된 비트라인 콘택; 및
    상기 기판의 소오스 영역 상에 형성된 스토리지 노드용 콘택플러그;
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트도전막은 폴리실리콘막과 금속막의 적층막인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 기판의 드레인 영역 상에 형성된 비트라인 콘택 상에 비트라인이 형성된 것을 특징으로 하는 반도체 소자.
  4. 활성영역을 한정하는 소자분리막이 구비된 반도체기판의 활성영역을 식각하여 상기 기판 내에 홈을 형성하는 단계;
    상기 홈 내에 게이트절연막과 게이트도전막으로 이루어진 게이트를 형성하는 단계;
    상기 게이트의 양측 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;
    상기 게이트를 포함한 기판 전면 상에 게이트 마스크용 절연막을 형성하는 단계;
    상기 게이트 마스크용 절연막을 식각하여 상기 기판의 드레인 영역을 노출시키는 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀 내에 비트라인 콘택을 형성하는 단계;
    상기 비트라인 콘택을 포함한 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 기판의 소오스 영역을 노출시키는 스토리지 노드용 콘택홀을 형성하는 단계; 및
    상기 스토리지 노드용 콘택홀 내에 스토리지 노드용 콘택플러그를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 게이트도전막은 폴리실리콘막과 금속막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트를 형성하는 단계 후, 상기 게이트의 양측 기판 표면 내에 소오 스/드레인 영역을 형성하는 단계 전, 상기 게이트를 포함한 기판 전면 상에 이온주입용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 이온주입용 절연막은 10∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 게이트 양측 기판 표면 내에 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트를 포함한 기판 전면 상에 게이트 마스크용 절연막을 형성하는 단계 전, 상기 기판의 드레인 영역 내에 비트라인 콘택용 관련 이온주입을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 게이트 마스크용 절연막은 100∼5000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 비트라인 콘택홀 내에 비트라인 콘택을 형성하는 단계 후, 상기 비트라 인 콘택을 포함한 기판 전면 상에 층간절연막을 형성하는 단계 전, 상기 비트라인 콘택 상에 비트라인을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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