KR20080102776A - 반도체 소자 및 그의 제조방법 - Google Patents

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KR20080102776A
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Abstract

본 발명은, 인접한 스토리지 노드의 전압에 의해 리세스 게이트의 문턱 전압이 낮아지는 현상을 방지하기 위한 반도체 소자로서, 게이트 영역 및 스토리지 노드 콘택 영역을 포함하고 상기 게이트 영역이 리세스된 활성 영역을 갖는 반도체 기판; 상기 반도체 기판 내에 형성되어 활성 영역을 정의하며, 내부에 차폐막을 구비한 소자분리막; 상기 반도체 기판의 게이트 영역에 형성된 리세스 게이트; 및 상기 활성 영역의 스토리지 노드 콘택 영역과 연결되게 형성된 스토리지 노드;를 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도.
도 2는 도 1의 A-A'선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 3a 내지 도 3h는 도 1의 A-A'선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 차폐막이 형성된 모습을 보여주는 반도체 소자의 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200, 300 : 반도체 기판 302 : 패드산화막
304 : 패드질화막 306 : 하드마스크
T : 트렌치 208, 308 : 흐름성이 우수한 막
210, 310 : 단차피복성이 우수한 막
212, 312 : 제1절연막 214, 314 : 차폐막
216, 316 : 제2절연막 218, 318 : 소자분리막
H : 홈 220, 320 : 게이트 절연막
222, 322 : 게이트 도전막 224, 324 : 하드마스크막
226, 326 : 리세스 게이트 228, 328 : 접합 영역
230, 330 : 제1층간절연막 232, 332 : 스토리지 노드 콘택
234, 334 : 제2층간절연막 236, 336 : 스토리지 노드
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 문턱 전압(Threshold Voltage : Vt) 마진을 확보하여 소자의 제조 수율을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱 전압이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다. 상기 리세스 채널을 갖는 반도체 소자의 제조시, 채널 길이가 증가됨에 따라 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)이 개선된다는 장점이 있다.
이하에서는, 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 게이트 형성 영역을 포함하는 활성 영역 및 소자분리 영역을 갖는 반 도체 기판의 상기 소자분리 영역에 상기 활성 영역을 정의하는 소자분리막을 형성한 다음, 상기 소자분리막이 형성된 기판 결과물 상에 상기 활성 영역의 게이트 형성 영역을 노출시키는 마스크 패턴을 형성한다.
이어서, 상기 마스크 패턴에 의해 노출된 기판 부분을 식각하여 상기 활성 영역의 게이트 형성 영역에 게이트용 홈을 형성한 후, 상기 마스크 패턴을 제거하고, 그리고 나서, 상기 게이트용 홈을 포함한 기판 표면 상에 게이트 절연막을 형성한다.
그런 다음, 상기 게이트 절연막 상에 상기 게이트용 홈을 매립하도록 게이트 도전막 및 하드마스크막을 차례로 형성한 후, 상기 하드마스크막과 게이트 도전막 및 게이트 절연막을 패터닝하여 상기 게이용 홈 상에 리세스 채널을 갖는 게이트를 형성한다.
계속해서, 상기 게이트 양측벽에 스페이서막을 형성하고, 게이트 양측 기판 내에 이온주입을 수행하여 소오스 영역 및 드레인 영역을 형성한 다음, 상기 소오스 영역 상에 스토리지 노드 콘택를 형성함과 아울러 상기 드레인 영역 상에 비트라인 콘택 플러그를 형성한다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 리세스 채널을 갖는 반도체 소자를 제조한다.
그러나, 전술한 종래 기술의 경우에는, 상기 스토리지 노드에 인가되는 전압이 인접한 소자분리막을 통해 상기 게이트 하부의 채널 영역에 영향을 주어 문턱 전압(Threshold Voltage : Vt)이 낮아지는 현상이 유발된다. 이러한 문턱 전압의 감소는 반도체 소자의 고집적화 추세에 따라 더욱 심화되며, 이 때문에, 셀 트랜지스터의 문턱 전압 마진이 감소하여 제조 수율이 저하된다.
본 발명은 문턱 전압(Threshold Voltage : Vt) 마진을 확보할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 제조 수율을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 인접한 스토리지 노드의 전압에 의해 리세스 게이트의 문턱 전압이 낮아지는 현상을 방지하기 위한 반도체 소자로서, 게이트 영역 및 스토리지 노드 콘택 영역을 포함하고 상기 게이트 영역이 리세스된 활성 영역을 갖는 반도체 기판; 상기 반도체 기판 내에 형성되어 활성 영역을 정의하며, 내부에 차폐막을 구비한 소자분리막; 상기 반도체 기판의 게이트 영역에 형성된 리세스 게이트; 및 상기 활성 영역의 스토리지 노드 콘택 영역과 연결되게 형성된 스토리지 노드;를 포함하는 것을 특징으로 한다.
여기서, 상기 소자분리막은 상기 반도체 기판의 소자분리 영역에 형성된 트렌치; 상기 트렌치의 저면 및 측벽에 형성된 제1절연막; 상기 제1절연막 상에 형성된 상기 차폐막; 및 상기 차폐막 상에 상기 트렌치를 매립하도록 형성된 제2절연막;을 포함한다.
상기 제1절연막은 상기 트렌치의 저면에 형성되고 SOD(Spin-On Dielectric) 막, 또는, SOG(Spin-On Glass)막으로 이루어진 흐름성이 우수한 막과, 상기 트렌치의 측벽에 형성되고 HDP(High Density Plasma), 또는, ALD(Atomic Layer Deposition)막으로 이루어진 단차피복성(Step Coverage)이 우수한 막으로 구성된다.
상기 차폐막은 폴리실리콘막으로 이루어진다.
상기 폴리실리콘막은 N형 폴리실리콘막이다.
상기 차폐막은 상기 소자분리막 깊이의 1/4∼3/4 지점에 위치한다.
상기 차폐막은 소자분리막 두께의 1/4∼1/2의 두께를 갖는다.
상기 차폐막은 상기 반도체 기판의 소자분리 영역 전체에서 서로 연결된다.
상기 차폐막은 외부로부터 그라운드 전압(0V)이 인가된다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 인접한 스토리지 노드의 전압에 의해 리세스 게이트의 문턱 전압이 낮아지는 현상을 방지하기 위한 반도체 소자의 제조방법으로서, 게이트 영역 및 스토리지 노드 콘택 영역을 포함하는 활성 영역과 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역에 내부에 차폐막을 구비한 소자분리막을 형성하는 단계; 상기 게이트 영역에 리세스 게이트를 형성하는 단계; 및 상기 활성 영역에 스토리지 노드 콘택 영역과 연결되게 스토리지 노드를 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 소자분리막을 형성하는 단계는, 반도체 기판의 상기 소자분리 영역을 식각해서 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 측면에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 차폐막을 형성하는 단계; 및 상기 차폐막 및 제1절연막 상에 상기 트렌치를 매립하도록 제2절연막을 형성하는 단계;를 포함한다.
상기 제1절연막을 형성하는 단계는, 상기 트렌치의 저면에 SOD 방식, 또는, SOG 방식으로 흐름성이 우수한 막을 형성하는 단계; 및 상기 흐름성이 우수한 막 및 상기 트렌치의 측벽 상에 HDP 방식, 또는, ALD 방식으로 단차피복성이 우수한 막을 형성하는 단계;를 포함한다.
상기 단차피복성이 우수한 막을 형성하는 단계 후, 상기 단차피복성이 우수한 막을 식각하여 상기 트렌치 저면의 흐름성이 우수한 막을 노출시키는 단계;를 더 포함한다.
상기 차폐막을 형성하는 단계는, 상기 제1절연막 상에 차폐막을 증착하는 단계; 및 상기 차폐막이 상기 트렌치를 완전히 매립하지 않는 두께를 갖도록 상기 차폐막을 식각하는 단계;를 포함한다.
상기 차폐막은 폴리실리콘막으로 형성한다.
상기 폴리실리콘막은 N형 폴리실리콘막으로 형성한다.
상기 차폐막은 상기 소자분리막 깊이의 1/4∼3/4 지점에 위치하도록 형성한다.
상기 차폐막은 소자분리막 두께의 1/4∼1/2의 두께를 갖도록 형성한다.
상기 차폐막은 상기 반도체 기판의 소자분리 영역 전체에서 서로 연결되도록 형성한다.
상기 차폐막은 외부로부터 그라운드 전압(0V)이 인가된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 기판의 소자분리 영역에 활성 영역을 정의하며, 내부에 차폐막을 구비한 소자분리막을 형성한다. 이때, 상기 차폐막은 N형 폴리실리콘막으로 형성하며, 반도체 기판 셀 영역의 모든 소자분리막 내에서 전체적으로 연결되도록 형성한다.
그리고 나서, 상기 서로 연결된 차폐막에 그라운드 전압(0V)을 인가해주면, 상기 소자분리막 내의 차폐막이 셀로부터 발생되는 전계(Electric Field)를 차단하는 역할을 할 수 있다.
따라서, 본 발명은 인접한 스토리지 노드의 전압이 상기 소자분리막을 통해 인접한 리세스 게이트의 채널 영역에 영향을 주어 상기 게이트의 문턱 전압(Threshold Voltage : Vt) 마진이 감소하는 것을 방지할 수 있으며, 이를 통해, 반도체 소자의 제조 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이며, 도 2는 도 1의 A-A'선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 1의 소자분리막 내부에는 차폐막(도시안됨)이 구비된다.
도 2를 참조하면, 게이트 영역 및 스토리지 노드 콘택 영역을 포함하고 상기 게이트 영역이 리세스된 활성 영역을 갖는 반도체 기판(200) 내에 활성 영역을 한정하며, 내부에 차폐막(214)을 구비한 소자분리막(218)이 형성된다.
계속해서, 상기 반도체 기판(200)의 게이트 영역에 리세스 게이트(226)가 형성되고, 상기 리세스 게이트(226)의 양측 기판(200) 내에 접합 영역(228)이 형성되며, 리세스 게이트(226)를 덮도록 기판(200) 결과물 상에 제1층간절연막(230)이 형성된다.
이어서, 상기 제1층간절연막(230) 내에 상기 접합 영역(228) 중 소오스 영역(도시안됨)과 콘택되는 스토리지 노드 콘택(232)이 형성되고, 상기 스토리지 노드 콘택(232)을 포함한 제1층간절연막(230) 상에 제2층간절연막(234)이 형성되며, 상기 제2층간절연막(324) 내에 상기 스토리지 노트 콘택(232)과 연결되는 스토리지 노드(236)가 형성된다.
여기서, 상기 소자분리막(218)은 상기 반도체 기판(200)의 소자분리 영역에 형성된 트렌치(T), 상기 트렌치(T)의 저면 및 측벽에 형성된 제1절연막(212), 상기 제1절연막(212) 상에 형성된 차폐막(214) 및 상기 차폐막(214) 상에 상기 트렌치(T)를 매립하도록 형성된 제2절연막(216)으로 이루어진다.
상기 제1절연막(212)은 상기 트렌치(T)의 저면에 형성된 흐름성이 우수한 막(208)과 상기 트렌치(T)의 측벽에 형성된 단차피복성이 우수한 막(210)으로 구성된다. 상기 흐름성이 우수한 막(208)은 SOD 방식을 통해 형성된 막(이하, SOD막), 또는, SOG 방식을 통해 형성된막(이하, SOG막)으로 이루어지고, 상기 단차피복성이 우수한 막(210)은 HDP 방식을 통해 형성된 막(이하, HDP막), 또는, ALD 방식을 통해 형성된 막(이하, ALD막)으로 이루어진다. 또한, 상기 제2절연막(216)은 HDP막, SOD막 및 SOG막 중 어느 하나의 막으로 이루어진다.
상기 차폐막(214)은 폴리실리콘막, 바람직하게는, N형 폴리실리콘막으로 형성된다. 그리고, 상기 차폐막(214)은 상기 소자분리막(218) 깊이의 1/4∼3/4 정도 지점에 위치하고, 소자분리막(218) 두께의 1/4∼1/2 정도의 두께를 가지며, 상기 반도체 기판(200)의 소자분리 영역에서 전체적으로 연결되도록 형성된다.
전술한 본 발명에 따른 반도체 소자는 소자분리막(218) 내에 형성되며, 소자분리 영역에서 전체적으로 연결되도록 형성된 차폐막(214)에 그라운드 전압(0V)을 인가해줌으로써, 상기 소자분리막(218)에 인접한 스토리지 노드(236)의 전압이 리세스 게이트(226)의 채널 영역에 영향을 미치는 것을 방지할 수 있다.
따라서, 본 발명은 상기 리세스 게이트(226)의 문턱 전압이 감소하는 것을 방지할 수 있고, 리세스 게이트(226)의 문턱 전압 마진이 감소하는 것을 방지할 수 있으며, 이를 통해, 제조 수율을 향상시킬 수 있다.
도 2의 미설명된 도면부호 H는 홈을, 220은 게이트 절연막을, 222는 게이트 도전막을, 그리고, 224는 하드마스크막을 각각 나타낸다.
도 3a 내지 도 3h는 도 1의 A-A'선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 게이트 형성 영역 및 스토리지 노드 콘택 영역을 포함하는 활성 영역과 소자분리 영역을 갖는 반도체 기판(300) 상에 상기 소자분리 영역을 노출시키는 하드마스크(306)를 형성한다. 상기 하드마스크(306)은 패드산화막(302)과 패드질화막(304)의 적층막으로 형성한다. 그런 다음, 상기 하드마스크(306)에 의해 노출된 반도체 기판(300) 부분을 식각하여 상기 소자분리 영역에 트렌치(T)를 형성한다.
도 3b를 참조하면, 상기 트렌치(T)가 형성된 기판 결과물 상에 흐름성이 우수한 막(308)을 증착한 후, 흐름성이 우수한 막(308)이 트렌치(T)의 저면에만 잔류되도록 식각한다. 상기 흐름성이 우수한 막(308)은 SOD막, 또는, SOG막으로 형성한다.
도 3c를 참조하면, 상기 흐름성이 우수한 막(308)을 포함한 기판(300) 전면 상에 단차피복성이 우수한 막(310)을 형성한다. 상기 단차피복성이 우수한 막(310)은 HDP막이나 ALD막으로 형성한다.
그리고 나서, 상기 트렌치(T) 저면의 흐름성이 우수한 막(308)이 노출되도록 상기 단차피복성이 우수한 막(310)을 비등방성 식각하여 상기 트렌치(T)의 저면 및 측벽에 형성되며, 흐름성이 우수한 막(308)과 단차피복성이 우수한 막(310)으로 구성되는 제1절연막(312)을 형성한다.
여기서, 상기 제1절연막(312)은 후속으로 형성되는 차폐막(314)이 트렌치(T)의 중간 지점에 위치할 수 있도록 형성하는 것이다. 이때, 상기 제1절연막(312)은 1회 증착만으로는 종횡비가 높은 트렌치(T)의 저면 및 측면에 형성되기 어렵기 때문에 상기 흐름성이 우수한 막(308)과 단차피복성 우수한 막(310)의 2회 증착을 수행하는 것이며, 갭-필(Gap-Fill) 특성이 우수한 방식을 통해 트렌치(T) 저면 및 측면만을 증착할 수 있다면 상기 제1절연막(312)의 증착을 1회만 수행해도 무방하다.
도 3d를 참조하면, 상기 흐름성이 우수한 막(308)과 단차피복성 우수한 막(310)으로 이루어진 제1절연막(312) 상에 상기 트렌치(T)를 매립하도록 폴리실리 콘막, 바람직하게는, N형 폴리실리콘막을 증착한다.
이어서, 상기 폴리실리콘막 부분을 선택적으로 식각하여 상기 트렌치(T)의 중간 지점, 예컨데, 1/4∼3/4 지점에 위치하는 차폐막(314)을 형성한다. 상기 차폐막은 트렌치 깊이의 1/4∼1/2 정도 두께로 형성하며, 반도체 기판(300)의 소자분리 영역 부분에서 전체적으로 연결되도록 형성한다.
도 4는 차폐막이 형성된 모습을 보여주는 반도체 소자의 평면도이다.
도시된 바와 같이, 상기 차폐막은 반도체 기판 소자분리 영역 부분에서 전체적으로 서로 연결된 형태로 형성한다. 이렇게 하면, 상기 차폐막에 대해 그라운드 전압(0V)을 인가해줌으로써, 인접한 스토리지 노드의 전압이 리세스 게이트의 채널 영역에 미치는 영향을 감소시킬 수 있다.
도 3e를 참조하면, 상기 차폐막(314)이 형성된 반도체 기판(300) 결과물 상에 상기 트렌치(T)를 매립하도록 제2절연막(316)을 형성한다. 상기 제2절연막(316)은 HDP, SOD 및 SOG막 중 어느 하나의 막으로 형성한다.
다음으로, 상기 하드마스크가 노출될 때까지 제1절연막(312) 및 제2절연막(316)을 평탄화한 후, 상기 하드마스크를 제거하여 반도체 기판(300)의 활성 영역을 정의하며, 내부에 차폐막(314)을 구비한 소자분리막(318)을 형성한다.
도 3f를 참조하면, 상기 소자분리막(318)에 의해 정의된 반도체 기판(300) 활성 영역의 게이트 형성 영역을 리세스하여 게이트용 홈(H)을 형성한 후, 상기 홈(H) 상에 게이트 절연막(320)과 게이트 도전막(322) 및 하드마스크막(324)으로 이루어진 리세스 게이트(326)를 형성한다. 이어서, 상기 리세스 게이트(326)의 양 측 기판(300) 내에 이온 주입 공정을 통해 소오스 영역 및 드레인 영역과 같은 접합 영역(328)을 형성한다.
도 3g를 참조하면, 상기 리세스 게이트(326) 및 접합 영역(328)을 포함한 기판(300) 전면 상에 상기 리세스 게이트(326)을 덮도록 제1층간절연막(330)을 증착한다. 그리고 나서, 상기 제1층간절연막(300) 내에 상기 접합 영역(328) 중 소오스 영역과 콘택되는 스토리지 노드 콘택(332)을 형성한다.
도 3h를 참조하면, 상기 스토리지 노드 콘택(332)이 형성된 제1층간절연막(330) 상에 제2층간절연막(334)을 형성한 다음, 상기 제2층간절연막(334)을 식각하여 상기 스토리지 노드 콘택(332)을 노출시키는 콘택홀(도시안됨)을 형성한다. 계속해서, 상기 콘택홀의 표면에 도전막을 증착하여 상기 스토리지 노드 콘택(332)과 콘택되는 스토리지 노드(336)를 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명에 실시예에 따른 반도체 소자를 완성한다.
전술한 바와 같이, 본 발명은 소자분리막 내에 폴리실리콘막 재질의 차폐막을 형성함으로써, 상기 소자분리막에 인접한 스토리지 노드의 전압으로 인해 리세스 게이트의 문턱 전압이 낮아지는 현상을 방지할 수 있으며, 이를 통해, 상기 리세스 게이트의 문턱 전압 마진이 감소하는 것을 방지할 수 있다.
즉, 반도체 기판의 소자분리 영역 부분에서 전체적으로 서로 연결되도록 형성된 차폐막에 그라운드 전압(0V)을 인가해 주면, 인접한 스토리지 노드의 전압이 리세스 게이트의 채널 영역에 미치는 영향을 감소시킬 수 있으므로 상기 리세스 게 이트의 문턱 전압 감소를 방지하여 문턱 전압 마진을 확보할 수 있다.
따라서, 본 발명은 인접한 스토리지 노드의 전압 상태에 무관하게 노이즈(Noise) 없이 셀 동작이 가능하며, 상기 인접한 스토리지 노드에 의한 전계 효과 없이 일정한 문턱 전압 수준을 유지할 수 있으므로, 반도체 소자의 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 내부에 차폐막을 구비한 소자분리막을 형성함으로써, 상기 소자분리막에 인접한 스토리지 노드의 전압이 리세스 게이트의 채널 영역에 미치는 영향을 감소시킬 수 있다.
또한, 본 발명은 상기 인접한 스토리지 노드의 전압에 의해 리세스 게이트의 문턱 전압이 낮아지는 현상을 방지하여 문턱 전압 마진을 확보할 수 있다.
게다가, 본 발명은 상기 리세스 게이트의 문턱 전압 마진을 확보하여 반도체 소자의 제조 수율을 향상시킬 수 있다.

Claims (20)

  1. 인접한 스토리지 노드의 전압에 의해 리세스 게이트의 문턱 전압이 낮아지는 현상을 방지하기 위한 반도체 소자로서,
    게이트 영역 및 스토리지 노드 콘택 영역을 포함하고 상기 게이트 영역이 리세스된 활성 영역을 갖는 반도체 기판;
    상기 반도체 기판 내에 형성되어 활성 영역을 정의하며, 내부에 차폐막을 구비한 소자분리막;
    상기 반도체 기판의 게이트 영역에 형성된 리세스 게이트; 및
    상기 활성 영역의 스토리지 노드 콘택 영역과 연결되게 형성된 스토리지 노드;
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소자분리막은
    상기 반도체 기판의 소자분리 영역에 형성된 트렌치;
    상기 트렌치의 저면 및 측벽에 형성된 제1절연막;
    상기 제1절연막 상에 형성된 상기 차폐막; 및
    상기 차폐막 상에 상기 트렌치를 매립하도록 형성된 제2절연막;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1절연막은 상기 트렌치의 저면에 형성되고 SOD(Spin-On Dielectric)막, 또는, SOG(Spin-On Glass)막으로 이루어진 흐름성이 우수한 막과, 상기 트렌치의 측벽에 형성되고 HDP(High Density Plasma), 또는, ALD(Atomic Layer Deposition)막으로 이루어진 단차피복성(Step Coverage)이 우수한 막으로 구성된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 차폐막은 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 폴리실리콘막은 N형 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 차폐막은 상기 소자분리막의 1/4∼3/4 지점에 위치한 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 차폐막은 소자분리막 두께의 1/4∼1/2의 두께를 갖는 것을 특징으로 하 는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 차폐막은 상기 반도체 기판의 소자분리 영역 전체에서 서로 연결된 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 차폐막은 외부로부터 그라운드 전압(0V)이 인가된 것을 특징으로 하는 반도체 소자.
  10. 인접한 스토리지 노드의 전압에 의해 리세스 게이트의 문턱 전압이 낮아지는 현상을 방지하기 위한 반도체 소자의 제조방법으로서,
    게이트 영역 및 스토리지 노드 콘택 영역을 포함하는 활성 영역과 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역에 내부에 차폐막을 구비한 소자분리막을 형성하는 단계;
    상기 게이트 영역에 리세스 게이트를 형성하는 단계; 및
    상기 활성 영역에 스토리지 노드 콘택 영역과 연결되게 스토리지 노드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 소자분리막을 형성하는 단계는,
    반도체 기판의 상기 소자분리 영역을 식각해서 트렌치를 형성하는 단계;
    상기 트렌치의 저면 및 측면에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 상기 차폐막을 형성하는 단계; 및
    상기 차폐막 및 제1절연막 상에 상기 트렌치를 매립하도록 제2절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제1절연막을 형성하는 단계는,
    상기 트렌치의 저면에 SOD 방식, 또는, SOG 방식으로 흐름성이 우수한 막을 형성하는 단계; 및
    상기 흐름성이 우수한 막 및 상기 트렌치의 측벽 상에 HDP 방식, 또는, ALD 방식으로 단차피복성이 우수한 막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 단차피복성이 우수한 막을 형성하는 단계 후,
    상기 단차피복성이 우수한 막을 식각하여 상기 트렌치 저면의 흐름성이 우수한 막을 노출시키는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 차폐막을 형성하는 단계는,
    상기 제1절연막 상에 차폐막을 증착하는 단계; 및
    상기 차폐막이 상기 트렌치를 완전히 매립하지 않는 두께를 갖도록 상기 차폐막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 10 항에 있어서,
    상기 차폐막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 18 항에 있어서,
    상기 폴리실리콘막은 N형 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 10 항에 있어서,
    상기 차폐막은 상기 소자분리막의 1/4∼3/4 지점에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 10 항에 있어서,
    상기 차폐막은 소자분리막 두께의 1/4∼1/2의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 10 항에 있어서,
    상기 차폐막은 상기 반도체 기판의 소자분리 영역 전체에서 서로 연결되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 10 항에 있어서,
    상기 차폐막은 외부로부터 그라운드 전압(0V)이 인가되는 것을 특징으로 하는 반도체 소자의 제조방법.
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