KR100637692B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 기생 캐패시턴스의 감소 및 펀치 쓰루 특성의 개선을 통하여 리프레쉬 특성을 개선시키는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 반도체 기판 상에 형성되어 활성영역을 제공하고, 측벽 하부의 가장자리에 리세스부가 형성된 반도체층, 상기 리세스부에 매립된 소자분리용 제1 절연막 및 상기 제1 절연막 및 상기 반도체층 측벽에 형성된 소자분리용 제2 절연막을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 형성되어 활성영역을 제공하고, 측벽 하부의 가장자리에 리세스부가 형성된 반도체층 및 상기 반도체층의 상부 에지에 자동정렬되도록 형성된 소자분리용 절연막을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 일부영역을 오픈하는 제1 절연막을 형성하는 단계, 상기 일부영역에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층과 상기 제1 절연막 상에 제2 반도체층을 형성하는 단계, 상기 제2 반도체층과 상기 제1 절연막을 선택적 식각하는 단계 및 상기 제2 반도체층과 상기 제1 절연막의 측벽에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
또한, 반도체 기판 상에 일부영역을 오픈하는 제1 절연막을 형성하는 단계, 상기 일부영역에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층과 상기 제1 절연막 상에 제2 반도체층을 형성하는 단계, 상기 제2 반도체층과 상기 제1 절연막을 선택적 식각하는 단계, 상기 제1 절연막을 제거하는 단계 및 상기 제2 반도체층의 측벽에 자동정렬되도록 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
반도체층, 절연막, 게이트 전극, 스페이서, 기생 캐패시턴스

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION OF THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도 4는 종래 기술의 반도체 소자와 본 발명의 반도체 소자의 워드라인(Word Line)의 기생 캐패시턴스(Parasitic Capacitance)를 비교한 그래프.
도 5는 종래 기술의 반도체 소자와 본 발명의 반도체 소자의 펀치 쓰루(Punch Through) 특성을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 반도체 기판 202 : 제1 절연막
203 : 제1 반도체층 204 : 제2 반도체층
206 : 제2 절연막 207 : 게이트 절연막
208 : 게이트 전도막 209 : 게이트 전극
210 : 스페이서
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 레이아웃 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 회로의 선폭은 0.1㎛ 이하로 축소되고 있으며, 70nm 이하까지도 요구되고 있다. 이러한 축소된 디자인 룰에 의해 트랜지스터 채널의 길이가 점점 더 짧아지고 있으며, 이것은 리프레시 타임(Refresh Time)을 감소시키는 결과를 초래하게 된다.
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
도 1을 참조하면, 반도체 기판(101)에 활성영역과 소자분리영역을 정의하는 소자분리막(102)을 형성한다.
이때, 상기 소자분리막(102)은 상기 반도체 기판(101)에 STI(Shollow Trench Isolation) 공정을 수행하여 트렌치를 형성하고, 상기 트렌치에 버퍼 산화막, 절연용 질화막, 라이너 산화막을 순차적으로 증착한 후, CVD(Chemical Vapor Deposition) 방식으로 HDP 산화막을 상기 트렌치에 매립한다.
이어서, 상기 HDP 산화막을 화학적기계적 연마(Chemical Mechanical Polishing) 공정을 수행하여 평탄화 한후, 상기 트렌치 영역을 제외한 상기 기판 상의 상기 버퍼 산화막, 절연용 질화막, 라이너 산화막을 제거하여 상기 소자분리막(102)를 형성한다.
이어서, 상기 소자분리막(102)이 형성된 기판 상에 게이트 절연막(103)과 게이트 전도막(104)을 순차적으로 증착한 후, 선택적 식각 공정을 수행하여 상기 기판의 활성영역 상에 게이트 전극(105)을 형성한다.
이어서, 상기 게이트 전극(105)의 양측에 노출된 상기 기판에 불순물을 이온주입하여 소스/드레인영역(106)을 형성한 후, 상기 게이트 전극(105)의 양측벽에 스페이서(107)를 형성한다.
그런데, 종래 기술에 따른 반도체 소자는 디램(DRAM) 디바이스가 고집적화됨에 따라 정션 누설(Junction Leakage) 및 단채널 효과(Short Channel Effect) 등의 문제를 야기시키고 있다.
또한, 상기와 같은 문제점들로 인하여 기생 캐패시턴스의 증가와 펀치 쓰루(Punch Through) 특성의 열화가 발생하여 리프레쉬(Refresh) 특성을 열화시키게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 기생 캐패시턴스의 감소 및 펀치 쓰루 특성의 개선을 통하여 리프레쉬 특성을 개선시키는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 형성되어 활성영역을 제공하고, 측벽 하부의 가장자리에 리세스부가 형성된 반도체층, 상기 리세스부에 매립된 소자분리용 제1 절연막 및 상기 제1 절연막 및 상기 반도체층 측벽에 형성된 소자분리용 제2 절연막을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 형성되어 활성영역을 제공하고, 측벽 하부의 가장자리에 리세스부가 형성된 반도체층 및 상기 반도체층의 상부 에지에 자동정렬되도록 형성된 소자분리용 절연막을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 일부영역을 오픈하는 제1 절연막을 형성하는 단계, 상기 일부영역에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층과 상기 제1 절연막 상에 제2 반도체층을 형성하는 단계, 상기 제2 반도체층과 상기 제1 절연막을 선택적 식각하는 단계 및 상기 제2 반도체층과 상기 제1 절연막의 측벽에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
또한, 반도체 기판 상에 일부영역을 오픈하는 제1 절연막을 형성하는 단계, 상기 일부영역에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층과 상기 제1 절연막 상에 제2 반도체층을 형성하는 단계, 상기 제2 반도체층과 상기 제1 절연막을 선택적 식각하는 단계, 상기 제1 절연막을 제거하는 단계 및 상기 제2 반도체층의 측벽에 자동정렬되도록 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1 실시예)
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
본 발명의 제1 실시예에 따른 반도체 소자의 제조 공정은 우선, 도 2a에 도시된 바와 같이, 반도체 기판(201)에 제1 절연막(202)을 증착한다.
이때, 상기 제1 절연막(202)은 산화막 또는 질화막과 같은 유전체막인 것이 바람직하다.
이어서, 상기 제1 절연막(202) 중 제1 반도체층이 형성될 예정영역이 오픈되도록 상기 제1 절연막(202)을 선택적 식각한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 오픈영역에 제1 반도체층(203)을 형성한다.
이때, 상기 제1 반도체층(203)은 SPE(Solid Phase Epitaxy) 공정 또는 SEG(Silicon Epitaxy Growth) 공정 중 어느 하나의 공정을 수행하여 형성된 단결정 실리콘인 것이 바람직하다.
다음으로, 도 2c에 도시된 바와 같이, 상기 제1 반도체층(203)과 상기 제1 절연막(202) 상에 제2 반도체층(204)을 형성한다.
상기 제2 반도체층(204)은 ELO(Epitaxial Lateral Overgrowth) 공정을 수행하여 형성된 실리콘인 것이 바람직하다.
이어서, 상기 제2 반도체층(204)과 상기 제1 절연막(202)을 식각하기 위하여 포토레지스트 패턴(205)을 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 포토레지스트 패턴(205)을 식각 장벽으로 상기 제2 반도체층(204)과 상기 제1 절연막(202)을 식각한다.
이어서, 상기 포토레지스트 패턴(205)를 제거한다.
다음으로, 도 2e에 도시된 바와 같이, 상기 식각 공정으로 인해 노출된 상기 기판 상에 형성되고, 상기 제2 반도체층(204)과 제1 절연막(202)의 측면에 제2 절연막(206)을 형성한다.
이때, 상기 제2 절연막(206)은 CVD 방식으로 형성된 HDP막인 것이 바람직하다.
이어서, 상기 제2 절연막(206)이 형성된 기판 상에 게이트 전도막(207)과 게이트 전도막(208)을 순차적으로 증착한 후, 선택적 식각하여 게이트 전극(209)을 형성한다.
이어서, 상기 게이트 전극(209)의 양측면에 노출된 제2 반도체층(204)에 소스/드레인영역을 형성한 후, 상기 게이트 전극(209)의 양측벽에 스페이서(210)를 형성한다.
(제2 실시예)
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
본 발명의 제2 실시예에 따른 반도체 소자의 제조 공정은 우선, 도 3a에 도시된 바와 같이, 반도체 기판(301)에 제1 절연막(302)을 증착한다.
이때, 상기 제1 절연막(302)은 산화막과 질화막을 포함하는 유전체막인것 바람직하다.
이어서, 상기 제1 절연막(302) 중 제1 반도체층이 형성될 예정영역이 오픈되도록 상기 제1 절연막(302)을 선택적 식각한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 오픈영역에 제1 반도체층(303)을 형성한다.
이때, 상기 제1 반도체층(303)은 SPE(Solid Phase Epitaxy) 공정 또는 SEG(Silicon Epitaxy Growth) 공정을 수행하여 형성된 단결정 실리콘인 것이 바람직하다.
다음으로, 도 3c에 도시된 바와 같이, 상기 제1 반도체층(303)과 상기 제1 절연막(302) 상에 제2 반도체층(304)을 형성한다.
상기 제2 반도체층(304)은 ELO(Epitaxial Lateral Overgrowth) 공정을 수행 하여 형성된 실리콘인 것이 바람직하다.
이어서, 상기 제2 반도체층(304)과 상기 제1 절연막(302)을 식각하기 위하여 포토레지스트 패턴(305)을 형성한다.
다음으로, 도 3d에 도시된 바와 같이, 상기 포토레지스트 패턴(305)을 식각 장벽으로 상기 제2 반도체층(304)과 상기 제1 절연막(302)을 식각한다.
이어서, 상기 포토레지스트 패턴(305)를 제거한 후, 상기 제1 절연막(302)을 제거한다.
다음으로, 도 3e에 도시된 바와 같이, 상기 식각 공정으로 인해 노출된 상기 기판 상에 형성되고, 상기 제2 반도체층(304)의 양측 에지와 자동정렬되도록 제2 절연막(306)을 형성한다.
이때, 상기 제2 절연막(306)은 CVD 방식으로 형성된 HDP막인 것이 바람직하다.
또한, 제1 절연막(302)가 제거된 영역은 보이드(Void)영역(307)이 된다.
이어서, 상기 제2 절연막(306)이 형성된 기판 상에 게이트 전도막(308)과 게이트 전도막(309)을 순차적으로 증착한 후, 선택적 식각하여 게이트 전극(310)을 형성한다.
이어서, 상기 게이트 전극(310)의 양측면에 노출된 제2 반도체층(304)에 소스/드레인영역을 형성한 후, 상기 게이트 전극(310)의 양측벽에 스페이서(311)를 형성한다.
도 4는 종래 기술의 반도체 소자와 본 발명의 반도체 소자의 워드라인(Word Line)의 기생 캐패시턴스(Parasitic Capacitance)를 비교한 그래프이다.
도 4를 참조하면, 종래 기술의 반도체 소자(A)가 본 발명의 반도체 소자(B) 보다 워드라인의 기생 캐패시턴스가 크다는 것을 확인할 수 있다.
따라서, 종래 기술의 반도체 소자(A) 보다 본 발명의 반도체 소자(B)가 동작 속도가 더 빠름을 알수 있다.
도 5는 종래 기술의 반도체 소자와 본 발명의 반도체 소자의 펀치 쓰루(Punch Through) 특성을 나타낸 그래프이다.
도 5를 참조하면, 종래 기술의 반도체 소자 그룹(C)이 본 발명의 반도체 소자 그룹(D) 보다 펀치 쓰루 특성이 나쁨을 확인할 수 있다.
또한, 상기 본 발명의 반도체 소자 그룹(D)중 일부는 문턱(Thresh Hold) 전압이 0.75V 까지도 상기 펀치 쓰루 현상이 일어나지 않음을 확인 할 수 있다.
상술한 바와 같이, 본 발명에서는 기생 캐패시턴스와 펀치 쓰루 특성을 개선시키기 위하여 기판의 소자분리영역을 넓게 형성한다.
따라서, 상기 낮은 기생 캐패시턴스와, 문턱 전압에 따른 펀치 쓰루 특성의 개선으로 리프레쉬 타임(Refresh Time) 특성을 개선시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 기생 캐패시턴스와 펀치 쓰루 특성을 개선시키기 위하여 기판의 소자분리영역과 활성영역이 평면적으로 겹쳐지는 영역을 형성한다.
따라서, 상기 낮은 기생 캐패시턴스와, 문턱 전압에 따른 펀치 쓰루 특성의 개선으로 리프레쉬 타임(Refresh Time) 특성을 개선시킨다.
그리고, 상기 리프레쉬 타임 특성의 개선으로 반도체 소자의 동작 속도의 향상 및 안정성을 확보할 수 있다.

Claims (20)

  1. 반도체 기판 상에 형성되어 활성영역을 제공하고, 측벽 하부의 가장자리에 리세스부가 형성된 반도체층;
    상기 리세스부에 매립된 소자분리용 제1 절연막; 및
    상기 제1 절연막 및 상기 반도체층 측벽에 형성된 소자분리용 제2 절연막
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체층은 상기 리세스 부위에 형성된 제1 반도체층 및 상기 제1 반도체층 상에 형성되고, 상기 제1 반도체층 보다 폭이 넓게 형성된 제2 반도체층으로 구성되는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 반도체층은 SPE(Solid Phase Epitaxy) 공정 또는 SEG(Silicon Epitaxy Growth) 공정 중 어느 하나의 공정을 수행하여 형성된 단결정 실리콘인 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 제2 반도체층은 ELO(Epitaxial Lateral Overgrowth) 공정을 수행하여 형성된 실리콘인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 절연막은 산화막 또는 질화막인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 절연막은 CVD 방식으로 형성된 HDP막인 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판 상에 형성되어 활성영역을 제공하고, 측벽 하부의 가장자리에 리세스부가 형성된 반도체층 및
    상기 반도체층의 상부 에지에 자동정렬되도록 형성된 소자분리용 절연막;
    을 구비하는 반도체 소자.
  8. 제7항에 있어서,
    상기 반도체층은 상기 리세스 부위에 형성된 제1 반도체층 및 상기 제1 반도체층 상에 형성되고, 상기 제1 반도체층 보다 폭이 넓게 형성된 제2 반도체층으로 구성되는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 반도체층은 SPE(Solid Phase Epitaxy) 공정 또는 SEG(Silicon Epitaxy Growth) 공정 중 어느 하나의 공정을 수행하여 형성된 단결정 실리콘인 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서,
    상기 제2 반도체층은 ELO(Epitaxial Lateral Overgrowth) 공정을 수행하여 형성된 실리콘인 것을 특징으로 하는 반도체 소자.
  11. 제7항에 있어서,
    상기 절연막은 CVD 방식으로 형성된 HDP막인 것을 특징으로 하는 반도체 소 자.
  12. 반도체 기판 상에 일부영역을 오픈하는 제1 절연막을 형성하는 단계;
    상기 일부영역에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층과 상기 제1 절연막 상에 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층과 상기 제1 절연막을 선택적 식각하는 단계; 및
    상기 제2 반도체층과 상기 제1 절연막의 측벽에 제2 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 반도체층은 SPE(Solid Phase Epitaxy) 공정 또는 SEG(Silicon Epitaxy Growth) 공정 중 어느 하나의 공정을 수행하여 단결정 실리콘을 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 제2 반도체층은 ELO(Epitaxial Lateral Overgrowth) 공정을 수행하여 실리콘을 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 절연막은 산화막 또는 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제12항에 있어서,
    상기 제2 절연막은 CVD 방식으로 형성된 HDP막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 반도체 기판 상에 일부영역을 오픈하는 제1 절연막을 형성하는 단계;
    상기 일부영역에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층과 상기 제1 절연막 상에 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층과 상기 제1 절연막을 선택적 식각하는 단계;
    상기 제1 절연막을 제거하는 단계; 및
    상기 제2 반도체층의 측벽에 자동정렬되도록 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 반도체층은 SPE(Solid Phase Epitaxy) 공정 또는 SEG(Silicon Epitaxy Growth) 공정 중 어느 하나의 공정을 수행하여 단결정 실리콘을 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 제2 반도체층은 ELO(Epitaxial Lateral Overgrowth) 공정을 수행하여 실리콘을 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 절연막은 CVD 방식으로 형성된 HDP막인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008186838A (ja) * 2007-01-26 2008-08-14 Toshiba Corp 半導体装置、その製造方法及び不揮発性半導体記憶装置
JP5315779B2 (ja) * 2008-05-09 2013-10-16 富士通セミコンダクター株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6506661B1 (en) 1999-08-12 2003-01-14 Taiwan Semiconductor Manufacturing Company Isolation method to replace STI for deep sub-micron VLSI process including epitaxial silicon
US6518134B2 (en) 2000-12-26 2003-02-11 Hynix Semiconductor Inc. Method for fabricating a semiconductor device with an air tunnel formed in the lower part of a transistor channel

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175326A (ja) * 1991-12-25 1993-07-13 Rohm Co Ltd 半導体装置およびその製法
KR0135147B1 (ko) * 1994-07-21 1998-04-22 문정환 트랜지스터 제조방법
JPH0974189A (ja) * 1995-09-06 1997-03-18 Sharp Corp 半導体装置の製造方法
JP3372158B2 (ja) * 1996-02-09 2003-01-27 株式会社東芝 半導体装置及びその製造方法
US6034417A (en) * 1998-05-08 2000-03-07 Micron Technology, Inc. Semiconductor structure having more usable substrate area and method for forming same
US6228691B1 (en) * 1999-06-30 2001-05-08 Intel Corp. Silicon-on-insulator devices and method for producing the same
US6429091B1 (en) * 2000-12-08 2002-08-06 International Business Machines Corporation Patterned buried insulator
JP2002190599A (ja) * 2000-12-20 2002-07-05 Toshiba Corp 半導体装置及びその製造方法
JP2002237602A (ja) * 2001-02-09 2002-08-23 Toshiba Corp 半導体装置及びその製造方法
KR100403627B1 (ko) * 2001-05-08 2003-10-30 삼성전자주식회사 트랜치 소자분리 방법
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
JP2004296902A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 半導体装置及びその製造方法
KR100553683B1 (ko) * 2003-05-02 2006-02-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US6919258B2 (en) * 2003-10-02 2005-07-19 Freescale Semiconductor, Inc. Semiconductor device incorporating a defect controlled strained channel structure and method of making the same
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
KR100513310B1 (ko) * 2003-12-19 2005-09-07 삼성전자주식회사 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을갖는 반도체소자 및 그것을 제조하는 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6506661B1 (en) 1999-08-12 2003-01-14 Taiwan Semiconductor Manufacturing Company Isolation method to replace STI for deep sub-micron VLSI process including epitaxial silicon
US6518134B2 (en) 2000-12-26 2003-02-11 Hynix Semiconductor Inc. Method for fabricating a semiconductor device with an air tunnel formed in the lower part of a transistor channel

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