JPH05175326A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- JPH05175326A JPH05175326A JP34322291A JP34322291A JPH05175326A JP H05175326 A JPH05175326 A JP H05175326A JP 34322291 A JP34322291 A JP 34322291A JP 34322291 A JP34322291 A JP 34322291A JP H05175326 A JPH05175326 A JP H05175326A
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- Japan
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- semiconductor
- semiconductor device
- insulating film
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Abstract
(57)【要約】
【目的】 半導体集積回路の素子間分離に起因する寄生
容量やラッチアップを防止できる半導体装置の製法を提
供する。 【構成】 半導体基板１上の絶縁膜２の表面に第１の開
口部３から露出した基板１より第１の開口部３および絶
縁膜２にエピタキシャル成長して半導体結晶層４を形成
する。そののち第１の開口部３に成長した部分のみをエ
ッチングにより除去し、絶縁膜８を形成して絶縁分離
し、島状の半導体素子形成領域７を形成する。その素子
形成領域７に半導体回路を形成する。
容量やラッチアップを防止できる半導体装置の製法を提
供する。 【構成】 半導体基板１上の絶縁膜２の表面に第１の開
口部３から露出した基板１より第１の開口部３および絶
縁膜２にエピタキシャル成長して半導体結晶層４を形成
する。そののち第１の開口部３に成長した部分のみをエ
ッチングにより除去し、絶縁膜８を形成して絶縁分離
し、島状の半導体素子形成領域７を形成する。その素子
形成領域７に半導体回路を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
法に関する。さらに詳しくは、半導体装置の素子間分離
を絶縁層で完全に行う半導体装置およびその製法に関す
る。
法に関する。さらに詳しくは、半導体装置の素子間分離
を絶縁層で完全に行う半導体装置およびその製法に関す
る。
【０００２】
【従来の技術】従来、半導体基板に複数個の素子を形成
して半導体集積回路を形成しているが、その素子間を電
気的に分離するのに、ＭＯＳ型半導体では主として横方
向をＬＯＣＯＳ構造による酸化膜で、縦方向には基板よ
り高濃度領域のウェルを用いて行っている。この構造の
ＭＯＳトランジスタ部分の断面構造を図８に示す。
して半導体集積回路を形成しているが、その素子間を電
気的に分離するのに、ＭＯＳ型半導体では主として横方
向をＬＯＣＯＳ構造による酸化膜で、縦方向には基板よ
り高濃度領域のウェルを用いて行っている。この構造の
ＭＯＳトランジスタ部分の断面構造を図８に示す。
【０００３】図８において41はｐ型ケイ素基板、42はｎ
型ウェル、43はゲート絶縁膜、44はＬＯＣＯＳ酸化膜、
45、46はｐ＋型拡散領域でそれぞれソース領域、ドレイ
ン領域を形成している。47はポリシリコンなどにより形
成されたゲート電極で、48、49、50はシリサイド層で、
それぞれソース電極、ゲート電極、ドレイン電極のオー
ミックコンタクト層である。この構成で横方向の素子間
分離はＬＯＣＯＳ酸化膜44により分離され、縦方向、す
なわち半導体基板との分離はｎ型領域のウェル42で分離
されている。
型ウェル、43はゲート絶縁膜、44はＬＯＣＯＳ酸化膜、
45、46はｐ＋型拡散領域でそれぞれソース領域、ドレイ
ン領域を形成している。47はポリシリコンなどにより形
成されたゲート電極で、48、49、50はシリサイド層で、
それぞれソース電極、ゲート電極、ドレイン電極のオー
ミックコンタクト層である。この構成で横方向の素子間
分離はＬＯＣＯＳ酸化膜44により分離され、縦方向、す
なわち半導体基板との分離はｎ型領域のウェル42で分離
されている。
【０００４】一方、バイポーラトランジスタではｐｎ接
合を利用したアイソレーションで横方向を、縦方向もｐ
ｎ接合で分離する方法が主としてとられている。
合を利用したアイソレーションで横方向を、縦方向もｐ
ｎ接合で分離する方法が主としてとられている。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
装置の各素子間分離はＭＯＳもバイポーラもｐｎ接合が
主体であるため、高電圧に対しては降伏電流が流れ絶縁
耐圧に限界があると共に、絶縁耐圧内でも寄生容量のた
め、素子動作の高速化を妨げるという問題がある。
装置の各素子間分離はＭＯＳもバイポーラもｐｎ接合が
主体であるため、高電圧に対しては降伏電流が流れ絶縁
耐圧に限界があると共に、絶縁耐圧内でも寄生容量のた
め、素子動作の高速化を妨げるという問題がある。
【０００６】さらに、前述のＭＯＳトランジスタのよう
なウェルを利用した素子分離構造では、ソース領域45と
ウェル42と半導体基板41のあいだにｐｎｐのバイポーラ
トランジスタが構成され、このような寄生素子ができる
というラッチアップの問題がある。
なウェルを利用した素子分離構造では、ソース領域45と
ウェル42と半導体基板41のあいだにｐｎｐのバイポーラ
トランジスタが構成され、このような寄生素子ができる
というラッチアップの問題がある。
【０００７】本発明はこのような状況に鑑み、完全な素
子間分離を行い、半導体性能を劣化させない高速の半導
体装置をうる製法を提供することを目的とする。
子間分離を行い、半導体性能を劣化させない高速の半導
体装置をうる製法を提供することを目的とする。
【０００８】また本発明の他の目的は、絶縁膜上に半導
体層を形成する方法を利用して３次元構造の半導体装置
の製法を提供することにある。
体層を形成する方法を利用して３次元構造の半導体装置
の製法を提供することにある。
【０００９】さらに本発明の他の目的は絶縁層で完全に
分離された半導体領域を利用して基板バイアスをなく
し、寄生容量の発生を防止することにある。
分離された半導体領域を利用して基板バイアスをなく
し、寄生容量の発生を防止することにある。
【００１０】
【課題を解決するための手段】本発明による半導体装置
の製法は、半導体基板上に絶縁膜を形成し、該絶縁膜に
開口部を設け前記半導体基板をシードとして前記絶縁膜
上に半導体結晶層をエピタキシャル成長する工程と、前
記開口部に形成された半導体結晶層を除去して絶縁物を
埋め込み、底面および周囲を絶縁物で囲まれた島状の半
導体素子形成領域を形成する工程と、該半導体素子形成
領域に半導体回路を形成する工程とからなることを特徴
とするものである。
の製法は、半導体基板上に絶縁膜を形成し、該絶縁膜に
開口部を設け前記半導体基板をシードとして前記絶縁膜
上に半導体結晶層をエピタキシャル成長する工程と、前
記開口部に形成された半導体結晶層を除去して絶縁物を
埋め込み、底面および周囲を絶縁物で囲まれた島状の半
導体素子形成領域を形成する工程と、該半導体素子形成
領域に半導体回路を形成する工程とからなることを特徴
とするものである。
【００１１】さらに本発明による半導体装置は、底面お
よび周囲を絶縁物で囲まれた島状の半導体素子形成領域
に形成されたＭＯＳ型トランジスタ構造を有する半導体
装置であって、ソースおよび（または）ドレインの拡散
領域が前記島状の半導体素子形成領域の底面まで形成さ
れていることを特徴とするものである。
よび周囲を絶縁物で囲まれた島状の半導体素子形成領域
に形成されたＭＯＳ型トランジスタ構造を有する半導体
装置であって、ソースおよび（または）ドレインの拡散
領域が前記島状の半導体素子形成領域の底面まで形成さ
れていることを特徴とするものである。
【００１２】
【作用】本発明によれば、半導体基板上に絶縁膜を形成
し、部分的に露出させた半導体基板をシードとして絶縁
膜上に半導体結晶層をエピタキシャル成長させ、そのシ
ード部分の半導体結晶層を除去し絶縁膜を形成している
ため、半導体素子形成領域が底面および側面を完全に絶
縁物で囲まれた島状に形成でき、その島状の半導体素子
形成領域に半導体素子を形成できる。その結果、各素子
は完全に電気的に分離され、寄生容量とかラッチアップ
の問題は起らない。
し、部分的に露出させた半導体基板をシードとして絶縁
膜上に半導体結晶層をエピタキシャル成長させ、そのシ
ード部分の半導体結晶層を除去し絶縁膜を形成している
ため、半導体素子形成領域が底面および側面を完全に絶
縁物で囲まれた島状に形成でき、その島状の半導体素子
形成領域に半導体素子を形成できる。その結果、各素子
は完全に電気的に分離され、寄生容量とかラッチアップ
の問題は起らない。
【００１３】
【実施例】つぎに、図面を参照しながら本発明について
詳細に説明する。図１〜６は本発明の一実施例であるＭ
ＯＳ型トランジスタの製法の各工程を示す断面説明図で
ある。
詳細に説明する。図１〜６は本発明の一実施例であるＭ
ＯＳ型トランジスタの製法の各工程を示す断面説明図で
ある。
【００１４】まず図１に示すように半導体基板１上に形
成した絶縁膜２に第１の開口部３を形成し、その第１の
開口部３および絶縁膜２上に半導体基板１の結晶をシー
ドとして、半導体結晶層４をエピタキシャル成長する。
成した絶縁膜２に第１の開口部３を形成し、その第１の
開口部３および絶縁膜２上に半導体基板１の結晶をシー
ドとして、半導体結晶層４をエピタキシャル成長する。
【００１５】具体例としては、シリコン半導体基板１の
表面に絶縁膜２であるシリコン酸化膜をたとえばＣＶＤ
法により0.5 μｍ形成し、ホトレジストをマスクとして
部分的にエッチング除去して第１の開口部３を形成す
る。第１の開口部３により露出したシリコン半導体基板
１をシードとしてＳｉ2 Ｈ6 ガスとＣ2 Ｈ2 ガスおよび
ドーピング剤としてＰＨ3 およびＨＣｌガスを、キャリ
ヤガス水素と共に導入して、約1350℃で約30分間気相反
応させ、ｎ型の炭化ケイ素（ＳｉＣ）をエピタキシャル
成長して半導体結晶層４を形成した。この炭化ケイ素は
シリコンと同種の性質を有するため、露出した半導体基
板のシリコン結晶をシードとしてエピタキシャル成長す
る。したがって最初のうちはシリコン酸化膜２の腐食除
去された開口部３のみに縦方向に選択的にエピタキシャ
ル成長し、第１の開口部３内のエピタキシャル成長が完
了し、シリコン酸化膜２と同じ高さの位置までエピタキ
シャル成長が行なわれる。続いて絶縁膜２上を横方向に
エピタキシャル成長してシリコン酸化膜２および第１の
開口部３上の全面にわたり半導体結晶層４が形成され
る。
表面に絶縁膜２であるシリコン酸化膜をたとえばＣＶＤ
法により0.5 μｍ形成し、ホトレジストをマスクとして
部分的にエッチング除去して第１の開口部３を形成す
る。第１の開口部３により露出したシリコン半導体基板
１をシードとしてＳｉ2 Ｈ6 ガスとＣ2 Ｈ2 ガスおよび
ドーピング剤としてＰＨ3 およびＨＣｌガスを、キャリ
ヤガス水素と共に導入して、約1350℃で約30分間気相反
応させ、ｎ型の炭化ケイ素（ＳｉＣ）をエピタキシャル
成長して半導体結晶層４を形成した。この炭化ケイ素は
シリコンと同種の性質を有するため、露出した半導体基
板のシリコン結晶をシードとしてエピタキシャル成長す
る。したがって最初のうちはシリコン酸化膜２の腐食除
去された開口部３のみに縦方向に選択的にエピタキシャ
ル成長し、第１の開口部３内のエピタキシャル成長が完
了し、シリコン酸化膜２と同じ高さの位置までエピタキ
シャル成長が行なわれる。続いて絶縁膜２上を横方向に
エピタキシャル成長してシリコン酸化膜２および第１の
開口部３上の全面にわたり半導体結晶層４が形成され
る。
【００１６】つぎに図２〜５に示すように前記第１の開
口部に形成された部分の半導体結晶層４を除去して絶縁
物を埋め込み、底面および周囲を絶縁物で囲まれた島状
の半導体素子形成領域を形成する。具体例としては、炭
化ケイ素の半導体結晶層４の表面にホトレジスト膜５を
塗布し第１の開口部３よりアライメントのマージン分大
きめのマスクを用いてレジストパターンを形成した（図
２参照）。
口部に形成された部分の半導体結晶層４を除去して絶縁
物を埋め込み、底面および周囲を絶縁物で囲まれた島状
の半導体素子形成領域を形成する。具体例としては、炭
化ケイ素の半導体結晶層４の表面にホトレジスト膜５を
塗布し第１の開口部３よりアライメントのマージン分大
きめのマスクを用いてレジストパターンを形成した（図
２参照）。
【００１７】ついで、図３に示すようにパターン形成し
たホトレジストをマスクとしてイオンミリングにより、
ホトレジスト膜５の目抜かれた部分の、炭化ケイ素の半
導体結晶層４を除去し、第２の開口部６を形成する。そ
のとき半導体結晶層４は島状に分離して複数の半導体素
子形成領域７を形成した。
たホトレジストをマスクとしてイオンミリングにより、
ホトレジスト膜５の目抜かれた部分の、炭化ケイ素の半
導体結晶層４を除去し、第２の開口部６を形成する。そ
のとき半導体結晶層４は島状に分離して複数の半導体素
子形成領域７を形成した。
【００１８】つぎに第２の開口部６により露出した半導
体基板１を完全に埋め込むように絶縁膜８を第２の開口
部６および半導体素子形成領域７の上に形成した（図４
参照）。具体例としてはテトラエトキシシラン（Ｓｉ
（ＯＣ2 Ｈ5 ）4 ）80sccmを導入し、基板温度700 ℃で
ＬＰ−ＣＶＤを用いてシリコン酸化膜を形成した。
体基板１を完全に埋め込むように絶縁膜８を第２の開口
部６および半導体素子形成領域７の上に形成した（図４
参照）。具体例としてはテトラエトキシシラン（Ｓｉ
（ＯＣ2 Ｈ5 ）4 ）80sccmを導入し、基板温度700 ℃で
ＬＰ−ＣＶＤを用いてシリコン酸化膜を形成した。
【００１９】つぎに、図５に示すように半導体素子形成
領域７上の絶縁膜８を除去して半導体素子形成領域７の
表面を露出させる。具体例としては選択比の高いフッ酸
１液で絶縁膜８の表面全体をウェットエッチングを行っ
て島状に分離した半導体素子形成領域の表面を露出させ
た。
領域７上の絶縁膜８を除去して半導体素子形成領域７の
表面を露出させる。具体例としては選択比の高いフッ酸
１液で絶縁膜８の表面全体をウェットエッチングを行っ
て島状に分離した半導体素子形成領域の表面を露出させ
た。
【００２０】つぎに図６に示すように半導体素子形成領
域７に半導体回路、たとえばＭＯＳ型トランジスタを通
常のプロセスで形成する。
域７に半導体回路、たとえばＭＯＳ型トランジスタを通
常のプロセスで形成する。
【００２１】図６の構造で、15がＰＭＯＳ部で、絶縁膜
２上に形成された素子領域をｎ型に形成し、ｐ＋型のソ
ース領域９、ドレイン領域10を形成し、ゲート絶縁膜1
1、ポリシリコン電極12を形成し、さらに絶縁膜14を形
成して電極配線膜13を形成することにより製造される。
ＮＭＯＳ部16も同様の工程で形成される。
２上に形成された素子領域をｎ型に形成し、ｐ＋型のソ
ース領域９、ドレイン領域10を形成し、ゲート絶縁膜1
1、ポリシリコン電極12を形成し、さらに絶縁膜14を形
成して電極配線膜13を形成することにより製造される。
ＮＭＯＳ部16も同様の工程で形成される。
【００２２】ここで、ＰＭＯＳ部15、ＮＭＯＳ部16は共
にソース、ドレイン領域を形成する高濃度の拡散領域
９、10はいずれも素子形成半導体領域の表面から底面ま
で伸びるように形成されている。これは半導体素子形成
領域の底面に接しているのが、絶縁膜であるためとくに
ｎ型半導体領域を介さなくても特性上の悪影響は生じ
ず、むしろｎ型領域がないため、基板バイアスが必要な
くなり配線数を減少させることができる。
にソース、ドレイン領域を形成する高濃度の拡散領域
９、10はいずれも素子形成半導体領域の表面から底面ま
で伸びるように形成されている。これは半導体素子形成
領域の底面に接しているのが、絶縁膜であるためとくに
ｎ型半導体領域を介さなくても特性上の悪影響は生じ
ず、むしろｎ型領域がないため、基板バイアスが必要な
くなり配線数を減少させることができる。
【００２３】図７は前述の方法により製造した集積回路
の上に、さらに前述と同様に半導体結晶層を成長させ、
同様に集積回路を形成して３次元構造の半導体装置の形
成例を示す断面説明図である。
の上に、さらに前述と同様に半導体結晶層を成長させ、
同様に集積回路を形成して３次元構造の半導体装置の形
成例を示す断面説明図である。
【００２４】同図において21は第１段の集積回路装置で
回路構成は前述の実施例と同様の構成で、同一符号を付
してある。また22は第１段の集積回路装置の上に形成さ
れた第２段の集積回路装置で、第１段の回路構成と同様
の構成にしてある。23はシールドプレートで、第１段の
集積回路のパシベーション膜24を形成する際に金属板を
封入し、第１段の集積回路21と第２段の集積回路22と
が、相互的に干渉して特性に悪影響を与えないようにし
たものである。
回路構成は前述の実施例と同様の構成で、同一符号を付
してある。また22は第１段の集積回路装置の上に形成さ
れた第２段の集積回路装置で、第１段の回路構成と同様
の構成にしてある。23はシールドプレートで、第１段の
集積回路のパシベーション膜24を形成する際に金属板を
封入し、第１段の集積回路21と第２段の集積回路22と
が、相互的に干渉して特性に悪影響を与えないようにし
たものである。
【００２５】この第２段の半導体層を形成するに当って
は、第１段の集積回路装置のパシベーション膜24の表面
をエッチバックなどにより平坦にして、第１段の集積回
路装置の回路構成に携わっていない半導体部分が露出す
るように開口部25を形成し、あとは前述と同様にエピタ
キシャル成長することにより２階部分の半導体結晶層が
横方向に成長する。
は、第１段の集積回路装置のパシベーション膜24の表面
をエッチバックなどにより平坦にして、第１段の集積回
路装置の回路構成に携わっていない半導体部分が露出す
るように開口部25を形成し、あとは前述と同様にエピタ
キシャル成長することにより２階部分の半導体結晶層が
横方向に成長する。
【００２６】また第１段の集積回路と第２段の集積回路
との電気的接続は、第２段の素子形成場所と関係ない部
分を目抜き、第１段の電極部分までコンタクト孔26を形
成し、アルミニウムなど電極材料をスパッタリングなど
で埋め込み第２段の集積回路との電気的接続を行ってい
る。
との電気的接続は、第２段の素子形成場所と関係ない部
分を目抜き、第１段の電極部分までコンタクト孔26を形
成し、アルミニウムなど電極材料をスパッタリングなど
で埋め込み第２段の集積回路との電気的接続を行ってい
る。
【００２７】この実施例では２段構造の例で説明したが
同様の工程を繰り返すだけで３段以上の積層構造の半導
体装置をえられる。また、全段の各素子が全て周囲を絶
縁物で分離されている必要はなく、一部の素子部分に適
用されていればよい。
同様の工程を繰り返すだけで３段以上の積層構造の半導
体装置をえられる。また、全段の各素子が全て周囲を絶
縁物で分離されている必要はなく、一部の素子部分に適
用されていればよい。
【００２８】
【発明の効果】以上説明したように本発明によれば縦方
向および横方向両方向ともに絶縁膜によって素子の分離
を完全に行うため、絶縁耐圧の向上やラッチアップなど
の問題を解消でき、高品質で信頼性の高い半導体装置を
えられる。
向および横方向両方向ともに絶縁膜によって素子の分離
を完全に行うため、絶縁耐圧の向上やラッチアップなど
の問題を解消でき、高品質で信頼性の高い半導体装置を
えられる。
【００２９】さらに、寄生容量を完全に制御できるた
め、とくにバイポーラ半導体装置では一層高速な素子を
えられるという効果がある。
め、とくにバイポーラ半導体装置では一層高速な素子を
えられるという効果がある。
【００３０】また半導体素子形成領域を絶縁膜で完全に
分離して、底面にも絶縁膜が形成されているため、半導
体素子形成領域の厚さをＭＯＳ型トランジスタのソー
ス、ドレイン領域と同等の厚さに形成でき、基板バイア
スが必要なくなり、配線数を減少させることができる。
そのため、高密度でかつ高速演算の可能な大規模集積回
路をうることが可能となる。
分離して、底面にも絶縁膜が形成されているため、半導
体素子形成領域の厚さをＭＯＳ型トランジスタのソー
ス、ドレイン領域と同等の厚さに形成でき、基板バイア
スが必要なくなり、配線数を減少させることができる。
そのため、高密度でかつ高速演算の可能な大規模集積回
路をうることが可能となる。
【図１】本発明の半導体装置の製法の一実施例の工程説
明図である。
明図である。
【図２】本発明の半導体装置の製法の一実施例の工程説
明図である。
明図である。
【図３】本発明の半導体装置の製法の一実施例の工程説
明図である。
明図である。
【図４】本発明の半導体装置の製法の一実施例の工程説
明図である。
明図である。
【図５】本発明の半導体装置の製法の一実施例の工程説
明図である。
明図である。
【図６】本発明の半導体装置の製法の一実施例である最
終工程の説明図である。
終工程の説明図である。
【図７】本発明の製法による３次元構造にした半導体装
置の断面説明図である。
置の断面説明図である。
【図８】従来のＭＯＳ型トランジスタ素子の一例の断面
構造をあらわす図である。
構造をあらわす図である。
１ 半導体基板 ２ シリコン酸化膜 ３ 第１の開口部 ４ 半導体結晶層 ７ 半導体素子形成領域 ８ 絶縁膜 15 ＰＭＯＳ部 16 ＮＭＯＳ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (3)
- 【請求項１】 半導体基板上に絶縁膜を形成し、該絶縁
膜に開口部を設け前記半導体基板をシードとして前記絶
縁膜上に半導体結晶層をエピタキシャル成長する工程、 前記開口部に形成された半導体結晶層を除去して絶縁物
を埋め込み、底面および周囲を絶縁物で囲まれた島状の
半導体素子形成領域を形成する工程および該半導体素子
形成領域に半導体回路を形成する工程からなることを特
徴とする半導体装置の製法。 - 【請求項２】 請求項１記載の方法により製造した半導
体装置のパシベーション膜上にさらに半導体結晶層を成
長させ、半導体回路を形成する工程を１回または２回以
上繰り返し、複数段に構成する３次元構造の半導体装置
の製法。 - 【請求項３】 底面および周囲を絶縁物で囲まれた島状
の半導体素子形成領域に形成されたＭＯＳ型トランジス
タ構造を有する半導体装置であって、ソースおよび（ま
たは）ドレインの拡散領域が前記島状の半導体素子形成
領域の底面まで形成されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34322291A JPH05175326A (ja) | 1991-12-25 | 1991-12-25 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34322291A JPH05175326A (ja) | 1991-12-25 | 1991-12-25 | 半導体装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175326A true JPH05175326A (ja) | 1993-07-13 |
Family
ID=18359863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34322291A Pending JPH05175326A (ja) | 1991-12-25 | 1991-12-25 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005759A (ja) * | 2005-06-27 | 2007-01-11 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| CN111201587A (zh) * | 2017-09-13 | 2020-05-26 | 悉尼科技大学 | 电气隔离结构和工艺 |
-
1991
- 1991-12-25 JP JP34322291A patent/JPH05175326A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005759A (ja) * | 2005-06-27 | 2007-01-11 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| CN111201587A (zh) * | 2017-09-13 | 2020-05-26 | 悉尼科技大学 | 电气隔离结构和工艺 |
| EP3682464A4 (en) * | 2017-09-13 | 2021-06-09 | University of Technology Sydney | INSULATION STRUCTURE AND PROCESS |
| US11348824B2 (en) | 2017-09-13 | 2022-05-31 | University Of Technology Sydney | Electrical isolation structure and process |
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