JPH065706B2 - ＢｉＣＭＯＳ素子の製造方法 - Google Patents
ＢｉＣＭＯＳ素子の製造方法Info
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- JPH065706B2 JPH065706B2 JP63178271A JP17827188A JPH065706B2 JP H065706 B2 JPH065706 B2 JP H065706B2 JP 63178271 A JP63178271 A JP 63178271A JP 17827188 A JP17827188 A JP 17827188A JP H065706 B2 JPH065706 B2 JP H065706B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 238000002955 isolation Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 48
- 239000004065 semiconductor Substances 0.000 description 8
- 238000007740 vapor deposition Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高速かつ高集積度の半導体素子の製造方法に
関し、特に通信やコンピュータの分野等の半導体回路で
要求される高速高集積半導体素子を製造するために、高
速動作が要求される回路に用いられるバイポーラトラン
ジスタと高密度を要求される回路に用いられるCMOSトランジ
スタを混在させて、高速でかつ高集積回路を実現した混載
形半導体素子、すなわちBiCMOS素子を製造する製造方法
に関する。
関し、特に通信やコンピュータの分野等の半導体回路で
要求される高速高集積半導体素子を製造するために、高
速動作が要求される回路に用いられるバイポーラトラン
ジスタと高密度を要求される回路に用いられるCMOSトランジ
スタを混在させて、高速でかつ高集積回路を実現した混載
形半導体素子、すなわちBiCMOS素子を製造する製造方法
に関する。
［従来の技術］ 一般に、大規模集積回路の設計にあたつて重要な点は、
いかに回路の動作速度を高めることができるかというこ
とと、回路に含まれる素子の数が増加するにしてもすべ
ての回路から放出される熱量を一定な範囲内でいかに減
少させることができるかということである。
いかに回路の動作速度を高めることができるかというこ
とと、回路に含まれる素子の数が増加するにしてもすべ
ての回路から放出される熱量を一定な範囲内でいかに減
少させることができるかということである。
一般に、ディジタル回路においては、これを基本ゲート
の消費電力と伝搬遅延時間との積Ｆがよく用いられ、そ
の値が小さければ小さい程良好な回路ということができ
る。
の消費電力と伝搬遅延時間との積Ｆがよく用いられ、そ
の値が小さければ小さい程良好な回路ということができ
る。
大抵の場合、バイポーラ回路では、ゲートの伝搬遅延時
間を短縮させることができるが、放出熱量が多くて１つ
のチップに集積することのできるトランジスタの個数に
制約を受けることになる。他方、CMOS回路の場合は、回
路で発生する熱量を減少させることができ、電力消耗の
点からは非常に有利であり、集積度を高めることができ
るが、容量性負荷を充・放電するためにはCMOSトランジ
スタ自体の電流駆動能力が小さくて動作速度が制限され
てしまう。
間を短縮させることができるが、放出熱量が多くて１つ
のチップに集積することのできるトランジスタの個数に
制約を受けることになる。他方、CMOS回路の場合は、回
路で発生する熱量を減少させることができ、電力消耗の
点からは非常に有利であり、集積度を高めることができ
るが、容量性負荷を充・放電するためにはCMOSトランジ
スタ自体の電流駆動能力が小さくて動作速度が制限され
てしまう。
また、最近の傾向では、直接回路の設計においてアナロ
グおよびディジタル回路が同時に要求される通信用半導
体回路の比重が次第に増加してきており、CMOS回路のこ
れまでの発展に加えて、バイポーラ・アナログ回路の必
要性が増大しつつある。
グおよびディジタル回路が同時に要求される通信用半導
体回路の比重が次第に増加してきており、CMOS回路のこ
れまでの発展に加えて、バイポーラ・アナログ回路の必
要性が増大しつつある。
それゆえに、１つのチップに、バイポーラ素子とCMOS素
子とを同時に搭載するBiCMOS素子の製造技術が開発さ
れ、各種の通信用集積回路、あるいはVTRやカメラなど
に用いられる集積回路等として実用化されている。最近
では、かかるBiCMOS素子がゲート・アレイや記憶素子に
も応用されている。
子とを同時に搭載するBiCMOS素子の製造技術が開発さ
れ、各種の通信用集積回路、あるいはVTRやカメラなど
に用いられる集積回路等として実用化されている。最近
では、かかるBiCMOS素子がゲート・アレイや記憶素子に
も応用されている。
このようなBiCMOS素子においては、高密度が要求される
回路部分についてはCMOS素子を用い、高速が要求される
部分についてはバイポーラ素子を利用し、以って高速と
同時に高集積度を実現した半導体素子を得ている。
回路部分についてはCMOS素子を用い、高速が要求される
部分についてはバイポーラ素子を利用し、以って高速と
同時に高集積度を実現した半導体素子を得ている。
従来のBiCMOS素子製造技術の一例では、第３図に示すよ
うに、CMOS素子の製造工程を主体とし、その途中におい
てバイポーラ・トランジスタを製造する。
うに、CMOS素子の製造工程を主体とし、その途中におい
てバイポーラ・トランジスタを製造する。
すなわち、第３図の例では、Ｐ形基板100上にＮ＋形埋
込層101を形成してから、その露出表面上にＰ形エピタ
キシアル層102をエピタキシアル成長させる。ついで、
エピタキシアル層102において、Ｎ＋形埋込層101の上方
にＮ形ウェル103および104を形成し、Ｎ形ウェル104に
Ｐ形MOS素子を形成し、Ｐ形エピタキシアル層102にＮ形
MOS素子を形成すると共に、Ｎ形ウェル103にはバイポー
ラNPNトランジスタを形成する。ここで、105および106
はＰ形MOS素子のソースおよびドレイン領域としてのＰ
＋形領域、107は絶縁層、108はゲート電極、109および1
10はＮ形MOS素子のソースおよびドレイン領域としての
Ｎ＋形領域、111はゲート電極、112はサブストレート領
域である。
込層101を形成してから、その露出表面上にＰ形エピタ
キシアル層102をエピタキシアル成長させる。ついで、
エピタキシアル層102において、Ｎ＋形埋込層101の上方
にＮ形ウェル103および104を形成し、Ｎ形ウェル104に
Ｐ形MOS素子を形成し、Ｐ形エピタキシアル層102にＮ形
MOS素子を形成すると共に、Ｎ形ウェル103にはバイポー
ラNPNトランジスタを形成する。ここで、105および106
はＰ形MOS素子のソースおよびドレイン領域としてのＰ
＋形領域、107は絶縁層、108はゲート電極、109および1
10はＮ形MOS素子のソースおよびドレイン領域としての
Ｎ＋形領域、111はゲート電極、112はサブストレート領
域である。
バイポーラトランジスタの部分においては、113はＮ形
ウェル103内の表面近傍に形成したＰ形領域、114はＮ形
ウェル103においてＰ形領域113のまわりに環状に形成し
たコレクタ(C)領域としてのＮ＋形領域、115および116
はＰ形領域113内に形成した、それぞれ、ベース(B)およ
びエミッタ(E)領域としてのＰ＋形領域およびＮ＋形領
域である。
ウェル103内の表面近傍に形成したＰ形領域、114はＮ形
ウェル103においてＰ形領域113のまわりに環状に形成し
たコレクタ(C)領域としてのＮ＋形領域、115および116
はＰ形領域113内に形成した、それぞれ、ベース(B)およ
びエミッタ(E)領域としてのＰ＋形領域およびＮ＋形領
域である。
この場合の製造工程は簡単であるものの、バイポーラ素
子の固有特性である高速性が大きく制約されていた。
子の固有特性である高速性が大きく制約されていた。
したがって、このような欠点を補完するために、BiCMOS
素子を製造するにあたって、第４図に示すように、バイ
ポーラ・トランジスタの製造工程を主体とし、その途中
においてCMOS素子を製造し、かつバイポーラ・トランジ
スタはSBC(Standard Buried Collector)技術で製造する
ことが行われてきた。
素子を製造するにあたって、第４図に示すように、バイ
ポーラ・トランジスタの製造工程を主体とし、その途中
においてCMOS素子を製造し、かつバイポーラ・トランジ
スタはSBC(Standard Buried Collector)技術で製造する
ことが行われてきた。
第４図において、Ｐ形基板100上にＮ＋形埋込層131、Ｐ
＋形埋込層132、Ｎ＋埋込層133、Ｐ＋形埋込層134を形
成し、各埋込層131，132，133および134にそれぞれ対応
して、Ｎ形ウェル135、Ｐ形ウェル136、Ｎ形ウェル137
およびＰ形ウェル138を形成する。なお、Ｎ＋形埋込層1
31は埋込コレクタ領域を形成するものであって、その一
部分はコレクタ電極とオーミック接触できる位置まで図
示のように垂直上方に延在させる。Ｐ形ウェル136はバ
イポーラ素子とCMOS素子との間のPN接合分離を行うため
のＰ形分離領域を構成する。
＋形埋込層132、Ｎ＋埋込層133、Ｐ＋形埋込層134を形
成し、各埋込層131，132，133および134にそれぞれ対応
して、Ｎ形ウェル135、Ｐ形ウェル136、Ｎ形ウェル137
およびＰ形ウェル138を形成する。なお、Ｎ＋形埋込層1
31は埋込コレクタ領域を形成するものであって、その一
部分はコレクタ電極とオーミック接触できる位置まで図
示のように垂直上方に延在させる。Ｐ形ウェル136はバ
イポーラ素子とCMOS素子との間のPN接合分離を行うため
のＰ形分離領域を構成する。
［発明が解決しようとする課題］ しかし、SBC技術で製造したバイポーラ・トランジスタ
は、Ｐ形分離領域136のPN接合面を素子分離に利用して
いるので、側面拡散(Lateral Diffusion)と空乏領域の
存在等により素子の面積を縮少させるのに多くの制約が
伴い、素子自体に存在する抵抗性と容量性をこれ以上減
少することができず、動作速度面においても良い結果を
期待し難い問題点があった。
は、Ｐ形分離領域136のPN接合面を素子分離に利用して
いるので、側面拡散(Lateral Diffusion)と空乏領域の
存在等により素子の面積を縮少させるのに多くの制約が
伴い、素子自体に存在する抵抗性と容量性をこれ以上減
少することができず、動作速度面においても良い結果を
期待し難い問題点があった。
そこで、本発明の目的は、上述のような問題点を解決す
るために多結晶シリコンの自己整列（セルフ アライメ
ント）による高速バイポーラ・トランジスタと高集積CM
OS素子を１つのウェーハで同時に製造して高速および高
集積特性を得ることのできるBiCMOS素子の製造方法を提
供することにある。
るために多結晶シリコンの自己整列（セルフ アライメ
ント）による高速バイポーラ・トランジスタと高集積CM
OS素子を１つのウェーハで同時に製造して高速および高
集積特性を得ることのできるBiCMOS素子の製造方法を提
供することにある。
［課題を解決するための手段］ このような目的を達成するために、本発明は、Ｐ形基板
にＮ＋形埋込層を形成する工程と、そのＮ＋形埋込層の
上にＮ形エピタキシアル層を成長させる工程と、Ｐ形ウ
ェルを形成するために酸化膜を成長させてマスクを形成
する工程と、不純物をＮ形エピタキシアル層にイオン注
入し、Ｐ形基板まで熱拡散させてＰ形ウェルを形成する
工程と、そのＰ形ウェルおよびＮ形エピタキシアル層の
上に第１酸化膜を成長させた後にシリコン窒化膜をさら
に付着させる工程と、第１酸化膜とシリコン窒化膜とに
よるマスクを用いてＰ＋形接合分離領域を形成する工程
と、Ｐ＋形接合分離領域の上方に第２酸化膜を成長させ
て素子分離領域を形成する工程と、第１酸化膜およびシ
リコン窒化膜を除去後、CMOS素子のゲート酸化膜を成長
させる工程と、Ｎ形エピタキシアル層に不純物を感光膜
マスクを介してドープしてバイポーラ・トランジスタの
ベース領域とコレクタ領域を形成する工程と、感光膜マ
スクを除去してから、その露出表面上に多結晶シリコン
を付着させ、次いでその多結晶シリコン膜に不純物をイ
オン注入してＮ＋形多結晶シリコン膜を形成する工程
と、そのＮ＋形多結晶シリコン膜上に第３酸化膜を蒸着
させる工程と、Ｎ＋形多結晶シリコン膜と第３酸化膜と
によってCMOS素子のゲートとバイポーラ・トランジスタ
のエミッタおよびコレクタとを形成する工程と、CMOS素
子を構成するＰ形およびＮ形MOS素子の各Ｐ＋形および
Ｎ＋形のソースおよびドレイン領域を形成した後、不純
物をドープしてＰ形およびＮ形MOS素子のソースおよび
ドレイン領域を形成する工程と、第４の酸化膜を露出表
面に付着させた後にエッチング除去してゲート、コレク
タおよびエミッタのＮ＋形多結晶シリコン層の側面に第
４酸化膜が残るようにする工程と、多結晶シリコンをエ
ミッタおよびそのまわりに付着させる工程と、多結晶シ
リコンに不純物をドープし、熱処理を施してベース直列
抵抗の低いＰ＋形非活性ベース領域を形成する工程と、
多結晶シリコンがバイポーラ・トランジスタのＰ＋形非
活性ベース領域に接続されるベース部分のみに残るよう
にマスクを施してエッチングを行う工程と、そのマスク
を除去後、露出表面に酸化膜を付着してから、バイポー
ラ素子およびCMOS素子の配線パターンを形成する工程と
を具備したことを特徴とする。
にＮ＋形埋込層を形成する工程と、そのＮ＋形埋込層の
上にＮ形エピタキシアル層を成長させる工程と、Ｐ形ウ
ェルを形成するために酸化膜を成長させてマスクを形成
する工程と、不純物をＮ形エピタキシアル層にイオン注
入し、Ｐ形基板まで熱拡散させてＰ形ウェルを形成する
工程と、そのＰ形ウェルおよびＮ形エピタキシアル層の
上に第１酸化膜を成長させた後にシリコン窒化膜をさら
に付着させる工程と、第１酸化膜とシリコン窒化膜とに
よるマスクを用いてＰ＋形接合分離領域を形成する工程
と、Ｐ＋形接合分離領域の上方に第２酸化膜を成長させ
て素子分離領域を形成する工程と、第１酸化膜およびシ
リコン窒化膜を除去後、CMOS素子のゲート酸化膜を成長
させる工程と、Ｎ形エピタキシアル層に不純物を感光膜
マスクを介してドープしてバイポーラ・トランジスタの
ベース領域とコレクタ領域を形成する工程と、感光膜マ
スクを除去してから、その露出表面上に多結晶シリコン
を付着させ、次いでその多結晶シリコン膜に不純物をイ
オン注入してＮ＋形多結晶シリコン膜を形成する工程
と、そのＮ＋形多結晶シリコン膜上に第３酸化膜を蒸着
させる工程と、Ｎ＋形多結晶シリコン膜と第３酸化膜と
によってCMOS素子のゲートとバイポーラ・トランジスタ
のエミッタおよびコレクタとを形成する工程と、CMOS素
子を構成するＰ形およびＮ形MOS素子の各Ｐ＋形および
Ｎ＋形のソースおよびドレイン領域を形成した後、不純
物をドープしてＰ形およびＮ形MOS素子のソースおよび
ドレイン領域を形成する工程と、第４の酸化膜を露出表
面に付着させた後にエッチング除去してゲート、コレク
タおよびエミッタのＮ＋形多結晶シリコン層の側面に第
４酸化膜が残るようにする工程と、多結晶シリコンをエ
ミッタおよびそのまわりに付着させる工程と、多結晶シ
リコンに不純物をドープし、熱処理を施してベース直列
抵抗の低いＰ＋形非活性ベース領域を形成する工程と、
多結晶シリコンがバイポーラ・トランジスタのＰ＋形非
活性ベース領域に接続されるベース部分のみに残るよう
にマスクを施してエッチングを行う工程と、そのマスク
を除去後、露出表面に酸化膜を付着してから、バイポー
ラ素子およびCMOS素子の配線パターンを形成する工程と
を具備したことを特徴とする。
［作用］ 本発明によれば、従来のように、CMOS素子の製造工程の
途中においてバイポーラ素子の製造を行ったり、あるい
はバイポーラ素子の製造工程の途中においてCMOS素子の
製造を行うのではなく、多結晶シリコンの自己整列工程
を経てCMOS素子とバイポーラ素子とを同時に併行して形
成していくので、高速動作の可能なバイポーラ素子と高
集積度のCMOS素子とを混載した、高速・高集積半導体素
子であるBiCMOS素子を比較的簡単な工程で、かつ工程数
を増加させることなく製造することができる。
途中においてバイポーラ素子の製造を行ったり、あるい
はバイポーラ素子の製造工程の途中においてCMOS素子の
製造を行うのではなく、多結晶シリコンの自己整列工程
を経てCMOS素子とバイポーラ素子とを同時に併行して形
成していくので、高速動作の可能なバイポーラ素子と高
集積度のCMOS素子とを混載した、高速・高集積半導体素
子であるBiCMOS素子を比較的簡単な工程で、かつ工程数
を増加させることなく製造することができる。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図(A)はＰ形ウェルまで形成する工程を示す断面図
である。
である。
ここで、Ｐ形シリコン単結晶によるシリコン・ウェー
ハ、すなわちＰ形基板１の表面に埋込層マスクを使用し
てバイポーラ・トランジスタとＰ形MOS素子が形成され
るエリアを指定した後に砒素(As)をイオン注入してＮ＋
形埋込層２および３を形成する。Ｐ形基板１および埋込
層２および３の露出表面を覆うように、厚さ約1.5〜２
μｍの、リン(p)がドープされたＮ形エピタキシアル層
４を成長させる。
ハ、すなわちＰ形基板１の表面に埋込層マスクを使用し
てバイポーラ・トランジスタとＰ形MOS素子が形成され
るエリアを指定した後に砒素(As)をイオン注入してＮ＋
形埋込層２および３を形成する。Ｐ形基板１および埋込
層２および３の露出表面を覆うように、厚さ約1.5〜２
μｍの、リン(p)がドープされたＮ形エピタキシアル層
４を成長させる。
このＮ形エピタキシアル層４の厚さを薄くしたのは、バ
イポーラ・トランジスタのコレクタ抵抗を下げると同時
にＮ形MOS素子のためのＰ形ウェル形成時の拡散時間を
短縮して埋込層２および３からエピタキシアル層４への
拡散を防止するためである。
イポーラ・トランジスタのコレクタ抵抗を下げると同時
にＮ形MOS素子のためのＰ形ウェル形成時の拡散時間を
短縮して埋込層２および３からエピタキシアル層４への
拡散を防止するためである。
Ｐ形ウェルを形成するために、まず、酸化膜を成長さ
せ、ついでその酸化膜によりマスクを形成した後、その
マスクの開口よりエピタキシアル層４にボロンをイオン
注入し、温度1180℃で約２時間にわたって加熱放散を行
って、Ｐ形ウェル５をＰ形基板１の表面に至るまで拡散
形成する。
せ、ついでその酸化膜によりマスクを形成した後、その
マスクの開口よりエピタキシアル層４にボロンをイオン
注入し、温度1180℃で約２時間にわたって加熱放散を行
って、Ｐ形ウェル５をＰ形基板１の表面に至るまで拡散
形成する。
第１図(B)は、酸化膜分離後、ゲート酸化膜を成長させ
るまでの工程を示す。
るまでの工程を示す。
ここで、まず、エピタキシアル層４およびＰ形ウェル５
の露出表面上に500Åの酸化膜を成長させた後、さらに1
500Åのシリコン窒化膜(Si3N4)を低圧蒸着方法(LPCVD)
で蒸着する。次に、バイポーラ・トランジスタとMOSト
ランジスタとの分離のために、上記酸化膜と上記シリコ
ン酸化膜により形成したフィールドマスクを用いてエピ
タキシアル層４内にPN接合分離領域を形成した後、その
領域に不純物（ボロン）をイオン注入してＰ＋形接合分
離領域６を形成する。次に、活性マスクを利用して、各
素子の活性領域を形成した後、酸化膜分離方法を用いて
酸化膜を成長させて厚さ10000Åの素子分離領域７およ
び絶縁層８を形成する。
の露出表面上に500Åの酸化膜を成長させた後、さらに1
500Åのシリコン窒化膜(Si3N4)を低圧蒸着方法(LPCVD)
で蒸着する。次に、バイポーラ・トランジスタとMOSト
ランジスタとの分離のために、上記酸化膜と上記シリコ
ン酸化膜により形成したフィールドマスクを用いてエピ
タキシアル層４内にPN接合分離領域を形成した後、その
領域に不純物（ボロン）をイオン注入してＰ＋形接合分
離領域６を形成する。次に、活性マスクを利用して、各
素子の活性領域を形成した後、酸化膜分離方法を用いて
酸化膜を成長させて厚さ10000Åの素子分離領域７およ
び絶縁層８を形成する。
上記シリコン窒化膜を除去した後、PMOS素子の閾値電圧
調節のために、Ｐ形ウェル５の部分を除くＮ形領域４に
ボロンを薄くイオン注入し、次いで、上記酸化膜を除去
してからCMOSのゲート酸化膜９を成長させる。
調節のために、Ｐ形ウェル５の部分を除くＮ形領域４に
ボロンを薄くイオン注入し、次いで、上記酸化膜を除去
してからCMOSのゲート酸化膜９を成長させる。
第１図(C)は、多結晶シリコンによりバイポーラ・トラ
ンジスタのベースとエミッタとコレクタおよびCMOS素子
の両ゲートを形成する工程である。
ンジスタのベースとエミッタとコレクタおよびCMOS素子
の両ゲートを形成する工程である。
まず、CMOS素子の部分の酸化膜９は残したまま、バイポ
ーラ・トランジスタのベース領域９とコレクタ領域10に
相当する部分を、感光膜によるマスクを使用してそれぞ
れ形成した後、Ｎ形エピタキシアル層４にボロンおよび
リンをそれぞれイオン注入してＰ−形ベース領域９とＮ
＋形コレクタ領域10を形成する。
ーラ・トランジスタのベース領域９とコレクタ領域10に
相当する部分を、感光膜によるマスクを使用してそれぞ
れ形成した後、Ｎ形エピタキシアル層４にボロンおよび
リンをそれぞれイオン注入してＰ−形ベース領域９とＮ
＋形コレクタ領域10を形成する。
マスク用感光膜を除去した後、その露出表面に多結晶シ
リコンを低圧蒸着方法で厚さ3000Å程度に蒸着し、つい
で砒素をイオン注入してＮ＋形多結晶シリコン層11を形
成する。このＮ＋形多結晶シリコン層11を、その後非活
性ベース領域のために蒸着されるＰ＋形多結晶シリコン
層と分離するために、低圧蒸着法により酸化膜12をＮ＋
形多結晶シリコン層11の上に蒸着する。その後、Ｎ形MO
S素子のゲート13とＰ形MOS素子のゲート14とバイポーラ
・トランジスタのエミッタ15とコレクタ16を、乾式エッ
チング（反応性イオンエッチング）法で酸化膜12と多結
晶シリコン層11とを同時に異方性エッチングすることに
より形成する。
リコンを低圧蒸着方法で厚さ3000Å程度に蒸着し、つい
で砒素をイオン注入してＮ＋形多結晶シリコン層11を形
成する。このＮ＋形多結晶シリコン層11を、その後非活
性ベース領域のために蒸着されるＰ＋形多結晶シリコン
層と分離するために、低圧蒸着法により酸化膜12をＮ＋
形多結晶シリコン層11の上に蒸着する。その後、Ｎ形MO
S素子のゲート13とＰ形MOS素子のゲート14とバイポーラ
・トランジスタのエミッタ15とコレクタ16を、乾式エッ
チング（反応性イオンエッチング）法で酸化膜12と多結
晶シリコン層11とを同時に異方性エッチングすることに
より形成する。
第１図(D)はCMOS素子のソース／ドレイン領域を形成
し、ついでエミッタ15とコレクタ16の役割をなすＮ＋形
多結晶シリコン層11の両方の側面を電気的に絶縁する工
程を示す。
し、ついでエミッタ15とコレクタ16の役割をなすＮ＋形
多結晶シリコン層11の両方の側面を電気的に絶縁する工
程を示す。
まず、Ｐ＋形およびＮ＋形ソース／ドレイン領域17,18
および19,20を形成した後、ボロン(BF2ガス利用）をＮ
形エピタキシアル層４にイオン注入してＰ形MOS素子の
Ｐ＋形ソース／ドレイン領域17,18を形成し、また、Ｎ
形MOS素子のＮ＋形ソース／ドレイン領域19,20を形成す
るためにＮ＋形ソース／ドレイン・マスクを施してか
ら、砒素をＰ形ウェル５にイオン注入する。次に、厚さ
3000Åの酸化膜を露出表面に低圧蒸着法により蒸着した
後、乾式エッチング方法で異方性エッチングして、Ｎ＋
形多結晶シリコン層11の上面部を含む水平面方向の酸化
膜は、すべて、エッチングにより除去し、層11の側面、
すなわち垂直面の部分21のみはエッチングしないように
する。
および19,20を形成した後、ボロン(BF2ガス利用）をＮ
形エピタキシアル層４にイオン注入してＰ形MOS素子の
Ｐ＋形ソース／ドレイン領域17,18を形成し、また、Ｎ
形MOS素子のＮ＋形ソース／ドレイン領域19,20を形成す
るためにＮ＋形ソース／ドレイン・マスクを施してか
ら、砒素をＰ形ウェル５にイオン注入する。次に、厚さ
3000Åの酸化膜を露出表面に低圧蒸着法により蒸着した
後、乾式エッチング方法で異方性エッチングして、Ｎ＋
形多結晶シリコン層11の上面部を含む水平面方向の酸化
膜は、すべて、エッチングにより除去し、層11の側面、
すなわち垂直面の部分21のみはエッチングしないように
する。
なお、この過程では、１次酸化膜はエッチング特性によ
り保護される。
り保護される。
第１図(E)は、バイポーラ・トランジスタのベース直列
抵抗を減少させるために非活性ベース領域を形成する工
程を示す。
抵抗を減少させるために非活性ベース領域を形成する工
程を示す。
多結晶シリコンを低圧蒸着法によりエミッタ15およびそ
のまわりの絶縁層７および８を覆うようにして厚さ3000
Å程度に蒸着する。次に、上記多結晶シリコンにボロン
を熱拡散またはイオン注入法でドーピングさせてＰ＋形
多結晶シリコン膜22を形成し、次に、熱処理を施すこと
により、ベース領域９に、抵抗が低いＰ＋形非活性ベー
ス領域23を形成し、その後、上記Ｐ＋形多結晶シリコン
膜22がバイポーラ・トランジスタのベース領域23に接続
されるベース部分24のみに残るようにＰ＋形多結晶シリ
コン膜22にマスクを施して乾式エッチングを行う。感光
膜を除去した後、第２図に示すように、CMOS素子のソー
ス／ドレインのための熱処理、酸化膜25の蒸着、接触マ
スクおよび配線パターン26〜31形成のためのアルミニウ
ム蒸着工程等、一般的なバイポーラ素子またはCMOS素子
の製造工程を経て、BiCMOS半導体素子が完成する。
のまわりの絶縁層７および８を覆うようにして厚さ3000
Å程度に蒸着する。次に、上記多結晶シリコンにボロン
を熱拡散またはイオン注入法でドーピングさせてＰ＋形
多結晶シリコン膜22を形成し、次に、熱処理を施すこと
により、ベース領域９に、抵抗が低いＰ＋形非活性ベー
ス領域23を形成し、その後、上記Ｐ＋形多結晶シリコン
膜22がバイポーラ・トランジスタのベース領域23に接続
されるベース部分24のみに残るようにＰ＋形多結晶シリ
コン膜22にマスクを施して乾式エッチングを行う。感光
膜を除去した後、第２図に示すように、CMOS素子のソー
ス／ドレインのための熱処理、酸化膜25の蒸着、接触マ
スクおよび配線パターン26〜31形成のためのアルミニウ
ム蒸着工程等、一般的なバイポーラ素子またはCMOS素子
の製造工程を経て、BiCMOS半導体素子が完成する。
［発明の効果］ 以上から明らかなように、本発明によれば、従来のよう
に、CMOS素子の製造工程の途中においてバイポーラ素子
の製造を行ったり、あるいはバイポーラ素子の製造工程
の途中においてCMOS素子の製造を行うのではなく、多結
晶シリコンの自己整列工程を経てCMOS素子とバイポーラ
素子とを同時に併行して形成していくので、高速動作の
可能なバイポーラ素子と高集積度のCMOS素子とを混載し
た、高速・高集積半導体素子であるBiCMOS素子を比較的
簡単な工程で、かつ工程数を増加させることなく製造す
ることができる。
に、CMOS素子の製造工程の途中においてバイポーラ素子
の製造を行ったり、あるいはバイポーラ素子の製造工程
の途中においてCMOS素子の製造を行うのではなく、多結
晶シリコンの自己整列工程を経てCMOS素子とバイポーラ
素子とを同時に併行して形成していくので、高速動作の
可能なバイポーラ素子と高集積度のCMOS素子とを混載し
た、高速・高集積半導体素子であるBiCMOS素子を比較的
簡単な工程で、かつ工程数を増加させることなく製造す
ることができる。
なお、上述例では、各種層を形成するにあたって蒸着を
用いたが、蒸着技術の他に、一般の化学気相成長法ある
いはスパッタ技術を用いた薄膜形成装置を用いて各種層
を付着形成することもできる。
用いたが、蒸着技術の他に、一般の化学気相成長法ある
いはスパッタ技術を用いた薄膜形成装置を用いて各種層
を付着形成することもできる。
第１図(A)〜(E)は本発明製造方法の順次の工程の一例を
示す断面図、 第２図は本発明製造方法によって製造されたBiCMOS素子
の一例を示す断面図、 第３図は従来のCMOS素子製造工程により製造されたBiCM
OS素子の一例を示す断面図、 第４図は従来のバイポーラ・トランジスタ製造工程によ
り製造されたBiCMOS素子の一例を示す断面図である。 １…Ｐ形基板、 ２，３…Ｎ＋形埋込層、 ４…Ｎ形エピタキシアル層、 ５…Ｐ形ウェル、 ６…Ｐ＋形接合分離領域、 ７…素子分離領域、 ８…絶縁層、 ９…CMOSゲート酸化膜、 11…Ｎ＋形多結晶シリコン層、 12…酸化膜、 13,14…ゲ−ト、 15…エミッタ、 16…コレクタ、 17,18…Ｐ＋形領域、 19,20…Ｎ＋形領域、 21…垂直面部分、 22…Ｐ＋形多結晶シリコン膜、 23…ベース領域、 24…ベース部分、 25…酸化膜、 26〜31…配線パターン。
示す断面図、 第２図は本発明製造方法によって製造されたBiCMOS素子
の一例を示す断面図、 第３図は従来のCMOS素子製造工程により製造されたBiCM
OS素子の一例を示す断面図、 第４図は従来のバイポーラ・トランジスタ製造工程によ
り製造されたBiCMOS素子の一例を示す断面図である。 １…Ｐ形基板、 ２，３…Ｎ＋形埋込層、 ４…Ｎ形エピタキシアル層、 ５…Ｐ形ウェル、 ６…Ｐ＋形接合分離領域、 ７…素子分離領域、 ８…絶縁層、 ９…CMOSゲート酸化膜、 11…Ｎ＋形多結晶シリコン層、 12…酸化膜、 13,14…ゲ−ト、 15…エミッタ、 16…コレクタ、 17,18…Ｐ＋形領域、 19,20…Ｎ＋形領域、 21…垂直面部分、 22…Ｐ＋形多結晶シリコン膜、 23…ベース領域、 24…ベース部分、 25…酸化膜、 26〜31…配線パターン。
フロントページの続き (72)発明者 具 用書 大韓民国忠南大田市西区桃馬洞京南アパー ト101―503 (72)発明者 金 如煥 大韓民国忠南大田市東区中里洞住公アパー ト125―307 (72)発明者 李 振孝 大韓民国忠南大田市東区大興洞現代アパー ト５―701 (56)参考文献 特開 昭59−138363（ＪＰ，Ａ) 特開 昭61−251163（ＪＰ，Ａ)
Claims (1)
- 【請求項１】Ｐ形基板にＮ＋形埋込層を形成する工程
と、 そのＮ＋形埋込層の上にＮ形エピタキシアル層を成長さ
せる工程と、 Ｐ形ウェルを形成するために酸化膜を成長させてマスク
を形成する工程と、 不純物を前記Ｎ形エピタキシアル層にイオン注入し、前
記Ｐ形基板まで熱拡散させてＰ形ウェルを形成する工程
と、 そのＰ形ウェルおよび前記Ｎ形エピタキシアル層の上に
第１酸化膜を成長させた後にシリコン窒化膜をさらに蒸
着させる工程と、 前記第１酸化膜と前記シリコン窒化膜とによるマスクを
用いてＰ＋形接合分離領域を形成する工程と、 前記Ｐ＋形接合分離領域の上方に第２酸化膜を成長させ
て素子分離領域を形成する工程と、 前記第１酸化膜および前記シリコン窒化膜を除去後、CM
OS素子のゲート酸化膜を成長させる工程と、 前記Ｎ形エピタキシアル層に不純物を感光膜マスクを介
してドープしてバイポーラ・トランジスタのベース領域
とコレクタ領域を形成する工程と、 前記感光膜マスクを除去してから、その露出表面上に多
結晶シリコンを蒸着させ、次いでその多結晶シリコン膜
に不純物をイオン注入してＮ＋形多結晶シリコン膜を形
成する工程と、 そのＮ＋形多結晶シリコン膜上に第３酸化膜を蒸着させ
る工程と、 前記Ｎ＋形多結晶シリコン膜と前記第３酸化膜とによっ
て前記CMOS素子のゲートと前記バイポーラ・トランジス
タのエミッタおよびコレクタとを形成する工程と、 前記CMOS素子を構成するＰ形およびＮ形MOS素子の各Ｐ
＋形およびＮ＋形のソースおよびドレイン領域を形成し
た後、不純物をドープしてＰ形およびＮ形MOS素子のソ
ースおよびドレイン領域を形成する工程と、 第４の酸化膜を露出表面に蒸着させた後にエッチング除
去して前記ゲート、コレクタおよびエミッタの前記Ｎ＋
形多結晶シリコン層の側面に前記第４酸化膜が残るよう
にする工程と、 多結晶シリコンを前記エミッタおよびそのまわりに蒸着
させる工程と、 当該多結晶シリコンに不純物をドープし、熱処理を施し
てベース直列抵抗の低いＰ＋形非活性ベース領域を形成
する工程と、 前記多結晶シリコンが前記バイポーラ・トランジスタの
前記Ｐ＋形非活性ベース領域に接続されるベース部分の
みに残るようにマスクを施してエッチングを行う工程
と、 そのマスクを除去後、露出表面に酸化膜を蒸着してか
ら、前記バイポーラ素子および前記CMOS素子の配線パタ
ーンを形成する工程と を具備したことを特徴とするBiCMOS素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870008119A KR890003827B1 (ko) | 1987-07-25 | 1987-07-25 | 고속 고집적 반도체소자(Bicmos)의 제조방법 |
| KR1987-8119 | 1987-07-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193159A JPH0193159A (ja) | 1989-04-12 |
| JPH065706B2 true JPH065706B2 (ja) | 1994-01-19 |
Family
ID=19263293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178271A Expired - Lifetime JPH065706B2 (ja) | 1987-07-25 | 1988-07-19 | ＢｉＣＭＯＳ素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4954456A (ja) |
| JP (1) | JPH065706B2 (ja) |
| KR (1) | KR890003827B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011784A (en) * | 1988-01-21 | 1991-04-30 | Exar Corporation | Method of making a complementary BiCMOS process with isolated vertical PNP transistors |
| US5262345A (en) * | 1990-01-25 | 1993-11-16 | Analog Devices, Inc. | Complimentary bipolar/CMOS fabrication method |
| US5001073A (en) * | 1990-07-16 | 1991-03-19 | Sprague Electric Company | Method for making bipolar/CMOS IC with isolated vertical PNP |
| WO1993016494A1 (en) * | 1992-01-31 | 1993-08-19 | Analog Devices, Inc. | Complementary bipolar polysilicon emitter devices |
| US6037195A (en) * | 1997-09-25 | 2000-03-14 | Kabushiki Kaisha Toshiba | Process of producing thin film transistor |
| EP1710842B1 (en) | 1999-03-15 | 2008-11-12 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a bipolar transistor and a MISFET semiconductor device |
| KR20040060474A (ko) * | 2002-12-30 | 2004-07-06 | 동부전자 주식회사 | 임베디드 반도체 장치의 소자 분리 구조물의 형성 방법 |
| US7163856B2 (en) * | 2003-11-13 | 2007-01-16 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor |
| US7220633B2 (en) * | 2003-11-13 | 2007-05-22 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused MOSFET |
| US8089125B2 (en) * | 2007-06-07 | 2012-01-03 | Advanced Micro Devices, Inc. | Integrated circuit system with triode |
| JP5755939B2 (ja) * | 2011-05-24 | 2015-07-29 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880000483B1 (ko) * | 1985-08-05 | 1988-04-07 | 재단법인 한국전자통신 연구소 | 반도체소자의 제조방법 |
| JP2537936B2 (ja) * | 1986-04-23 | 1996-09-25 | エイ・ティ・アンド・ティ・コーポレーション | 半導体デバイスの製作プロセス |
-
1987
- 1987-07-25 KR KR1019870008119A patent/KR890003827B1/ko not_active IP Right Cessation
-
1988
- 1988-07-19 JP JP63178271A patent/JPH065706B2/ja not_active Expired - Lifetime
- 1988-07-25 US US07/224,020 patent/US4954456A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193159A (ja) | 1989-04-12 |
| KR890003827B1 (ko) | 1989-10-05 |
| US4954456A (en) | 1990-09-04 |
| KR890003026A (ko) | 1989-04-12 |
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