JP3078436B2 - Ｂｉ−ＣＭＯＳ構造を形成する方法およびＢｉ−ＣＭＯＳ構造 - Google Patents

Ｂｉ−ＣＭＯＳ構造を形成する方法およびＢｉ−ＣＭＯＳ構造

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
縦型バイポーラトランジスタを有するＢｉ-ＣＭＯＳ構
造とその製造方法に関する。
【０００２】
【従来の技術】Ｂｉ-ＣＭＯＳ構造は少なくとも２つの
ＭＯＳトランジスタと１つのバイポーラトランジスタ
（ＢＪＴ）とからなる。それらの発端は、ＭＯＳ素子及
びバイポーラ素子の有益な面を利用しようとする試みに
よるものであり、それらはますます広く用いられてきて
いる。
【０００３】ＭＯＳ素子の有益な面は、ＭＯＳプロセス
技術が高パッケージ密度を実現し、ＭＯＳ素子が類似の
機能を有するバイポーラ素子よりも低電流で通常動作す
るということである。ＭＯＳ素子の不利な面は、電流駆
動能力が低いことである。
【０００４】バイポーラ素子の有益な面は、類似のＭＯ
Ｓ素子に比べて素子分離が難しく、より大きな空間を必
要とするが、良好な電流駆動能力を有しており、ＭＯＳ
トランジスタよりも高い動作周波数を達成することであ
る。縦型ＢＪＴなどのある特定のバイポーラトランジス
タ構造は、現在の水準では、約８０ギガヘルツ（ＧＨ
ｚ）で動作することができる。横型バイポーラトランジ
スタは約１０ＧＨｚで動作する。
【０００５】Ｂｉ-ＣＭＯＳ構造は現在のところＳＲＡ
Ｍ(Static Random Access Memory)及びＤＲＡＭ(Dynami
c Random Access Memory)チップにおいて用いられてい
る。そのような回路において、ＭＯＳトランジスタはメ
モリセルを形成するために用いられ、バイポーラトラン
ジスタはバス上への駆動信号又はその他の高容量負荷の
ために用いられる。Ｂｉ-ＣＭＯＳ構造は同様に、関連
する目的のための論理アレイにおいて用いられる。
【０００６】Ｂｉ-ＣＭＯＳ構造は他にもＡ／Ｄ及びＤ
／Ａコンバータなどの回路において用いられている。こ
れらの回路において、両タイプのトランジスタが集積さ
れて、より正確、且つ、より高速な変換を行う。デジタ
ル信号処理分野の発達によって、Ｂｉ-ＣＭＯＳ実現の
分野も広がってきている。
【０００７】
【発明が解決しようとする課題】性能を考察すると、Ｍ
ＯＳトランジスタの性能は寄生容量及び寄生抵抗などの
寄生素子によって妨げられる。これらの寄生素子は組合
わさって、ＭＯＳトランジスタの最高動作周波数を低減
させる時定数（τ）を構成する。
【０００８】バイポーラトランジスタ（上述したように
横型又は縦型のいずれに配置され得る）に関して、横型
バイポーラトランジスタは、それらの材料であるシリコ
ン薄膜による大きな直列抵抗を有する。この大きな直列
抵抗は動作周波数に悪影響を与える。比較すれば、縦型
バイポーラトランジスタは横型バイポーラトランジスタ
よりも約１オーダー大きい動作周波数を有する。したが
って、縦型バイポーラトランジスタを使用することが一
般的には好ましい。
【０００９】本発明はＢｉ-ＣＭＯＳ構造の性能を向上
させることを目的とする。
【００１０】
【課題を解決するための手段】本発明のＢｉ−ＣＭＯＳ
構造を形成する方法は、半導体材料からなる表面層、そ
の下に形成される絶縁体層及び半導体材料からなるバル
ク層を有する基板を設ける工程と、チャネル領域が該表
面層の中に形成されるＭＯＳトランジスタを該基板上に
形成する工程と、エミッタ及びコレクタを有し、該エミ
ッタ及びコレクタのうち一方が該バルク層の中に形成さ
れるバイポーラトランジスタを該基板上に形成する工程
と、該基板上にポリシリコンからなる層を形成する工程
とを包含し、該エミッタ及びコレクタのうち他方がポリ
シリコンから形成され、そのことによって上記目的が達
成される。前記バイポーラトランジスタを形成する工程
が、前記半導体材料からなるバルク層の一部領域が露出
されるように前記半導体材料からなる表面層及び前記絶
縁体材料からなる層の一部を除去する工程と、該半導体
材料からなる表面層の残りの部分及び該露出された領域
上に酸化物層を形成する工程と、該露出された領域上に
形成された該酸化物の一部をエッチングして該露出され
た領域の一部を再び露出させる工程と、該半導体材料か
らなる付加層を該酸化物層及び該再露出された部分上に
形成する工程と、該半導体材料からなる付加層をエッチ
ングしてＭＯＳトランジスタのゲート電極及び前記バイ
ポーラトランジスタの前記エミッタ及びコレクタのうち
他方を規定する工程とを包含していてもよい。 本発明の
他のＢｉ−ＣＭＯＳ構造を形成する方法は、Ｂｉ−ＣＭ
ＯＳ構造を形成する方法半導体材料からなる最上層、埋
込絶縁体層及び半導体材料からなるバルク層を有する基
板を設ける工程と、チャネル領域が該半導体材料からな
る最上層の中に形成されるＭＯＳトランジスタを該基板
上に形成する工程と、エミッタ及びコレクタを有し、該
エミッタ及びコレクタのうち一方が該半導体材料からな
るバルク層の中に形成される縦型バイポーラトランジス
タを該基板上に形成する工程と、半導体材料からなる付
加層であって、該エミッタ及びコレクタのうち他方を形
成する該半導体材料からなる付加層を該基板上に形成す
る工程とを包含し、そのことによって上記目的が達成さ
れる。 前記ＭＯＳトランジスタを形成する工程が、前記
最上層をエッチングしてアイ ランドを形成する工程と、
該アイランド上にゲート酸化膜を形成し、該ゲート酸化
膜上にゲート電極を形成する工程と、該アイランドの一
部にドーピングを行い、チャネル領域をその間に有する
ソース領域及びドレイン領域を形成する工程とを包含
し、該ゲート電極が前記半導体材料からなる付加層から
形成されていてもよい。 前記バイポーラトランジスタを
形成する工程が、前記半導体材料からなるバルク層の一
部領域が露出されるように前記半導体材料からなる最上
層及び前記絶縁体材料からなる層の一部を除去する工程
と、該半導体材料からなる最上層の残りの部分及び該露
出された領域上に酸化物層を形成する工程と、該露出さ
れた領域上に形成された該酸化物の一部をエッチングし
て該露出された領域の一部を再び露出させる工程と、該
酸化物層及び該再露出された部分上に半導体材料を堆積
する工程と、該堆積された半導体材料をエッチングして
ＭＯＳトランジスタのゲート電極及び前記エミッタ及び
コレクタのうち他方を規定する工程とを包含していても
よい。 本発明の他のＢｉ−ＣＭＯＳ構造を形成する方法
は、半導体材料からなる表面層、埋込絶縁体層及び半導
体材料からなるバルク層を有する基板を設ける工程と、
該半導体材料からなるバルク層の一部領域が露出される
ように該半導体材料からなる表面層及び該絶縁材料から
なる層の一部を除去する工程と、該半導体材料からなる
最上層の残りの部分及び該露出された領域上に酸化物層
を形成する工程と、該露出された領域上に形成された該
酸化物の一部をエッチングして該露出された頷域の一部
を再び露出させる工程と、該酸化物層及び該再露出され
た部分上に半導体材料を堆積する工程と、該堆積された
半導体材料をエッチングしてＭＯＳトランジスタのゲー
ト電極及びバイポーラトランジスタのエミッタ及びコレ
クタのうち一方を規定する工程とを包含し、そのことに
よって上記目的が達成される。 Ｐ型及びＮ型ドーパント
不純物の一方及び他方で前記半導体材料からなる最上層
をドーピングして前記ＭＯＳトランジスタのソース領域
及びドレイン領域を形成する工程をさらに包含していて
もよい。 前記半導体材料からなるバルク層中に前記エミ
ッタ及びコレクタのうち他方を 形成する工程と、該半導
体材料からなるバルク層中に該エミッタ及びコレクタと
連絡し、それらの間に配されるべースを形成する工程と
をさらに包含していてもよい。 本発明のＢｉ−ＣＭＯＳ
構造は、半導体材料からなる表面層、その下に形成され
る絶縁体層及び半導体材料からなるバルク層を有する基
板と、該表面層の中に形成されたチャネル領域を有する
ＭＯＳトランジスタと、エミッタ及びコレクタを有し、
該エミッタ及びコレクタのうち一方が該バルク層の中に
形成されるバイポーラトランジスタと、該基板上に形成
されたポリシリコンからなる層とを備え、該エミッタ及
びコレクタのうち他方がポリシリコンから形成され、そ
のことにより上記目的が達成される。
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】本発明は、バルクの半導体材料と半導体材
料の表面層との間に形成される埋込絶縁層を有する半導
体基板を設ける又は形成する工程を包含するＢｉ-ＣＭ
ＯＳ構造を形成するための方法を開示する。この基板を
形成するために浅いＳＩＭＯＸ技術を用いることが好ま
しい。ＭＯＳトランジスタは半導体材料の表面層内に形
成され、バイポーラトランジスタはそのエミッタ及びコ
レクタのうち少なくとも一方がバルクの半導体材料内に
形成されるように縦型に配置される。基板上に付加的な
半導体材料が好ましくは堆積によって形成され、ゲート
電極とエミッタ及びコレクタのうち他方とがこの半導体
材料の付加的な層から形成される。半導体材料の付加的
な層は化学気層成長法（ＣＶＤ）などによって堆積され
ることができ、ポリシリコンとすることができる。
【００３７】ＭＯＳトランジスタは半導体材料の表面層
をエッチングしてアイランドを形成することによって表
面層中に形成される。次に、これらのアイランドにドー
ピングを行ってチャネル領域によって分離されるソース
領域及びドレイン領域を形成する。酸化物材料の薄層を
各アイランドの上に設けてアイランドのためのゲート酸
化物を形成する。次に、ゲート電極をゲート酸化物上に
形成する。
【００３８】バイポーラトランジスタの形成は、半導体
材料のバルク層中にベース及びコレクタを規定してドー
ピングを行うこと、ベース領域上に酸化物の層を形成す
ること、及びベースの一部を露出するように酸化物をエ
ッチングすることを包含し得る。ポリシリコンなどの付
加的な半導体材料が露出されたベース上に形成され、次
に、縦型バイポーラトランジスタのエミッタを規定する
ようにエッチングを行う。上記例におけるエミッタ及び
コレクタはバイポーラトランジスタの特定の実現に応じ
て当業者によって逆にされ得ることはもちろんである。
【００３９】好ましい製造工程においては、エミッタ
（又はエッミタ及びコレクタのうち半導体材料のバルク
層内に形成されないもの）及びＭＯＳトランジスタのゲ
ート電極が同一の工程において形成される。これらの工
程はポリシリコン材料の堆積、堆積されたポリシリコン
材料をエッチングしてゲート電極及びエミッタを規定す
ることを包含する。
【００４０】Ｂｉ-ＣＭＯＳ構造を形成するための方法
を提供することに加えて、本発明はその方法によって形
成されるＢｉ-ＣＭＯＳ構造を包含する。そのような半
導体構造は、半導体材料のバルク層、その上の絶縁体材
料の層、さらにその上の半導体材料の表面層を有してい
る。ＭＯＳトランジスタは半導体材料の実質的には表面
層の内部に形成される。縦型バイポーラトランジスタ
は、ベースとエミッタ及びコレクタのうち一方とが半導
体材料のバルク層中に形成されるように形成される。エ
ミッタ及びコレクタのうち他方はベースとは連絡して形
成されるが、半導体材料のバルク層中には形成されな
い。エミッタ及びコレクタの他方はポリシリコンなどの
堆積された半導体材料から形成されることが好ましい。
ＭＯＳトランジスタのゲート電極は堆積されたポリシリ
コンから形成されることが好ましく、ゲート電極はエミ
ッタ及びコレクタの他方を形成する工程と同一の工程に
おいて形成されることがさらに好ましい。
【００４１】本発明の他の局面は図面を参照して以下の
詳細な説明を読むことによって理解されるであろう。
【００４２】
【作用】バルクの半導体材料と半導体材料の表面層との
間に形成される埋込絶縁層を有する半導体基板を設ける
又は形成することによって、表面層にＭＯＳトランジス
タが形成され、バルク層中に縦型バイポーラトランジス
タのエミッタまたはコレクタが形成されたＢｉ−ＣＭＯ
Ｓ構造が得られる。
【００４３】
【実施例】図１ではＢｉ-ＣＭＯＳ構造１００の断面図
を示す。Ｂｉ-ＣＭＯＳ構造１００は図２〜図８を参照
して後述される方法によって製造される。本発明のより
一層完全な理解を容易にするために、完成された半導体
構造１００を最初に示し、続いて、これを製造するため
に用いられる方法工程を説明する。他のＢｉ-ＣＭＯＳ
構造をさらにその後に説明する。
【００４４】Ｂｉ-ＣＭＯＳ構造１００は、ｎチャネル
ＭＯＳトランジスタ１１０及びｐチャネルＭＯＳトラン
ジスタ１２０を有するＣＭＯＳ素子と、バイポーラトラ
ンジスタ１３０とを備えている。ＭＯＳトランジスタ１
１０、１２０はソース領域８７、９２、ドレイン領域８
９、９０及びゲート電極８１、８２をそれぞれ有してい
る。チャネル領域９５、９６がソース領域とドレイン領
域との間に形成される。バイポーラトランジスタ１３０
はエミッタ８４、ベース６４及びコレクタ６９を有して
いる。
【００４５】好ましい実施例において、バイポーラトラ
ンジスタ１３０はｎ-ｐ-ｎ縦型トランジスタである。縦
型バイポーラトランジスタは横型バイポーラトランジス
タよりも高速で動作することが可能である。望まれる場
合には、バイポーラトランジスタ１３０はｐ-ｎ-ｐバイ
ポーラトランジスタとして構成することもできる。
【００４６】縦型バイポーラトランジスタのエミッタ
（又はコレクタ）は堆積されたポリシリコンなどの半導
体材料から形成される。これによって、エミッタ−配線
間接合の電気特性の向上及び迅速で対費用効果のある製
造を含む多くの利点が提供される。
【００４７】寄生容量を低減させるために、ＭＯＳトラ
ンジスタ１１０及び１２０は二酸化シリコンなどの絶縁
体５２上に形成される。これによって、チャネル領域９
５及び９６と、ソース領域８７及び９２と、ドレイン領
域８９及び９０との間の接合面積の大きさが小さくな
る。寄生容量及びリーク電流はこれらの接合面積の大き
さに比例するので、それらの大きさを低減することは寄
生容量及びリーク（又は予備）電流を低減させることに
なる。
【００４８】動作周波数を最高とする際に他に考慮すべ
き点はバイポーラトランジスタ１３０のベース幅を狭く
することである。ベース幅を狭くすることによって動作
周波数が好ましく増大することは公知である。この理由
により、ベース６４は浅くされる。ベースのおよその厚
さは４００オングストロームから１０００オングストロ
ームの範囲である。
【００４９】構造１００の大きさ及びその中の個々の構
成要素の大きさは正確な比率では図示されておらず、例
示する目的で表されていることに注意することが重要で
ある。
【００５０】図２は、半導体ウェハ５０の一部断面を示
す。この断面はシリコンなどの半導体材料からなる基板
５１、二酸化シリコン、サファイア、マグネシウムアル
ミネートスピネルなどの絶縁材料からなる層５２及び半
導体材料からなる表面層５３から構成される。サファイ
ア上のシリコンなど、他のシリコンオンインシュレータ
（ＳＯＩ）構造の製造は当該技術分野では公知である。
また、ＳＯＩ構造は商業的に入手可能である。
【００５１】好ましい実施例において、ウェハ構造５０
は多くの利点を提供するという理由から酸素注入による
シリコン分離（ＳＩＭＯＸ）技術を用いて製造される。
この場合、基板５１及び表面層５３は単結晶シリコンか
らなり、絶縁体材料からなる層５２は二酸化シリコンか
らなる。表面層５３及び二酸化シリコン層５２の好まし
い厚さはそれぞれ約５００オングストロームである。
【００５２】図２の構造を形成するためにＳＩＭＯＸ技
術を用いた適切な方法は以下の通りである。酸素をイオ
ンドーズ量約１×１０17から５×１０17個／ｃｍ2でシ
リコン基板中に注入する。この酸素イオン注入は低エネ
ルギー、高電流（５から２０ｍＡ）イオン注入装置を用
いて行うことができる。次に、基板を好ましくは１３０
０℃から１３５０℃の間の温度で１時間から３時間アニ
ールして、０．０５μｍから０．１μｍの埋込酸化物を
形成する。ＳＩＭＯＸ技術を用いる利点はウェハが容易
に入手可能なシリコンから製造され得ること、及び製造
技術が従来の製造技術に比べて低パワー消費であること
などである。
【００５３】この構造をさらに続けて、フォトレジスト
（不図示）をシリコン層５３に塗布し、層５３のエッチ
ングを行ってシリコンアイランド６１及び６２を得る。
これらのアイランドは図２において点線で示される。
【００５４】図３では、シリコンアイランド６１及び６
２を図示されるようにフォトレジスト６３で覆って酸化
エッチングを行い、基板５１の一部を露出させる。その
後フォトレジスト６３を除去する。
【００５５】次の工程では、図３の構造のうちアイラン
ド６１（将来ｎチャネルＭＯＳトランジスタとなる）を
除く全ての部分がフォトレジスト（不図示）によって保
護され、イオン注入を行って適当な閾値電圧調整をす
る。その後このフォトレジストは取り除かれる。適切な
閾値電圧調整は当該技術分野では公知である。ここで
は、ドーズ量５×１０11から１０13個／ｃｍ2の範囲の
ホウ素イオンを１０から２０ｋｅＶのエネルギーで注入
することによってＮ+ゲート電極（後述される）を有す
るｎチャネル素子のために達成され得る。フォトレジス
トが取り除かれ、同様の工程が行われてアイランド６２
（将来ｐチャネルＭＯＳトランジスタとなる）において
適切な閾値電圧調整を行う。Ｎ+ゲートを有するｐチャ
ネルＭＯＳトランジスタのための適切な閾値電圧調整
は、ドーズ量約５×１０11から１０13個／ｃｍ2、５か
ら１５ｋｅＶのエネルギーでのホウ素イオン注入によっ
て達成される。ドープのために他の材料を使用すること
も可能であり、ゲート電極ドーピング及び当該技術分野
において公知の他のパラメータに応じて濃度も変化し得
る。
【００５６】次の工程では、フォトレジスト（不図示）
を一般的にはベース６４との位置合わせをしながら塗布
し、イオン注入を行ってバイポーラトランジスタのベー
ス６４を作成する。その後、このフォトレジストは取り
除かれる。
【００５７】ベース６４は、Ｂｉ-ＣＭＯＳ素子の最終
的な使用目的に応じてｎ又はｐ型のいずれかでドープさ
れることが可能である。好ましい実施例において、ベー
ス６４はｐ型にドープされており、ｐ型ドーピングのた
めの適切なイオン注入は、１０12から１０13個／ｃｍ2
のオーダーのホウ素イオンドーズ量及び１０から２０ｋ
ｅＶのエネルギーで行われる。
【００５８】図４では、フォトレジスト６８が図示され
るように図４の構造に塗布され、イオン注入が行われて
バイポーラトランジスタのコレクタ６９を形成する。好
ましい実施例において、注入は高エネルギーで、１から
５×１０15個／ｃｍ2の濃度、１００から２００ｋｅＶ
のエネルギーで注入されるリンイオンを用いて行われ
る。リンイオン注入はヒ素イオン注入の代わりに用いら
れている。なぜなら、深い拡散が望まれており、リンの
ドーパント不純物がヒ素ドーパント不純物よりもさらに
容易に拡散するという特徴を有するからである。
【００５９】図５では、酸化物の層７２が形成される。
この層の第１の部分７３はシリコンアイランド６１上の
ゲート酸化物となり、第２の部分７４はシリコンアイラ
ンド６２上のゲート酸化物層となる。酸化物層７２を形
成する１つの方法は酸素ガス環境において酸化物を成長
させる熱成長である。酸化物層７２のおよその厚さは５
０から１５０オングストロームである。
【００６０】次に、ポリシリコン７５がゲート酸化物７
２の上に堆積される。ポリシリコン層７５は化学的気層
成長法（ＣＶＤ）を用いて形成され、約１００から５０
０オングストロームの厚さを有する。このポリシリコン
からなる層は実質的に、フォトレジストに関連した処理
において用いられ酸化物破壊を引き起こし得る化学物質
の悪影響から薄いゲート酸化層７２を保護するための保
護層として働く。次に、フォトレジスト７６が図５の半
導体構造に塗布されてベース領域に接触するエミッタを
規定する。次に、ポリシリコン層７５及び酸化物７２の
一部にエッチングを行って図６に示すようにベース６４
を露出させる。ベースと後に形成されるエミッタとの間
のｐ-ｎ接合がこの露出部分に形成される。
【００６１】図６では、約１０００から３０００オング
ストロームの厚さを有するポリシリコンの層７８が化学
的気層成長法（ＣＶＤ）によって形成される。このポリ
シリコンの層７８は既存のポリシリコンの層７５と一体
化するが、これらの形成に必要な２つの異なる方法工程
を示すために図６では別々に示されている。次に、ＭＯ
Ｓトランジスタのゲート電極及びバイポラートランジス
タのエミッタとなるものを適切にドープするためのイオ
ン注入を行う。好ましい実施例において、ヒ素イオンが
５×１０15から２×１０16個／ｃｍ2のイオンドーズ量
で２０から６０ｋｅＶのエネルギーで注入される。ここ
ではリンイオンよりもヒ素イオンが好ましい。なぜな
ら、ヒ素イオンの方が拡散が遅いのでその拡散の範囲を
さらに容易に制御し得るからである。同様に、ｐ型ドー
プのゲート電極が望ましい場合にはｐ型ドーピングが行
われ得る。この場合にはバイポーラトランジスタはｐ-
ｎ-ｐトランジスタとなり、余分な処理工程は行われな
い。実際にｐ-ｎ-ｐトランジスタが実現される場合には
上述のベース６４及びコレクタ６９はｎ型及びｐ型ドー
パント不純物によってそれぞれドープされなくてはなら
ない。
【００６２】図７では、適当なフォトレジスト（不図
示）がポリシリコン層７８に塗布されＭＯＳトランジス
タのためのゲート電極及びバイポーラトランジスタのた
めのエミッタが規定される。次にポリシリコンエッチン
グが行われて、図示されるゲート電極８１及び８２並び
にエミッタ８４が形成される。これらの新しく形成され
た電極のそれぞれは、直前に説明されたヒ素イオン注入
によりＮ+ドープされている。
【００６３】図８では、ＭＯＳトランジスタのソース領
域及びドレイン領域並びにバイポーラトランジスタのコ
レクタコンタクト領域及びベースコンタクト領域を形成
するための工程が行われる。フォトレジスト（不図示）
を、図８の構造のうちｎ型ドーパント不純物を受け取る
領域を除く全ての部分の上に塗布し、ｎ型ドープのソー
ス領域及びドレイン領域を形成する。次にｎ型イオン注
入を行うが、好ましい実施例では、ヒ素イオンのドーズ
量は１×１０15から５×１０15個／ｃｍ2の範囲であり
注入エネルギーは３０から７０ｋｅＶである。これによ
りＮ+ドープの領域８７及び８９が形成される。フォト
レジストが取り除かれ、新しいフォトレジスト（不図
示）がウェハのｐ型ドーパント純物を受け取らない全て
の領域に塗布される。次に、ｐ型ドーパント不純物の注
入を行うが、好ましい実施例では、二フッ化ホウ素イオ
ン（ＢＦ2）が、１×１０15から５×１０15個／ｃｍ2の
範囲のドーズ量で３０から７０ｋｅＶのエネルギーで注
入される。その後フォトレジストが取り除かれる。ソー
ス領域及びドレイン領域を形成するためのホトリソグラ
フィ及びドーピング技術は当該技術分野においては公知
である。
【００６４】次に、図８の構造を安定化させるために、
窒素雰囲気中で１０５０℃から１１００℃で１０から２
０秒又はそれよりも長い時間ＲＴＡ(Rapid Thermal Ann
ealing)が行われる。
【００６５】図１を参照して、従来のプロセスが行われ
てＢｉ-ＣＭＯＳ構造を完了する。従来のプロセスに
は、ＣＭＯＳ構造１１５及びバイポーラトランジスタ１
３０の各種構成要素を絶縁するための酸化物などの化学
的気層成長、ＭＯＳトランジスタ１１０、１２０のソー
ス、ゲート及びドレイン領域へ接触するためのコンタク
トバイアのエッチング、バイポーラトランジスタ１３０
のベース、エミッタ及びコレクタへ接触するためのコン
タクトバイアのエッチング、及び高導電配線を形成する
ためのこれらのコンタクトホールのメタライゼーション
がある。完成されたＢｉ-ＣＭＯＳ構造１００が図１に
示されている。
【００６６】図９では、他のＢｉ-ＣＭＯＳ構造２００
（図１０）のための開始シリコンウェハ構造１５１を示
す。他の特徴のうち、図９では開始ウェハは、埋込酸化
物層を形成するための酸素イオン注入が行われる前に
は、後にベースが形成されるウェハの部分が薄い酸化物
層及びフォトレジスト層によって保護されている。酸化
物／フォトレジストの組み合わせによって提供される付
加的な保護が好ましいが、酸化物及びフォトレジストの
層はフォトレジストの単一層によって置き換えられるこ
とも可能である。薄い酸化物及びフォトレジストの層
（又はフォトレジストのみの層）でベース領域を保護す
ることによって、最初のシリコン結晶表面の滑らかさが
実質的に維持される。ホトリソグラフィ装置の焦点距離
のばらつきによって配線幅が不均一となるので、スムー
ズな表面は微細パターンを規定する際に有益である。１
／４又は１／２ミクロンの表面の変動が重大となり得
る。図９のウェハから始まる製造工程を以下に説明す
る。
【００６７】最初の基板１５１の点線及び外側の実線に
よって示される半導体ウェハを約１００から３００ｎｍ
の酸化物（不図示）などによって覆う。次に、後にバイ
ポーラトランジスタの実質的な部分となる部分１６３と
位置合わせしながらフォトレジストを酸化物に塗布す
る。次に、露出された酸化物のエッチングを行って、点
線で示され、アイランド１６１及び１６２の上表面を形
成する部分が露出された基板を作成する。一方、部分１
６３は酸化物及びフォトレジストの層によって覆われた
ままである。浅いＳＩＭＯＸ技術を用いて、酸素イオン
注入がこの構造に対して行われて酸化物の埋込層１５２
を形成する。この目的での適切な酸素注入は酸素イオン
ドーズ量が１から５×１０17個／ｃｍ2の範囲でエネル
ギーは２０から４０ｋｅＶで行われる。その後、フォト
レジストの層（不図示）が取り除かれる。
【００６８】得られる構造は二酸化シリコンの埋込層１
５２及びシリコンの表面層１５３を有するシリコンの半
導体基板である。酸化物（不図示）で覆われた部分１６
３はこれに近接して形成される。表面シリコン層１５３
及び二酸化シリコン層１５２の厚さは、それぞれ約５０
０オングストロームである。この構造は約１３００℃か
ら１３５０℃で１から３時間アニールされる。
【００６９】アニールの後、部分１６３上の酸化物が除
去される。続いて、アイランド１６１及び１６２を規定
し、部分１６３を保護するためにフォトレジストが塗布
される。次に、表面シリコン層１５３のエッチングが行
われてアイランド１６１、１６２及びバイポーラ部分１
６３を分離する。
【００７０】次の工程では、シリコンアイランド１６
１、１６２に対して適切な閾値電圧調整を行う。ドーパ
ント不純物を後に規定されるベース領域１６４に供給す
るために、ベースドーパント不純物線１６５によって示
されるように部分１６３に注入される。閾値電圧調整及
びベースドーパント不純物は図３に関して上述されたと
おりである。
【００７１】図１０に、図９の基板構造から製造される
完成されたＢｉ-ＣＭＯＳ構造２００を示す。この完成
構造２００は図９を参照して説明された基板を始めとし
て、図４〜図８を参照して説明された方法工程によって
形成される。図１を参照して説明された適切な仕上げ工
程は、構造２００を完成させるために用いられ得る。
【００７２】Ｂｉ-ＣＭＯＳ構造２００はｎチャネルＭ
ＯＳトランジスタ２１０及びｐチャネルＭＯＳトランジ
スタ２２０並びにバイポーラトランジスタ２３０を有し
ている。ｎチャネルＭＯＳトランジスタ２１０はチャネ
ル領域１９５によって分離されるソース領域１８７及び
ドレイン領域１８９を有している。ｐチャネルＭＯＳト
ランジスタ２２０は同様に、チャネル領域１９６によっ
て分離されるソース領域１９２及びドレイン領域１９０
を有している。これらのトランジスタ２１０及び２２０
の両方は酸化物１９７又はその他の適切な絶縁体によっ
て絶縁されている。
【００７３】バイポーラトランジスタ２３０はコレクタ
１６９、ベース１６４及びエミッタ１８４を有してい
る。上述したように、バイポーラトランジスタ及びＭＯ
Ｓトランジスタには多くの変形例がある。ドーパントの
濃度及び極性、各トランジスタの物理的レイアウト又は
配置、並びにソース領域及びドレイン領域の割あてに関
する変更修正は本発明の範囲内である。
【００７４】Ｂｉ-ＣＭＯＳ構造１００及び２００の両
方を参照して、ＭＯＳトランジスタ及びバイポーラトラ
ンジスタの上述したような同時形成は、固体物理的利点
に加えて、低パワー消費及び処理の短時間化、並びに安
価で容易に入手可能な原材料の使用などの多くの利点を
実現する。
【００７５】本発明を特定の実施例に関して説明した
が、他の修正も可能であることは理解されるであろう。
さらに、本願は、概括的には本発明の原理に従い、本発
明が関係する技術分野に於ける公知のもしくは慣習的範
囲内であるような本開示からの発展、又は上述した主要
な特徴に適用されることが可能であり、本発明の範囲及
び前述の請求の範囲内であるような本開示からの発展を
含む本発明のあらゆる変形、使用又は適用を包含するこ
とを意図している。
【００７６】
【発明の効果】本発明によれば、絶縁膜上に形成された
ＭＯＳトランジスタと、半導体基板中に形成された縦型
バイポーラトランジスタとを有するＢｉ−ＣＭＯＳ構造
が得られる。ＭＯＳトランジスタは、絶縁膜上に形成さ
れているので、寄生容量が低減され、高い周波数での動
作が可能となる。さらにリーク電流も低減される。ま
た、縦型バイポーラトランジスタは、横型バイポーラト
ランジスタに較べ高い周波数で動作することができる。
従って、本発明のＢｉ−ＣＭＯＳ構造は、高周波数で優
れた性能を有する。
【００７７】また本発明によれば、半導体基板中に絶縁
層を設け、絶縁層上の半導体からなる表面層にＭＯＳト
ランジスタを形成し、絶縁層下の半導体からなるバルク
層にバイポーラトランジスタの一部を形成するので、安
価で入手が容易なシリコン基板などを用いて同時にＭＯ
Ｓトランジスタとバイポーラトランジスタを形成するこ
とができる。更にＳＩＭＯＸ技術を用いることによっ
て、低パワー消費で製造することができる。ＭＯＳトラ
ンジスタのゲート電極とバイポーラトランジスタのエミ
ッタまたはコレクタをポリシリコンなどからなる半導体
材料で同時に形成することができるので、製造工程が簡
略化される。
【図面の簡単な説明】
【図１】図２〜図８を参照して説明される方法によって
形成されるＢｉ-ＣＭＯＳ構造の断面図である。
【図２】図１のＢｉ-ＣＭＯＳ構造の製造方法の一段階
での断面図である。
【図３】図１のＢｉ-ＣＭＯＳ構造の製造方法の一段階
での断面図である。
【図４】図１のＢｉ-ＣＭＯＳ構造の製造方法の一段階
での断面図である。
【図５】図１のＢｉ-ＣＭＯＳ構造の製造方法の一段階
での断面図である。
【図６】図１のＢｉ-ＣＭＯＳ構造の製造方法の一段階
での断面図である。
【図７】図１のＢｉ-ＣＭＯＳ構造の製造方法の一段階
での断面図である。
【図８】図１のＢｉ-ＣＭＯＳ構造の製造方法の一段階
での断面図である。
【図９】Ｂｉ-ＣＭＯＳ構造の他の実施例の予備段階を
示す断面図である。
【図１０】Ｂｉ-ＣＭＯＳ構造の他の実施例の最終段階
を示す断面図である。
【符号の説明】
６４ ベース ６９ コレクタ ８１、８２ ゲート電極 ８４ エミッタ ８７、９２ ソース領域 ８９、９０ ドレイン領域 ９５、９６ チャネル領域 １００ Ｂｉ−ＣＭＯＳ構造 １１０ ｎチャネルＭＯＳトランジスタ １２０ ｐチャネルＭＯＳトランジスタ １３０ バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−69966（ＪＰ，Ａ) 特開 平３−211876（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 21/76 H01L 27/06

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体材料からなる表面層、その下に形
    成される絶縁体層及び半導体材料からなるバルク層を有
    する基板を設ける工程と、 チャネル領域が該表面層の中に形成されるＭＯＳトラン
    ジスタを該基板上に形成する工程と、 エミッタ及びコレクタを有し、該エミッタ及びコレクタ
    のうち一方が該バルク層の中に形成されるバイポーラト
    ランジスタを該基板上に形成する工程と、該基板上にポリシリコンからなる層を形成する工程と、 を包含し、該エミッタ及びコレクタのうち他方がポリシ
    リコンから形成される、 Ｂｉ−ＣＭＯＳ構造を形成する
    方法。
  2. 【請求項２】 前記バイポーラトランジスタを形成する
    工程が、 前記半導体材料からなるバルク層の一部領域が露出され
    るように前記半導体材料からなる表面層及び前記絶縁体
    材料からなる層の一部を除去する工程と、 該半導体材料からなる表面層の残りの部分及び該露出さ
    れた領域上に酸化物層を形成する工程と、 該露出された領域上に形成された該酸化物の一部をエッ
    チングして該露出された領域の一部を再び露出させる工
    程と、 該半導体材料からなる付加層を該酸化物層及び該再露出
    された部分上に形成する工程と、 該半導体材料からなる付加層をエッチングしてＭＯＳト
    ランジスタのゲート電極及び前記バイポーラトランジス
    タの前記エミッタ及びコレクタのうち他方を規定する工
    程と、 を包含する請求項１に記載の方法。
  3. 【請求項３】 半導体材料からなる最上層、埋込絶縁体
    層及び半導体材料からなるバルク層を有する基板を設け
    る工程と、 チャネル領域が該半導体材料からなる最上層の中に形成
    されるＭＯＳトランジスタを該基板上に形成する工程
    と、 エミッタ及びコレクタを有し、該エミッタ及びコレクタ
    のうち一方が該半導体材料からなるバルク層の中に形成
    される縦型バイポーラトランジスタを該基板上に形成す
    る工程と、 半導体材料からなる付加層であって、該エミッタ及びコ
    レクタのうち他方を形成する該半導体材料からなる付加
    層を該基板上に形成する工程と、 を包含するＢｉ−ＣＭＯＳ構造を形成する方法。
  4. 【請求項４】 前記ＭＯＳトランジスタを形成する工程
    が、 前記最上層をエッチングしてアイランドを形成する工程
    と、 該アイランド上にゲート酸化膜を形成し、該ゲート酸化
    膜上にゲート電極を形成する工程と、 該アイランドの一部にドーピングを行い、チャネル領域
    をその間に有するソース領域及びドレイン領域を形成す
    る工程とを包含し、 該ゲート電極が前記半導体材料からなる付加層から形成
    される請求項３に記載の方法。
  5. 【請求項５】 前記バイポーラトランジスタを形成する
    工程が、 前記半導体材料からなるバルク層の一部領域が露出され
    るように前記半導体材料からなる最上層及び前記絶縁体
    材料からなる層の一部を除去する工程と、 該半導体材料からなる最上層の残りの部分及び該露出さ
    れた領域上に酸化物層を形成する工程と、 該露出された領域上に形成された該酸化物の一部をエッ
    チングして該露出された領域の一部を再び露出させる工
    程と、 該酸化物層及び該再露出された部分上に半導体材料を堆
    積する工程と、 該堆積された半導体材料をエッチングしてＭＯＳトラン
    ジスタのゲート電極及び前記エミッタ及びコレクタのう
    ち他方を規定する工程と、 を包含する請求項３に記載の方法。
  6. 【請求項６】 半導体材料からなる表面層、埋込絶縁体
    層及び半導体材料からなるバルク層を有する基板を設け
    る工程と、 該半導体材料からなるバルク層の一部領域が露出される
    ように該半導体材料からなる表面層及び該絶縁材料から
    なる層の一部を除去する工程と、 該半導体材料からなる最上層の残りの部分及び該露出さ
    れた領域上に酸化物層を形成する工程と、 該露出された領域上に形成された該酸化物の一部をエッ
    チングして該露出された頷域の一部を再び露出させる工
    程と、 該酸化物層及び該再露出された部分上に半導体材料を堆
    積する工程と、 該堆積された半導体材料をエッチングしてＭＯＳトラン
    ジスタのゲート電極及びバイポーラトランジスタのエミ
    ッタ及びコレクタのうち一方を規定する工程と、 を包含するＢｉ−ＣＭＯＳ構造を形成する方法。
  7. 【請求項７】 Ｐ型及びＮ型ドーパント不純物の一方及
    び他方で前記半導体材料からなる最上層をドーピングし
    て前記ＭＯＳトランジスタのソース領域及びドレイン領
    域を形成する工程をさらに包含する請求項６に記載の方
    法。
  8. 【請求項８】 前記半導体材料からなるバルク層中に前
    記エミッタ及びコレクタのうち他方を形成する工程と、 該半導体材料からなるバルク層中に該エミッタ及びコレ
    クタと連絡し、それらの間に配されるべースを形成する
    工程とをさらに包含する請求項６に記載の方法。
  9. 【請求項９】 半導体材料からなる表面層、その下に形
    成される絶縁体層及び半導体材料からなるバルク層を有
    する基板と、 該表面層の中に形成されたチャネル領域を有するＭＯＳ
    トランジスタと、 エミッタ及びコレクタを有し、該エミッタ及びコレクタ
    のうち一方が該バルク層の中に形成されるバイポーラト
    ランジスタと、 該基板上に形成されたポリシリコンからなる層と、 を備え、該エミッタ及びコレクタのうち他方がポリシリ
    コンから形成される、Ｂｉ−ＣＭＯＳ構造。
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