JPH0669431A - Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ - Google Patents
Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタInfo
- Publication number
- JPH0669431A JPH0669431A JP3265226A JP26522691A JPH0669431A JP H0669431 A JPH0669431 A JP H0669431A JP 3265226 A JP3265226 A JP 3265226A JP 26522691 A JP26522691 A JP 26522691A JP H0669431 A JPH0669431 A JP H0669431A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- epitaxial
- oxide layer
- epitaxial layer
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 abstract description 5
- 150000004767 nitrides Chemical class 0.000 description 21
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- -1 oxygen ions Chemical class 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 229910021352 titanium disilicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76289—Lateral isolation by air gap
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/15—Silicon on sapphire SOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 SOI からの派生技術で埋設酸化物層上にBiCM
OS構造を製作する際にトレンチ分離を廃止して、コスト
低減を図り、産出量の制限を取除く。 【構成】 SOI 基板上に第１のエピタキシャル層20を形
成し、ここに、バイポーラトランジスタの埋設コレクタ
領域28を作る。第１のエピタキシャル層20を覆って第２
のブランケットエピタキシャル層40を成長させる。第２
のエピタキシャル層40の第１の所定部分に厚い酸化物
（バイポーラ用フィールド酸化物）46を形成する。第２
のエピタキシャル層40の第２の所定部分に深いコレクタ
接続部62を形成する。第２のエピタキシャル層40上に酸
化物層66を形成し、ここに、第２のエピタキシャル層40
中に画成されたエミッタ領域79に通ずるエミッタ開口部
76を形成する。エミッタ開口部76を通じてエミッタ領域
79に接触するエミッタポリシリコン78を酸化物層66上に
被着させる。
OS構造を製作する際にトレンチ分離を廃止して、コスト
低減を図り、産出量の制限を取除く。 【構成】 SOI 基板上に第１のエピタキシャル層20を形
成し、ここに、バイポーラトランジスタの埋設コレクタ
領域28を作る。第１のエピタキシャル層20を覆って第２
のブランケットエピタキシャル層40を成長させる。第２
のエピタキシャル層40の第１の所定部分に厚い酸化物
（バイポーラ用フィールド酸化物）46を形成する。第２
のエピタキシャル層40の第２の所定部分に深いコレクタ
接続部62を形成する。第２のエピタキシャル層40上に酸
化物層66を形成し、ここに、第２のエピタキシャル層40
中に画成されたエミッタ領域79に通ずるエミッタ開口部
76を形成する。エミッタ開口部76を通じてエミッタ領域
79に接触するエミッタポリシリコン78を酸化物層66上に
被着させる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の分野に属す
るもので、さらに特定すれば、単一半導体基板上で、CM
OS構造の製作と同時的に行われるようなバイポーラトラ
ンジスタ構造の製作工程を指向している。近年、MOSFET
構造とバイポーラトランジスタ構造の単一基板上への集
積化の要請が高まっている。それに加えて、絶縁層上シ
リコン(SOI) 技術は、浮遊容量を極めて小さくできるの
で、与えられた特定寸法に対して最高の性能を実現可能
にしている。本発明の関連特許出願には、Robert H. Ek
lund他による「SOI BiCMOS処理工程」（ＴＩ−１４２７
４）と、Robert H. Eklundによる「自己整合バイポーラ
トランジスタ構造と製造工程」（ＴＩ−１５０４８）が
あり、いずれもテキサスインスツルメンツに譲渡されて
いる。
るもので、さらに特定すれば、単一半導体基板上で、CM
OS構造の製作と同時的に行われるようなバイポーラトラ
ンジスタ構造の製作工程を指向している。近年、MOSFET
構造とバイポーラトランジスタ構造の単一基板上への集
積化の要請が高まっている。それに加えて、絶縁層上シ
リコン(SOI) 技術は、浮遊容量を極めて小さくできるの
で、与えられた特定寸法に対して最高の性能を実現可能
にしている。本発明の関連特許出願には、Robert H. Ek
lund他による「SOI BiCMOS処理工程」（ＴＩ−１４２７
４）と、Robert H. Eklundによる「自己整合バイポーラ
トランジスタ構造と製造工程」（ＴＩ−１５０４８）が
あり、いずれもテキサスインスツルメンツに譲渡されて
いる。
【０００２】
【従来の技術】従前から公知技術として知られているよ
うに、デジタル機能とアナログ機能とが、バイポーラ技
術、或いは金属酸化物半導体(MOS) 技術のいずれかを用
いた集積回路によって実現される。勿論、バイポーラ集
積回路には、高電力損失という犠牲を払っても、MOS 回
路に比べて高速度の動作と大駆動電流の達成が可能であ
り、とりわけ、相補型MOS (CMOS)回路と対比するとき
は、顕著に有利である。最近の生産技術の進歩により、
同一集積回路内でバイポーラトランジスタとCMOSトラン
ジスタとを用いる（一般にはBiCMOSデバイスと称され
る）ことが可能となった。バイポーラトランジスタの大
電流駆動能力をさらに開拓することは、バイポーラはも
とよりバイポーラCMOS混合集積回路にあっても、集積度
を高めるうえで重要である。
うに、デジタル機能とアナログ機能とが、バイポーラ技
術、或いは金属酸化物半導体(MOS) 技術のいずれかを用
いた集積回路によって実現される。勿論、バイポーラ集
積回路には、高電力損失という犠牲を払っても、MOS 回
路に比べて高速度の動作と大駆動電流の達成が可能であ
り、とりわけ、相補型MOS (CMOS)回路と対比するとき
は、顕著に有利である。最近の生産技術の進歩により、
同一集積回路内でバイポーラトランジスタとCMOSトラン
ジスタとを用いる（一般にはBiCMOSデバイスと称され
る）ことが可能となった。バイポーラトランジスタの大
電流駆動能力をさらに開拓することは、バイポーラはも
とよりバイポーラCMOS混合集積回路にあっても、集積度
を高めるうえで重要である。
【０００３】
【発明が解決しようとする課題】目下のところ、SOI 製
作工程は、CMOS製作工程に適応している。SOI における
バイポーラトランジスタ製作工程やBiCMOS製作工程に関
しては、埋設酸化物層が原因で生ずる濃度欠陥が典型的
な問題であった。SOI バイポーラ構造への種々の改良方
策が発表されてきた。しかしながら、これらの改良方策
には、トレンチによる分離を必要とするという制約が課
せられており、かかるトレンチによる分離は、コスト高
の製作工程であるうえ、生産に際して、産出量の限界を
与えるような製作工程でもある。
作工程は、CMOS製作工程に適応している。SOI における
バイポーラトランジスタ製作工程やBiCMOS製作工程に関
しては、埋設酸化物層が原因で生ずる濃度欠陥が典型的
な問題であった。SOI バイポーラ構造への種々の改良方
策が発表されてきた。しかしながら、これらの改良方策
には、トレンチによる分離を必要とするという制約が課
せられており、かかるトレンチによる分離は、コスト高
の製作工程であるうえ、生産に際して、産出量の限界を
与えるような製作工程でもある。
【０００４】
【課題を解決するための手段】本発明は、１つの集積回
路に用いられる埋設酸化物層上のバイポーラトランジス
タとそれの製造法を提供するものである。本発明によれ
ば、BiCMOS構造の中にバイポーラトランジスタを同時に
一体的に製造することも可能である。バイポーラトラン
ジスタは、２層積層されたエピタキシャル層の構造を持
つ。第１のエピタキシャル層によって、MOSFETを形成
し、これと一体的にバイポーラトランジスタの埋設コレ
クタをも形成する。第２のエピタキシャル層は、ブラン
ケットエピタキシャル層として成長させる。バイポーラ
トランジスタのコレクタやベースは、この第２のエピタ
キシャル層中に製作される。酸化物層が、このベースを
覆って形成される。エミッタは、ポリシリコン層で製作
される。このポリシリコン層は、第２のエピタキシャル
層に接触するように酸化物層中の開口部を覆って被着さ
れる。
路に用いられる埋設酸化物層上のバイポーラトランジス
タとそれの製造法を提供するものである。本発明によれ
ば、BiCMOS構造の中にバイポーラトランジスタを同時に
一体的に製造することも可能である。バイポーラトラン
ジスタは、２層積層されたエピタキシャル層の構造を持
つ。第１のエピタキシャル層によって、MOSFETを形成
し、これと一体的にバイポーラトランジスタの埋設コレ
クタをも形成する。第２のエピタキシャル層は、ブラン
ケットエピタキシャル層として成長させる。バイポーラ
トランジスタのコレクタやベースは、この第２のエピタ
キシャル層中に製作される。酸化物層が、このベースを
覆って形成される。エミッタは、ポリシリコン層で製作
される。このポリシリコン層は、第２のエピタキシャル
層に接触するように酸化物層中の開口部を覆って被着さ
れる。
【０００５】本発明は、SOI 基板上にバイポーラトラン
ジスタとCMOSトランジスタを製造する方法をも提供す
る。この製造方法は、以下の製作工程を含んでいる。即
ち、SOI 基板の表面に第１のエピタキシャル層を形成す
るが、このエピタキシャル層には、バイポーラトランジ
スタ領域（埋設コレクタ領域）とCMOSトランジスタ領域
が存在する。次いで、この第１のエピタキシャル層を覆
って埋設コレクタの反転レジストパターンが描画され
る。第１のエピタキシャル層のバイポーラ領域内に埋設
コレクタを製作する。この第１のエピタキシャル層を覆
って第２のブランケットエピタキシャル層を成長させ
る。第２のエピタキシャル層を覆って酸化物層を形成す
る。この酸化物層内にエミッタ開口部を穿設する。それ
の上にポリシリコン層を被着させる。酸化物層中の開口
部上のポリシリコン層内にエミッタ接続部のパターンを
描画し、そのポリシリコン層が酸化物層を覆うようにす
る。これにより、第２のエピタキシャル層を覆う酸化物
層が、エミッタエッチング処理に対するエッチング阻止
材として働き、さらに、このような製作工程は、標準的
なSOI CMOS処理や３次元的BiCMOS処理の利用を可能にす
るものであり、しかも３次元的BiCMOS処理に際して遭遇
する分離問題を解消するという利点があり、かくて埋設
ｎ＋形コレクタのコレクタ抵抗を低くできる。
ジスタとCMOSトランジスタを製造する方法をも提供す
る。この製造方法は、以下の製作工程を含んでいる。即
ち、SOI 基板の表面に第１のエピタキシャル層を形成す
るが、このエピタキシャル層には、バイポーラトランジ
スタ領域（埋設コレクタ領域）とCMOSトランジスタ領域
が存在する。次いで、この第１のエピタキシャル層を覆
って埋設コレクタの反転レジストパターンが描画され
る。第１のエピタキシャル層のバイポーラ領域内に埋設
コレクタを製作する。この第１のエピタキシャル層を覆
って第２のブランケットエピタキシャル層を成長させ
る。第２のエピタキシャル層を覆って酸化物層を形成す
る。この酸化物層内にエミッタ開口部を穿設する。それ
の上にポリシリコン層を被着させる。酸化物層中の開口
部上のポリシリコン層内にエミッタ接続部のパターンを
描画し、そのポリシリコン層が酸化物層を覆うようにす
る。これにより、第２のエピタキシャル層を覆う酸化物
層が、エミッタエッチング処理に対するエッチング阻止
材として働き、さらに、このような製作工程は、標準的
なSOI CMOS処理や３次元的BiCMOS処理の利用を可能にす
るものであり、しかも３次元的BiCMOS処理に際して遭遇
する分離問題を解消するという利点があり、かくて埋設
ｎ＋形コレクタのコレクタ抵抗を低くできる。
【０００６】本発明は、酸素イオン打ち込み済みシリコ
ン基板上のバイポーラトランジスタとCMOSトランジスタ
をも指向するものであり、そこでのトランジスタは以下
のような構成を持つ。即ち、埋設酸化物基板と、CMOSエ
ピタキシャルメサと、この基板上の階段状エピタキシャ
ルバイポーラメサであって、CMOSエピタキシャルメサと
概ね同一高さにある低位置埋設コレクタ部分のほか、高
位置部分を有するものと、CMOSエピタキシャルメサ上の
ポリシリコンゲートと、バイポーラメサの高位置部分上
のポリシリコンエミッタ接続部と、第２のエピタキシャ
ル層の第１の所定部分に存在する厚い酸化物層と、第２
のエピタキシャル層の第２の所定部分に存在する深いコ
レクタ接続部であって、前者の厚い酸化物層がエミッタ
開口部と後者の深いコレクタ接続部との間の位置を占め
るように配置されたものとから成る構成である。好適に
は、エミッタポリシリコンは、部分的に厚い酸化物を覆
うように設けられる。
ン基板上のバイポーラトランジスタとCMOSトランジスタ
をも指向するものであり、そこでのトランジスタは以下
のような構成を持つ。即ち、埋設酸化物基板と、CMOSエ
ピタキシャルメサと、この基板上の階段状エピタキシャ
ルバイポーラメサであって、CMOSエピタキシャルメサと
概ね同一高さにある低位置埋設コレクタ部分のほか、高
位置部分を有するものと、CMOSエピタキシャルメサ上の
ポリシリコンゲートと、バイポーラメサの高位置部分上
のポリシリコンエミッタ接続部と、第２のエピタキシャ
ル層の第１の所定部分に存在する厚い酸化物層と、第２
のエピタキシャル層の第２の所定部分に存在する深いコ
レクタ接続部であって、前者の厚い酸化物層がエミッタ
開口部と後者の深いコレクタ接続部との間の位置を占め
るように配置されたものとから成る構成である。好適に
は、エミッタポリシリコンは、部分的に厚い酸化物を覆
うように設けられる。
【０００７】
【作用】この製造方法では、好適には、第２のエピタキ
シャル層の第１の所定部分に厚い酸化物層を形成し、第
２のエピタキシャル層の第２の所定部分に深いコレクタ
接続部を形成するような製作工程が採用されている。そ
して、ここでの厚い酸化物層は、エミッタ開口部と深い
コレクタ接続との間に存在する。またこの製造方法で
は、厚い酸化物層と部分的に重なり合うようなエミッタ
接続部が採用され、さらに、それの上方でエミッタポリ
シリコンが、酸化物層を覆っている。かくして酸化物
は、エミッタ−ポリシリコンとベース間の絶縁物として
働くばかりか、エミッタ−エッチング処理に対してのエ
ッチング阻止材としても働く。好適には、モートのパタ
ーンが描画され、デバイス領域をモートで分離すべく、
シリコンエッチング処理が施されるが、このシリコンエ
ッチング処理は、第２のエピタキシャル層の成長後に行
われる。さらに、好適には、CMOSトランジスタが、CMOS
トランジスタ領域内に製作され、そこでは、第２のエピ
タキシャル層を覆う酸化物層の形成により、CMOS領域上
に酸化物層が形成されるとともに、ポリシリコン層のパ
ターン描画により、ポリシリコンゲートのパターンが形
成される。
シャル層の第１の所定部分に厚い酸化物層を形成し、第
２のエピタキシャル層の第２の所定部分に深いコレクタ
接続部を形成するような製作工程が採用されている。そ
して、ここでの厚い酸化物層は、エミッタ開口部と深い
コレクタ接続との間に存在する。またこの製造方法で
は、厚い酸化物層と部分的に重なり合うようなエミッタ
接続部が採用され、さらに、それの上方でエミッタポリ
シリコンが、酸化物層を覆っている。かくして酸化物
は、エミッタ−ポリシリコンとベース間の絶縁物として
働くばかりか、エミッタ−エッチング処理に対してのエ
ッチング阻止材としても働く。好適には、モートのパタ
ーンが描画され、デバイス領域をモートで分離すべく、
シリコンエッチング処理が施されるが、このシリコンエ
ッチング処理は、第２のエピタキシャル層の成長後に行
われる。さらに、好適には、CMOSトランジスタが、CMOS
トランジスタ領域内に製作され、そこでは、第２のエピ
タキシャル層を覆う酸化物層の形成により、CMOS領域上
に酸化物層が形成されるとともに、ポリシリコン層のパ
ターン描画により、ポリシリコンゲートのパターンが形
成される。
【０００８】
【実施例】本発明の好適な実施例は、BiCMOS構造内に一
体的に製作された構造として記述される。BiCMOSの製作
工程は、CMOS/SOIの製作工程中に総括的に包含されてい
る。言うまでもなく、本発明によるバイポーラトランジ
スタは、バイポーラ構造として作られた集積回路中に総
括的に包含される点も理解されよう。SOI の１つの例
は、１９８９年５月９日付でHouston ほかに特許された
米国特許第4,863,878号に記載されている。本発明は、
トレンチ分離の採用を必要とすることなく、バイポーラ
回路の製作にも、BiCMOS回路の製作にも適したSOI 製作
工程を用いるものである。トレンチ分離を用いないBiCM
OS/SOI製作工程中での埋設コレクタの採用に関しては、
明らかに以前に行われた実績がない。加えて、かかる製
作工程は、完全分離されたNPN 、PNP バイポーラトラン
ジスタと抵抗体を製作するのに採用可能である。この製
作工程は、バイポーラトランジスタ用の第２のエピタキ
シャル層が必要であり、残余の工程は、標準的なSOI CM
OSの製作工程と３次元BiCMOSの製作工程との組み合わせ
となる。
体的に製作された構造として記述される。BiCMOSの製作
工程は、CMOS/SOIの製作工程中に総括的に包含されてい
る。言うまでもなく、本発明によるバイポーラトランジ
スタは、バイポーラ構造として作られた集積回路中に総
括的に包含される点も理解されよう。SOI の１つの例
は、１９８９年５月９日付でHouston ほかに特許された
米国特許第4,863,878号に記載されている。本発明は、
トレンチ分離の採用を必要とすることなく、バイポーラ
回路の製作にも、BiCMOS回路の製作にも適したSOI 製作
工程を用いるものである。トレンチ分離を用いないBiCM
OS/SOI製作工程中での埋設コレクタの採用に関しては、
明らかに以前に行われた実績がない。加えて、かかる製
作工程は、完全分離されたNPN 、PNP バイポーラトラン
ジスタと抵抗体を製作するのに採用可能である。この製
作工程は、バイポーラトランジスタ用の第２のエピタキ
シャル層が必要であり、残余の工程は、標準的なSOI CM
OSの製作工程と３次元BiCMOSの製作工程との組み合わせ
となる。
【０００９】図１から図11までは、本発明の好適な実施
例の構成とそれを製作する方法を示す断面図である。そ
して、図１は、バイポーラトランジスタの断面図であ
る。バイポーラの埋設コレクタを形成する埋設Ｎ＋形層
28は、MOSFETと同様に同じエピタキシャル層内に製作さ
れる。この回路には、埋設酸化物層16と、埋設ｎ＋形エ
ピタキシャル層28と、第２のエピタキシャル層内に形成
されたｎ形層40と、バイポーラ用フィールド酸化物層46
と、側壁酸化物50と、側壁窒化物層54と、深いｎ＋形コ
レクタ接続部62と、酸化物層66と、ｐ形ベース領域70
と、TEOS層72と、窒化物層74と、エミッタ−ポリシリコ
ン78と、エミッタ79と、側壁TEOS層86、88と、ｐ＋形外
部ベース92とが含まれている。
例の構成とそれを製作する方法を示す断面図である。そ
して、図１は、バイポーラトランジスタの断面図であ
る。バイポーラの埋設コレクタを形成する埋設Ｎ＋形層
28は、MOSFETと同様に同じエピタキシャル層内に製作さ
れる。この回路には、埋設酸化物層16と、埋設ｎ＋形エ
ピタキシャル層28と、第２のエピタキシャル層内に形成
されたｎ形層40と、バイポーラ用フィールド酸化物層46
と、側壁酸化物50と、側壁窒化物層54と、深いｎ＋形コ
レクタ接続部62と、酸化物層66と、ｐ形ベース領域70
と、TEOS層72と、窒化物層74と、エミッタ−ポリシリコ
ン78と、エミッタ79と、側壁TEOS層86、88と、ｐ＋形外
部ベース92とが含まれている。
【００１０】上記構成の技術的利点は、コレクタ抵抗を
小さくするための埋設ｎ＋形コレクタ28によるものであ
る。この抵抗は、ｎ形コレクタ40が埋設ｎ＋形層28に対
して比較的広い面積で接触していることにより、低下さ
せられる。それ故、もしも仮りに埋設ｎ＋形層を用いな
いとするならば、ｎ形コレクタは、例えば深いｎ＋形領
域54（図１では窒化物層であるが）のようなコレクタ側
面上のｎ＋形領域に対して接続されるほかはないであろ
う。さらなる技術的利点は、厚い酸化物46を用いること
で、コレクタ抵抗の目立った増加なしに、エミッタから
離れた位置に深いｎ＋形コレクタ接続部を配置可能にし
ていることである。これにより、コレクタ接続部とベー
ス間の容量を減少させる。
小さくするための埋設ｎ＋形コレクタ28によるものであ
る。この抵抗は、ｎ形コレクタ40が埋設ｎ＋形層28に対
して比較的広い面積で接触していることにより、低下さ
せられる。それ故、もしも仮りに埋設ｎ＋形層を用いな
いとするならば、ｎ形コレクタは、例えば深いｎ＋形領
域54（図１では窒化物層であるが）のようなコレクタ側
面上のｎ＋形領域に対して接続されるほかはないであろ
う。さらなる技術的利点は、厚い酸化物46を用いること
で、コレクタ抵抗の目立った増加なしに、エミッタから
離れた位置に深いｎ＋形コレクタ接続部を配置可能にし
ていることである。これにより、コレクタ接続部とベー
ス間の容量を減少させる。
【００１１】図２から図11までは、CMOS/SIMOX（酸素イ
オン打ち込みによる分離）製作工程中に、本発明の好適
な実施例を総括的に包含するような諸工程を断面図で示
す。ここでの製作工程は、SIMOX 始発材料（埋設酸化物
16）から始まる。その後、0.6 ないし0.8 μｍのエピタ
シャル層20が、埋設酸化物16の表面に形成される。350
Åのパッド酸化物22を成長させ、1000Åの窒化物層24を
被着させた後、バイポーラコレクタ領域の反転パターン
が描画され、窒化物にエッチング処理が施される。図２
に示される酸化物層26に関しては、CMOSトランジスタの
設計要求事項に従って、エピタキシャル層20の厚みを約
0.33μｍにまで減少させるように成長させる。窒化物24
を剥離し、パッド酸化物22を除去した後、図３に示され
るように、埋設ｎ＋形領域28に対してアンチモンやひ素
等のイオン打ち込みが施され、次いで、焼鈍拡散が行わ
れる。酸化物層26は、湿式除去される。その後、350 Å
のパッド酸化物30を成長させ、それに続いて、1400Åの
窒化物層32と3200ÅのTEOS被着層34が作られる。CMOSエ
ピタキシャルメサ19には、パターンが描画され、酸化層
／窒化層／TEOSの積層にエッチング処理が施される。パ
ターンが画成され、さらに、ボロンイオンが打込まれ、
（例えば、０℃、1.8E13/cm2 30KeV及び3.0E13/cm2 80K
eV）、NMOSチャンネル阻止材36が製作された後、1000Å
のTEOS被膜が被着され、高濃度化され、（例えば、700
℃ 30分）、図３に示されるように、メサ形積層に接し
て側壁酸化物スペーサ38を製作すべく、プラズマエッチ
ング処理が施される。TEOS層34は、プラズマエッチング
処理により、側壁酸化物スペーサ38が形成された後に消
失してしまうかもしれないことに留意すべきである。
オン打ち込みによる分離）製作工程中に、本発明の好適
な実施例を総括的に包含するような諸工程を断面図で示
す。ここでの製作工程は、SIMOX 始発材料（埋設酸化物
16）から始まる。その後、0.6 ないし0.8 μｍのエピタ
シャル層20が、埋設酸化物16の表面に形成される。350
Åのパッド酸化物22を成長させ、1000Åの窒化物層24を
被着させた後、バイポーラコレクタ領域の反転パターン
が描画され、窒化物にエッチング処理が施される。図２
に示される酸化物層26に関しては、CMOSトランジスタの
設計要求事項に従って、エピタキシャル層20の厚みを約
0.33μｍにまで減少させるように成長させる。窒化物24
を剥離し、パッド酸化物22を除去した後、図３に示され
るように、埋設ｎ＋形領域28に対してアンチモンやひ素
等のイオン打ち込みが施され、次いで、焼鈍拡散が行わ
れる。酸化物層26は、湿式除去される。その後、350 Å
のパッド酸化物30を成長させ、それに続いて、1400Åの
窒化物層32と3200ÅのTEOS被着層34が作られる。CMOSエ
ピタキシャルメサ19には、パターンが描画され、酸化層
／窒化層／TEOSの積層にエッチング処理が施される。パ
ターンが画成され、さらに、ボロンイオンが打込まれ、
（例えば、０℃、1.8E13/cm2 30KeV及び3.0E13/cm2 80K
eV）、NMOSチャンネル阻止材36が製作された後、1000Å
のTEOS被膜が被着され、高濃度化され、（例えば、700
℃ 30分）、図３に示されるように、メサ形積層に接し
て側壁酸化物スペーサ38を製作すべく、プラズマエッチ
ング処理が施される。TEOS層34は、プラズマエッチング
処理により、側壁酸化物スペーサ38が形成された後に消
失してしまうかもしれないことに留意すべきである。
【００１２】図４に示される第２のエピタキシャル層40
に関しては、１９９０年１０月１１日付同時係属の米国
出願第595、505 号に提案されているような選択層ではな
く、ブランケットエピタキシャル層として成長させる。
CMOS領域19を覆うように、CMOSエピタキシャルメサマス
クにより、ポリシリコン層が成長させられる。しかしな
がら、この場合、CMOSエピタキシャルメサとバイポーラ
トランジスタとの間隙は２μｍより大きく、バイポーラ
領域17を覆うエピタキシャル層は単結晶となる。エピタ
キシャル層40は、純粋なものとして成長し、イオン打込
みによりドープされるものであるが、ここでの実施例で
は、ｎ形に成長する。エピタキシャル層の被着温度は、
NMOSチャンネル阻止材36の拡散を押さえるために低温に
保たれる。次いで、350 Åのパッド酸化物42が成長し、
これに続いて、1400Åの窒化物44ができる。そして酸化
物／窒化物層42、44には、パターンが描画され、エッチ
ング処理が施され、7000Åのバイポーラ用フィールド酸
化物46が成長する。かかるバイポーラ用フィールド酸化
物46に関しては、温度サイクルをできるだけ少なくすべ
く、高圧力下で成長させる。このバイポーラ用フィール
ド酸化物46は、深いｎ＋形コレクタ接続部62（図１）に
対して自己整合マスクとして働く。バイポーラ用フィー
ルド酸化物46は、ベース領域と深いｎ＋形領域間だけの
ものとして図示されているが、必要があれば、ベース領
域と深いｎ＋形のモートを取囲むようにすることもでき
る。
に関しては、１９９０年１０月１１日付同時係属の米国
出願第595、505 号に提案されているような選択層ではな
く、ブランケットエピタキシャル層として成長させる。
CMOS領域19を覆うように、CMOSエピタキシャルメサマス
クにより、ポリシリコン層が成長させられる。しかしな
がら、この場合、CMOSエピタキシャルメサとバイポーラ
トランジスタとの間隙は２μｍより大きく、バイポーラ
領域17を覆うエピタキシャル層は単結晶となる。エピタ
キシャル層40は、純粋なものとして成長し、イオン打込
みによりドープされるものであるが、ここでの実施例で
は、ｎ形に成長する。エピタキシャル層の被着温度は、
NMOSチャンネル阻止材36の拡散を押さえるために低温に
保たれる。次いで、350 Åのパッド酸化物42が成長し、
これに続いて、1400Åの窒化物44ができる。そして酸化
物／窒化物層42、44には、パターンが描画され、エッチ
ング処理が施され、7000Åのバイポーラ用フィールド酸
化物46が成長する。かかるバイポーラ用フィールド酸化
物46に関しては、温度サイクルをできるだけ少なくすべ
く、高圧力下で成長させる。このバイポーラ用フィール
ド酸化物46は、深いｎ＋形コレクタ接続部62（図１）に
対して自己整合マスクとして働く。バイポーラ用フィー
ルド酸化物46は、ベース領域と深いｎ＋形領域間だけの
ものとして図示されているが、必要があれば、ベース領
域と深いｎ＋形のモートを取囲むようにすることもでき
る。
【００１３】バイポーラトランジスタ領域には、その
後、パターンが描画され、図５に示される酸化物／窒化
物層30、32が、同図の構造を残存させるようにして、CM
OS領域の上方部分から図６に示されるように、エッチン
グ処理で除去される。この際、メサを形成するためのシ
リコンエッチング処理も行われる。図６に示されるよう
に、シリコンエッチング処理の後、200 Åの酸化物50が
メサ側壁上に成長する。窒化物が剥離された後、側壁の
形成は、150 Åの窒化物54、56の被着によって完了し、
これに続いて、側壁58、60（図６）を形成すべく、1000
ÅのTEOS被着とプラズマエッチング処理が行われる。次
いで、図７に示されるように、深いｎ＋形コレクタ接続
部62のパターンが描画され、燐等のイオンが打込まれる
（例えば、1.0E16/cm2 150KeV ）が、この場合、打込み
領域は、バイポーラ用フィールド酸化物46に自己整合す
る。NMOS、PMOSのしきい値電圧が設定され、タンクのイ
オン打込み領域のパターンが描画されるが、NMOSしきい
値電圧の設定とタンク形成に対してはボロン等のイオン
打込み（例えば、1.7E12/cm2 25KeV及び3.5E12/cm2 80K
eV）を施し、またPMOSしきし値の設定とタンク形成に対
してはボロン（例えば、1.0E12/cm2 24KeV）と燐（例え
ば、2.7E12/cm2 180KeV ）のイオン打込みを施す。
後、パターンが描画され、図５に示される酸化物／窒化
物層30、32が、同図の構造を残存させるようにして、CM
OS領域の上方部分から図６に示されるように、エッチン
グ処理で除去される。この際、メサを形成するためのシ
リコンエッチング処理も行われる。図６に示されるよう
に、シリコンエッチング処理の後、200 Åの酸化物50が
メサ側壁上に成長する。窒化物が剥離された後、側壁の
形成は、150 Åの窒化物54、56の被着によって完了し、
これに続いて、側壁58、60（図６）を形成すべく、1000
ÅのTEOS被着とプラズマエッチング処理が行われる。次
いで、図７に示されるように、深いｎ＋形コレクタ接続
部62のパターンが描画され、燐等のイオンが打込まれる
（例えば、1.0E16/cm2 150KeV ）が、この場合、打込み
領域は、バイポーラ用フィールド酸化物46に自己整合す
る。NMOS、PMOSのしきい値電圧が設定され、タンクのイ
オン打込み領域のパターンが描画されるが、NMOSしきい
値電圧の設定とタンク形成に対してはボロン等のイオン
打込み（例えば、1.7E12/cm2 25KeV及び3.5E12/cm2 80K
eV）を施し、またPMOSしきし値の設定とタンク形成に対
してはボロン（例えば、1.0E12/cm2 24KeV）と燐（例え
ば、2.7E12/cm2 180KeV ）のイオン打込みを施す。
【００１４】メサ表面から仮設酸化物が除去された後、
200 Åのゲート酸化物66（図７）が成長させられ、これ
に続いて、図８に示されるように、2000Åのポリシリコ
ン68が被着される。分割ポリシリコン処理工程が採用さ
れて、図９に示されるように、バイポーラベース70とエ
ミッタ窓76の製作工程中に、MOS ゲート酸化物66が保護
される点は、特記に値する。ベース70が製作され、次い
で、ゲート酸化が行われて、ジャンクション深さが限定
される。バイポーラベース領域70のパターンが描画さ
れ、ポリシリコンが、プラズマエッチング処理により、
この領域から除去される（図８）。ｐ形ベース70がボロ
ン等のイオンの打込みにより製作される。次いで、図９
に見られるように、600 ÅのTEOS層72が被着され、さら
に200 Åの窒化物層74が形成される。TEOS層72と窒化物
層74は、エミッタポリシリコンとベース間の絶縁物の厚
みを増加するのに用いられている。このような絶縁物の
増加は、TEOS層72の形成のみによってもよいし、或いは
窒化物層74の形成のみによってもよい。図11に示される
ように、エミッタ接続部78がパターン描画されて、エミ
ッタ窓76が設けられると同時に、全CMOS領域19もパター
ン描画で開かれるが、この場合、バイポーラベース領域
中のエミッタ領域の残余の箇所を覆っているTEOS窒化物
の積層72、74を廃棄する（図11には示されていないが、
これらの層は、整合に予猶ができるように、メサ上の外
部ベース92側を僅かながら覆うように重なり合ってい
る）。ここでのエミッタエッチング処理工程の間、第１
の20000 Åのポリシリコン被膜68（図９）が、CMOSメサ
を保護する。このような処理工程は、些かのGOI （ゲー
ト酸化物の無欠陥性）劣化問題をも引き起こすことなし
に、３次元BiCMOSに対して使用される。図９は、エミッ
タエッチング処理後の断面を示している。
200 Åのゲート酸化物66（図７）が成長させられ、これ
に続いて、図８に示されるように、2000Åのポリシリコ
ン68が被着される。分割ポリシリコン処理工程が採用さ
れて、図９に示されるように、バイポーラベース70とエ
ミッタ窓76の製作工程中に、MOS ゲート酸化物66が保護
される点は、特記に値する。ベース70が製作され、次い
で、ゲート酸化が行われて、ジャンクション深さが限定
される。バイポーラベース領域70のパターンが描画さ
れ、ポリシリコンが、プラズマエッチング処理により、
この領域から除去される（図８）。ｐ形ベース70がボロ
ン等のイオンの打込みにより製作される。次いで、図９
に見られるように、600 ÅのTEOS層72が被着され、さら
に200 Åの窒化物層74が形成される。TEOS層72と窒化物
層74は、エミッタポリシリコンとベース間の絶縁物の厚
みを増加するのに用いられている。このような絶縁物の
増加は、TEOS層72の形成のみによってもよいし、或いは
窒化物層74の形成のみによってもよい。図11に示される
ように、エミッタ接続部78がパターン描画されて、エミ
ッタ窓76が設けられると同時に、全CMOS領域19もパター
ン描画で開かれるが、この場合、バイポーラベース領域
中のエミッタ領域の残余の箇所を覆っているTEOS窒化物
の積層72、74を廃棄する（図11には示されていないが、
これらの層は、整合に予猶ができるように、メサ上の外
部ベース92側を僅かながら覆うように重なり合ってい
る）。ここでのエミッタエッチング処理工程の間、第１
の20000 Åのポリシリコン被膜68（図９）が、CMOSメサ
を保護する。このような処理工程は、些かのGOI （ゲー
ト酸化物の無欠陥性）劣化問題をも引き起こすことなし
に、３次元BiCMOSに対して使用される。図９は、エミッ
タエッチング処理後の断面を示している。
【００１５】続いて、短時間の除去処理の後、図10に示
されるように、2500Åのポリシリコン層が被着され、次
いで、ひ素（例えば、5E15/cm2 50KeV及び5E15/cm2 150
KeV）及び燐（使用することも使用しないこともある）
（例えば、2E15/cm2 80KeV）等のイオン打込みによりド
ーピングが施される。このポリシリコン層は、バイポー
ラエミッタ78として働く。さらに、このポリシリコン層
は、第１のポリシリコン層と組み合わされて、CMOSエピ
タキシャルメサ19上に4500Åのポリシリコンゲート80を
形成する。次いで、図10に示されるように、ゲートとエ
ミッタのパターンが描画され、ポリシリコンがエッチン
グ処理される。パターンが描画され、そこにｐ形（例え
ば、ボロン、1.0E13/cm2 20KeV 0℃）とｎ形（例えば、
燐、8.0E13/cm2 80KeV 0℃）の双方がLDD （浅くドープ
されたドレイン）となるようにイオン打込みされた後、
2500ÅのTEOS層が被着され、図11に示される側壁酸化物
スペーサ84、86、88、90を形成すべくエッチバックされ
る。そして、300 ÅのTEOSスクリーン酸化物（図示せ
ず）が被着される。次いで、ｐ＋形（図示せず）とｎ＋
形のソース／ドレイン（Ｓ／Ｄ）領域94にパターンが描
画され、イオン打込みが施される。ｐ＋形のＳ／Ｄ領域
94に対しては、ボロン（例えば、3.0E15/cm2 20KeV 0
℃）等のイオンが打ち込まれる。一方、ｎ＋形のＳ／Ｄ
領域94に対しては、ひ素（例えば、3.0E15/cm2 150KeV
0 ℃）と燐（例えば、5.0E14/cm2 120KeV0 ℃）等のイ
オンが打ち込まれる。ｐ＋形のＳ／Ｄ領域94へのイオン
打込みにより、外部ベース92も形成される。次いで、Ｓ
／Ｄ領域94の焼鈍が、900 ℃で25分間行われる。このＳ
／Ｄ領域の焼鈍は、エミッタの焼鈍としても働く。そし
て、TEOS層に対して、側壁TEOS層84、86、88、90を残留
させるようにしてプラズマエッチング処理が施される。
されるように、2500Åのポリシリコン層が被着され、次
いで、ひ素（例えば、5E15/cm2 50KeV及び5E15/cm2 150
KeV）及び燐（使用することも使用しないこともある）
（例えば、2E15/cm2 80KeV）等のイオン打込みによりド
ーピングが施される。このポリシリコン層は、バイポー
ラエミッタ78として働く。さらに、このポリシリコン層
は、第１のポリシリコン層と組み合わされて、CMOSエピ
タキシャルメサ19上に4500Åのポリシリコンゲート80を
形成する。次いで、図10に示されるように、ゲートとエ
ミッタのパターンが描画され、ポリシリコンがエッチン
グ処理される。パターンが描画され、そこにｐ形（例え
ば、ボロン、1.0E13/cm2 20KeV 0℃）とｎ形（例えば、
燐、8.0E13/cm2 80KeV 0℃）の双方がLDD （浅くドープ
されたドレイン）となるようにイオン打込みされた後、
2500ÅのTEOS層が被着され、図11に示される側壁酸化物
スペーサ84、86、88、90を形成すべくエッチバックされ
る。そして、300 ÅのTEOSスクリーン酸化物（図示せ
ず）が被着される。次いで、ｐ＋形（図示せず）とｎ＋
形のソース／ドレイン（Ｓ／Ｄ）領域94にパターンが描
画され、イオン打込みが施される。ｐ＋形のＳ／Ｄ領域
94に対しては、ボロン（例えば、3.0E15/cm2 20KeV 0
℃）等のイオンが打ち込まれる。一方、ｎ＋形のＳ／Ｄ
領域94に対しては、ひ素（例えば、3.0E15/cm2 150KeV
0 ℃）と燐（例えば、5.0E14/cm2 120KeV0 ℃）等のイ
オンが打ち込まれる。ｐ＋形のＳ／Ｄ領域94へのイオン
打込みにより、外部ベース92も形成される。次いで、Ｓ
／Ｄ領域94の焼鈍が、900 ℃で25分間行われる。このＳ
／Ｄ領域の焼鈍は、エミッタの焼鈍としても働く。そし
て、TEOS層に対して、側壁TEOS層84、86、88、90を残留
させるようにしてプラズマエッチング処理が施される。
【００１６】図11は、Ｓ／Ｄ領域の焼鈍サイクルが完了
し、スクリーン酸化物がエッチングされた後の断面を示
している。そして、２シリコン化チタンが、全拡散部と
ゲートとを同時に覆うのに用いられる。これで、標準的
な多層金属処理が、その工程を完了する。本発明の一実
施例をここに記述したが、この実施例は、本発明の要旨
を限定するものではない。例えば、ここでの好適な実施
例に示されたNPN バイポーラトランジスタはドーパント
を反転することでPNP バイポーラトランジスタとして製
作可能である。PNP には、埋設ｐ＋形層、ｎ−形ベー
ス、ｐ−形エピタキシャル層、ｐ＋形エミッタが存在す
る。エミッタへのイオン打込みは、パターン描画を伴っ
て行われる。また、好適な実施例では、BiCMOS/SOI製作
工程について記述したが、本発明はバイポーラ／SOI 製
作工程に対しても適用可能である。本発明の多くの実施
例は、明細書の記載内容に照らして当業者には明白であ
ろう。本発明の要旨とするところは、特許請求の範囲の
記載だけに限られるものではない。
し、スクリーン酸化物がエッチングされた後の断面を示
している。そして、２シリコン化チタンが、全拡散部と
ゲートとを同時に覆うのに用いられる。これで、標準的
な多層金属処理が、その工程を完了する。本発明の一実
施例をここに記述したが、この実施例は、本発明の要旨
を限定するものではない。例えば、ここでの好適な実施
例に示されたNPN バイポーラトランジスタはドーパント
を反転することでPNP バイポーラトランジスタとして製
作可能である。PNP には、埋設ｐ＋形層、ｎ−形ベー
ス、ｐ−形エピタキシャル層、ｐ＋形エミッタが存在す
る。エミッタへのイオン打込みは、パターン描画を伴っ
て行われる。また、好適な実施例では、BiCMOS/SOI製作
工程について記述したが、本発明はバイポーラ／SOI 製
作工程に対しても適用可能である。本発明の多くの実施
例は、明細書の記載内容に照らして当業者には明白であ
ろう。本発明の要旨とするところは、特許請求の範囲の
記載だけに限られるものではない。
【００１７】なお、本発明は、海軍兵器支援センターの
審査を受けた契約番号ＳＣ−0010-87-0021に基づき政府
援助の下に完成した。よって、本発明の権利の一部は政
府が保持している。
審査を受けた契約番号ＳＣ−0010-87-0021に基づき政府
援助の下に完成した。よって、本発明の権利の一部は政
府が保持している。
【００１８】その他の開示事項 １．(a) バイポーラトランジスタ領域とCMOSトランジス
タ領域を有する第１のエピタキシャル層をIOI 基板の表
面上に形成する工程と、(b) 上記第１のエピタキシャル
層を覆う埋設コレクタの反転パターンをレジスト層とし
て形成する工程と、(c) 上記第１のエピタキシャル層中
のバイポーラ領域内に埋設コレクタを製作する工程と、
(d) 上記第１のエピタキシャル層の全面を覆って第２の
ブランケットエピタキシャル層を成長させる工程と、
(e) 上記第２のエピタキシャル層を覆って酸化物層を形
成する工程と、(f) 上記酸化物層内にエミッタ開口部を
形成する工程と、(g) 上記エミッタ開口部を覆ってポリ
シリコン層を被着させる工程と、(h) 酸化物層内の開口
部上で、かつ該酸化物層を覆っている上記ポリシリコン
層内にエミッタ接続部のパターンを描画する工程とを含
んで成り、これにより、第２のエピタキシャル層を覆う
酸化物層がエミッタ−エッチング処理に対するエッチン
グ阻止材となり、製作工程に標準的なSOI CMOSと３次元
BiCMOS製作工程を用いることが可能となり、３次元BiCM
OS製作工程において遭遇する分離問題が避けられるいう
利点があり、さらに埋設ｎ＋コレクタがコレクタ抵抗を
低下させることを特徴とするSOI 基板上にバイポーラト
ランジスタとCMOSトランジスタを製造する方法。 ２．特許請求の範囲の(1) に記載された方法において、
該方法は該第２のエピタキシャル層のある部分にて厚い
酸化物層を形成し、該第２のエピタキシャル層の第２の
部分にて深いコレクタ接続を形成することを利用する
が、該厚い酸化物層は該エミッタ開口部と該深いコレク
タ接続との間に存在する。 ３．上記の方法において、該エミッタポリシリコンは部
分的に該厚い酸化物を覆って存在する。 ４．特許請求の範囲(1) に記載された方法において、濠
で囲まれたパターンが描画され、シリコンエッチングは
デバイス領域を分離するのに実行される。 ５．前項に記載された方法において、デバイス領域を分
離すべき該シリコンエッチングは該第２のエピタキシャ
ル成長の後に行われる。 ６．特許請求の範囲(1) に記載された方法において、CM
OSトランジスタは該CMOSトランジスタ領域内に形成さ
れ、該第２のエピタキシャルを覆う酸化物層を形成する
該方法は該CMOS領域上に酸化物層をも形成し、また、該
ポリシリコン層の該パターンはポリゲートのパターンが
描画されている。 ７．特許請求の範囲(1) に記載の方法において、該エミ
ッタ接続は該酸化物層を覆っており、これによって、該
酸化物はエミッタポリと外因性ベースとの間の絶縁物と
して作用し、エミッタ−エッチングのエッチング阻止と
しての役もする。 ８．(a) 埋設酸化物基板と、(b) CMOSエピタキシャルメ
サと、(c) 上記基板上に形成され、上記CMOSメサと概ね
同じ高さの低位置埋設コレクタ部分と高位置部分を有す
る階段状エピタキシャルバイポーラメサと、(d) 上記CM
OSメサ上のポリシリコンゲートと、(e) 上記バイポーラ
メサの高位置部分上のポリエミッタ接続部と、(f) 上記
第２のエピタキシャル層の第１の所定部分にある厚い酸
化物層と上記第２のエピタキシャル層の該酸化物層が自
己とエミッタ開口部との間に存在するように位置する第
２の所定部分にある深いコレクタ接続部と、を備えてい
ることを特徴とする酸素イオン打込み済みのシリコン基
板状のバイポーラトランジスタとCMOSトランジスタ。 ９．特許請求の範囲の(8) に記載されたトランジスタに
おいて、該エミッタ−ポリシリコンは該厚い酸化物を覆
って設けられる。
タ領域を有する第１のエピタキシャル層をIOI 基板の表
面上に形成する工程と、(b) 上記第１のエピタキシャル
層を覆う埋設コレクタの反転パターンをレジスト層とし
て形成する工程と、(c) 上記第１のエピタキシャル層中
のバイポーラ領域内に埋設コレクタを製作する工程と、
(d) 上記第１のエピタキシャル層の全面を覆って第２の
ブランケットエピタキシャル層を成長させる工程と、
(e) 上記第２のエピタキシャル層を覆って酸化物層を形
成する工程と、(f) 上記酸化物層内にエミッタ開口部を
形成する工程と、(g) 上記エミッタ開口部を覆ってポリ
シリコン層を被着させる工程と、(h) 酸化物層内の開口
部上で、かつ該酸化物層を覆っている上記ポリシリコン
層内にエミッタ接続部のパターンを描画する工程とを含
んで成り、これにより、第２のエピタキシャル層を覆う
酸化物層がエミッタ−エッチング処理に対するエッチン
グ阻止材となり、製作工程に標準的なSOI CMOSと３次元
BiCMOS製作工程を用いることが可能となり、３次元BiCM
OS製作工程において遭遇する分離問題が避けられるいう
利点があり、さらに埋設ｎ＋コレクタがコレクタ抵抗を
低下させることを特徴とするSOI 基板上にバイポーラト
ランジスタとCMOSトランジスタを製造する方法。 ２．特許請求の範囲の(1) に記載された方法において、
該方法は該第２のエピタキシャル層のある部分にて厚い
酸化物層を形成し、該第２のエピタキシャル層の第２の
部分にて深いコレクタ接続を形成することを利用する
が、該厚い酸化物層は該エミッタ開口部と該深いコレク
タ接続との間に存在する。 ３．上記の方法において、該エミッタポリシリコンは部
分的に該厚い酸化物を覆って存在する。 ４．特許請求の範囲(1) に記載された方法において、濠
で囲まれたパターンが描画され、シリコンエッチングは
デバイス領域を分離するのに実行される。 ５．前項に記載された方法において、デバイス領域を分
離すべき該シリコンエッチングは該第２のエピタキシャ
ル成長の後に行われる。 ６．特許請求の範囲(1) に記載された方法において、CM
OSトランジスタは該CMOSトランジスタ領域内に形成さ
れ、該第２のエピタキシャルを覆う酸化物層を形成する
該方法は該CMOS領域上に酸化物層をも形成し、また、該
ポリシリコン層の該パターンはポリゲートのパターンが
描画されている。 ７．特許請求の範囲(1) に記載の方法において、該エミ
ッタ接続は該酸化物層を覆っており、これによって、該
酸化物はエミッタポリと外因性ベースとの間の絶縁物と
して作用し、エミッタ−エッチングのエッチング阻止と
しての役もする。 ８．(a) 埋設酸化物基板と、(b) CMOSエピタキシャルメ
サと、(c) 上記基板上に形成され、上記CMOSメサと概ね
同じ高さの低位置埋設コレクタ部分と高位置部分を有す
る階段状エピタキシャルバイポーラメサと、(d) 上記CM
OSメサ上のポリシリコンゲートと、(e) 上記バイポーラ
メサの高位置部分上のポリエミッタ接続部と、(f) 上記
第２のエピタキシャル層の第１の所定部分にある厚い酸
化物層と上記第２のエピタキシャル層の該酸化物層が自
己とエミッタ開口部との間に存在するように位置する第
２の所定部分にある深いコレクタ接続部と、を備えてい
ることを特徴とする酸素イオン打込み済みのシリコン基
板状のバイポーラトランジスタとCMOSトランジスタ。 ９．特許請求の範囲の(8) に記載されたトランジスタに
おいて、該エミッタ−ポリシリコンは該厚い酸化物を覆
って設けられる。
【図１】本発明の好適な実施例の断面図であり、そこに
は、埋設酸化物層上の２つのエピタキシャル層内にバイ
ポーラトランジスタが製作されている。
は、埋設酸化物層上の２つのエピタキシャル層内にバイ
ポーラトランジスタが製作されている。
【図２】本発明の好適な実施例の製作工程を断面図で示
しており、そこには、埋設酸化物層上の２つのエピタキ
シャル層内にバイポーラトランジスタとCMOSトランジス
タが製作されている。
しており、そこには、埋設酸化物層上の２つのエピタキ
シャル層内にバイポーラトランジスタとCMOSトランジス
タが製作されている。
【図３】図２の説明と同じである。
【図４】図２の説明と同じである。
【図５】図２の説明と同じである。
【図６】図２の説明と同じである。
【図７】図２の説明と同じである。
【図８】図２の説明と同じである。
【図９】図２の説明と同じである。
【図１０】図２の説明と同じである。
【図１１】図２の説明と同じである。
16 埋設酸化物層 17 バイポーラ領域 19 CMOSエピタキシャルメサ 20 第１のエピタキシャル層 22 350 Åのパッド酸化物 24 1000Åの窒化物層 26 酸化物層 28 埋設Ｎ＋形エピタキシャル層（埋設コレクタ） 30 350 Åのパッド酸化物層 32 1400Åの窒化物 34 TEOS層 36 NMOSチャンネル阻止材 38 側壁酸化物スペーサ 40 第２のｎ形エピタキシャル層 42 350 Åのパッド酸化物 44 1400Åの窒化物 46 バイポーラ用フィールド酸化物（厚い酸化物層） 50 側壁酸化物 54 側壁窒化物 62 深いｎ＋形コレクタ接続部 66 酸化物層 68 2000Åのポリシリコン被膜 70 ｐ形ベース領域 72 TEOS層 74 窒化物層 76 エミッタ窓（エミッタ開口部） 78 エミッタポリシリコン 79 エミッタ 80 4500Åのポリシリコンゲート 92 外部ベース 94 ｎ＋形Ｓ／Ｄ領域
Claims (2)
- 【請求項１】 (a) バイポーラトランジスタ領域とCMOS
トランジスタ領域を有する第１のエピタキシャル層をSO
I 基板の表面上に形成する工程と、 (b) 上記第１のエピタキシャル層を覆う埋設コレクタの
反転パターンをレジスト層として形成する工程と、 (c) 上記第１のエピタキシャル層中のバイポーラ領域内
に埋設コレクタを製作する工程と、 (d) 上記第１のエピタキシャル層の全面を覆って第２の
ブランケットエピタキシャル層を成長させる工程と、 (e) 上記第２のエピタキシャル層を覆って酸化物層を形
成する工程と、 (f) 上記酸化物層内にエミッタ開口部を形成する工程
と、 (g) 上記エミッタ開口部を覆ってポリシリコン層を被着
させる工程と、 (h) 酸化物層の開口部上で、かつ該酸化物層を覆ってい
る上記ポリシリコン層にエミッタ接続部のパターンを描
画する工程とを含んで成り、これにより、第２のエピタ
キシャル層を覆う酸化物層がエミッタ−エッチング処理
に対するエッチング阻止材となり、製作工程に標準的な
SOI CMOSと３次元BiCMOS製作工程を用いることが可能と
なり、３次元BiCMOS製作工程において遭遇する分離問題
が避けられるいう利点があり、さらに埋設ｎ＋形コレク
タがコレクタ抵抗を低下させることを特徴とするSOI 基
板上にバイポーラトランジスタとCMOSトランジスタを製
造する方法。 - 【請求項２】 (a) 埋設酸化物基板と、 (b) CMOSエピタキシャルメサと、 (c) 上記基板上に形成され、上記CMOSエピタキシャルメ
サと概ね同じ高さの低位置埋設コレクタ部分と高位置部
分を有する階段状エピタキシャルバイポーラメサと、 (d) 上記CMOSエピタキシャルメサ上のポリシリコンゲー
トと、 (e) 上記バイポーラメサの高位置部分上のポリシリコン
エミッタ接続部と、 (f) 上記第２のエピタキシャル層中の第１の所定部分に
ある厚い酸化物層と上記第２のエピタキシャル層中の、
上記酸化物層がエミッタ開口部との間に存在するように
位置する第２の所定部分にある深いコレクタ接続部とを
備えていることを特徴とする酸素イオン打込み済みのシ
リコン基板上のバイポーラトランジスタとCMOSトランジ
スタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/583,418 US5049513A (en) | 1990-09-17 | 1990-09-17 | Bi CMOS/SOI process flow |
| US583,418 | 1990-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669431A true JPH0669431A (ja) | 1994-03-11 |
| JP3208159B2 JP3208159B2 (ja) | 2001-09-10 |
Family
ID=24333014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26522691A Expired - Lifetime JP3208159B2 (ja) | 1990-09-17 | 1991-09-17 | Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5049513A (ja) |
| JP (1) | JP3208159B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696709A1 (en) * | 1994-08-11 | 1996-02-14 | Eaton Corporation | Controlling a gaseous fuel burner and control valve therefor |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5344785A (en) * | 1992-03-13 | 1994-09-06 | United Technologies Corporation | Method of forming high speed, high voltage fully isolated bipolar transistors on a SOI substrate |
| US5273915A (en) * | 1992-10-05 | 1993-12-28 | Motorola, Inc. | Method for fabricating bipolar junction and MOS transistors on SOI |
| US5481126A (en) * | 1994-09-27 | 1996-01-02 | Purdue Research Foundation | Semiconductor-on-insulator electronic devices having trench isolated monocrystalline active regions |
| US5494837A (en) * | 1994-09-27 | 1996-02-27 | Purdue Research Foundation | Method of forming semiconductor-on-insulator electronic devices by growing monocrystalline semiconducting regions from trench sidewalls |
| US6445043B1 (en) * | 1994-11-30 | 2002-09-03 | Agere Systems | Isolated regions in an integrated circuit |
| US6232649B1 (en) | 1994-12-12 | 2001-05-15 | Hyundai Electronics America | Bipolar silicon-on-insulator structure and process |
| US5904535A (en) * | 1995-06-02 | 1999-05-18 | Hyundai Electronics America | Method of fabricating a bipolar integrated structure |
| US5567631A (en) * | 1995-11-13 | 1996-10-22 | Taiwan Semiconductor Manufacturing Company | Method of forming gate spacer to control the base width of a lateral bipolar junction transistor using SOI technology |
| KR100401036B1 (ko) * | 1995-12-28 | 2003-11-14 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 에스오아이상에서자기정렬된수직바이폴라트랜지스터제조방법 |
| KR20000023299A (ko) * | 1998-09-22 | 2000-04-25 | 다니엘 이. 박서 | 게이트 산화물 및 비정질 실리콘 전극을 원 위치에데포지트하는 방법 및 그에 해당하는 구조 |
| US6469350B1 (en) * | 2001-10-26 | 2002-10-22 | International Business Machines Corporation | Active well schemes for SOI technology |
| WO2007088494A1 (en) * | 2006-01-31 | 2007-08-09 | Nxp B.V. | Semiconductor device and method of manufacturing such a device |
| US9041105B2 (en) * | 2012-07-20 | 2015-05-26 | International Business Machines Corporation | Integrated circuit including transistor structure on depleted silicon-on-insulator, related method and design structure |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936929A (en) * | 1972-07-26 | 1976-02-10 | Texas Instruments Incorporated | Fet and bipolar device and circuit process with maximum junction control |
| US4050965A (en) * | 1975-10-21 | 1977-09-27 | The United States Of America As Represented By The Secretary Of The Air Force | Simultaneous fabrication of CMOS transistors and bipolar devices |
| US4751561A (en) * | 1986-04-29 | 1988-06-14 | Rca Corporation | Dielectrically isolated PMOS, NMOS, PNP and NPN transistors on a silicon wafer |
| US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
| US4863878A (en) * | 1987-04-06 | 1989-09-05 | Texas Instruments Incorporated | Method of making silicon on insalator material using oxygen implantation |
| US4810667A (en) * | 1987-04-28 | 1989-03-07 | Texas Instruments Incorporated | Dielectric isolation using isolated silicon by limited anodization of an N+ epitaxially defined sublayer in the presence of a diffusion under film layer |
| US4897703A (en) * | 1988-01-29 | 1990-01-30 | Texas Instruments Incorporated | Recessed contact bipolar transistor and method |
| US4899202A (en) * | 1988-07-08 | 1990-02-06 | Texas Instruments Incorporated | High performance silicon-on-insulator transistor with body node to source node connection |
| US4906587A (en) * | 1988-07-29 | 1990-03-06 | Texas Instruments Incorporated | Making a silicon-on-insulator transistor with selectable body node to source node connection |
| JPH0249464A (ja) * | 1988-08-11 | 1990-02-19 | Fujitsu Ltd | バイ・ｍｏｓ半導体装置およびその製造方法 |
-
1990
- 1990-09-17 US US07/583,418 patent/US5049513A/en not_active Expired - Fee Related
-
1991
- 1991-09-17 JP JP26522691A patent/JP3208159B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696709A1 (en) * | 1994-08-11 | 1996-02-14 | Eaton Corporation | Controlling a gaseous fuel burner and control valve therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3208159B2 (ja) | 2001-09-10 |
| US5049513A (en) | 1991-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5294823A (en) | SOI BICMOS process | |
| US5087580A (en) | Self-aligned bipolar transistor structure and fabrication process | |
| JPH0355984B2 (ja) | ||
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| JP3208159B2 (ja) | Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ | |
| US4978630A (en) | Fabrication method of bipolar transistor | |
| JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
| JPH04226033A (ja) | バイポーラ・トランジスタを作成する方法 | |
| EP0233202B1 (en) | Fabricating a semiconductor device with buried oxide | |
| JPH01155653A (ja) | 高電圧併合バイポーラ／ｃｍｏｓ集積回路 | |
| JP2708027B2 (ja) | 半導体装置およびその製造方法 | |
| JP3141237B2 (ja) | 半導体装置の製法 | |
| KR100188093B1 (ko) | 고속 바이 시 모스 트랜지스터 및 그 제조 방법 | |
| JPH02303035A (ja) | 半導体装置 | |
| JPS63261728A (ja) | 半導体装置の製造方法 | |
| JPH098047A (ja) | 半導体装置 | |
| JP2770576B2 (ja) | 半導体装置の製造方法 | |
| JP5017744B2 (ja) | 半導体装置の製造方法 | |
| JPH0527265B2 (ja) | ||
| JPH0621077A (ja) | 半導体装置およびその製造方法 | |
| JPH04372164A (ja) | ＢｉＣＭＯＳ型半導体装置の製造方法 | |
| JPS6079739A (ja) | 半導体集積回路装置及びその製造法 | |
| JPH05243249A (ja) | バイポーラトランジスタの製造方法 | |
| JPH05175219A (ja) | 半導体装置とその製造方法 | |
| JPH05145024A (ja) | バイポーラトランジスタとそのバイポーラトランジスタを搭載したＢｉ−ＣＭＯＳデバイスの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070706 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080706 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 9 |