JPS6079739A - 半導体集積回路装置及びその製造法 - Google Patents
半導体集積回路装置及びその製造法Info
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- JPS6079739A JPS6079739A JP18672583A JP18672583A JPS6079739A JP S6079739 A JPS6079739 A JP S6079739A JP 18672583 A JP18672583 A JP 18672583A JP 18672583 A JP18672583 A JP 18672583A JP S6079739 A JPS6079739 A JP S6079739A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造技術、さらＫはアモルファス
牛導体を利用し冬牛導体素子分離技術に関する。
牛導体を利用し冬牛導体素子分離技術に関する。
ＩＣ−？Ｌ８Ｉ等の−と、き半導体集積回路装置におい
て、半導体基体の表面に一部されたトランジスタ等の多
くや素子の間を互いに電気的に分離する些めに絶縁物を
用いた１素子分離（アイソレージ竺、ン）構造がある。
て、半導体基体の表面に一部されたトランジスタ等の多
くや素子の間を互いに電気的に分離する些めに絶縁物を
用いた１素子分離（アイソレージ竺、ン）構造がある。
本発明者は、半導体装置特に微細半導体装置の、素子分
離技術について以下罠述べるような技術を開発した。
１、 すなわち、第１図に示すように半導体基体１０表５面の
一部をエッチしてＶ形溝２をつくり、この連子内面を酸
化したのちポリ（多結晶）シリコンやＣＶＤ （気相化
学反応堆積技術）シリコン３などを＊積させて埋め込み
、このポリシリコン又はＣＶＤシリコンの上層−分を酸
化して絶縁膜で囲まれた溝を形成してこれを素子分離構
造としていた。
離技術について以下罠述べるような技術を開発した。
１、 すなわち、第１図に示すように半導体基体１０表５面の
一部をエッチしてＶ形溝２をつくり、この連子内面を酸
化したのちポリ（多結晶）シリコンやＣＶＤ （気相化
学反応堆積技術）シリコン３などを＊積させて埋め込み
、このポリシリコン又はＣＶＤシリコンの上層−分を酸
化して絶縁膜で囲まれた溝を形成してこれを素子分離構
造としていた。
しかしかかる技術においては、下記の問題点が生ずると
いうことが本、発明者によりてあきらかと。
いうことが本、発明者によりてあきらかと。
された。
すなわち、このようなポリシリコンやＣＶＤシリコンの
堆積による溝の埋め込みにあたっては、同図に示すよう
に、溝２の内面でのポリシリコン等のステップカバレジ
がわるく、第１図に示すように溝の縁部で薄い層４とな
って切れやすく、ポリシリコン堆積後充分に酸化して厚
い絶縁膜を形成する必要があり、又、その際に７００〜
１０００℃で高温処理を行うため分離溝の周辺で熱歪を
生じて素子の特性に影響を与える等の問題があることが
、本発明者によって明らかとされた。
堆積による溝の埋め込みにあたっては、同図に示すよう
に、溝２の内面でのポリシリコン等のステップカバレジ
がわるく、第１図に示すように溝の縁部で薄い層４とな
って切れやすく、ポリシリコン堆積後充分に酸化して厚
い絶縁膜を形成する必要があり、又、その際に７００〜
１０００℃で高温処理を行うため分離溝の周辺で熱歪を
生じて素子の特性に影響を与える等の問題があることが
、本発明者によって明らかとされた。
本発明は上記した問題を解決するため罠なされたもので
あり、その目的とするところは比較的低温プロセスで得
られる素子分離構造及びプロセスの提供にある。
あり、その目的とするところは比較的低温プロセスで得
られる素子分離構造及びプロセスの提供にある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からめきらかになるであ
ろう。
本明細書の記述および添付図面からめきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおシである。
を簡単に説明すれば、下記のとおシである。
すなわち、シリコン半導体基体の表面に形成される半導
体素子間を電気的に分離するための素子分離溝を形成し
、この分離溝内にグロー放電法又はスパッタリング法に
よシ生成したアモルファスシＩＪ コｙｆｍめ込み、こ
のアモルファスシリコン表面に対して酸素をイオン打込
みし又は一部酸化することにより半導体酸化物よシなる
絶縁膜を形成することにより、低温プロセスで素子分離
構造が得られ、前記発明の目的を達成するものである。
体素子間を電気的に分離するための素子分離溝を形成し
、この分離溝内にグロー放電法又はスパッタリング法に
よシ生成したアモルファスシＩＪ コｙｆｍめ込み、こ
のアモルファスシリコン表面に対して酸素をイオン打込
みし又は一部酸化することにより半導体酸化物よシなる
絶縁膜を形成することにより、低温プロセスで素子分離
構造が得られ、前記発明の目的を達成するものである。
第２図乃至第５図は本発明の一集施例を示すものであっ
て、バイポーラＩＣの製造プロセスにおける素子分離構
造の形成のための工程断面図である。以下各工程に従っ
て具体的に説明する。
て、バイポーラＩＣの製造プロセスにおける素子分離構
造の形成のための工程断面図である。以下各工程に従っ
て具体的に説明する。
（１）第２図に示すように、たとえばｐ型シリコン結晶
基体（ウエノ・）５の上にシリコンをエピタキシャル成
長させたｎ型７１３７層１を形成し、このｎ型シリコ７
層１０表面を選択的にエッチして素子分離のためのｎ２
をあける。この場合の選択エッチはシリコン結晶基体（
５）を特定の結晶面、例えば（１１０）面を主面と′す
るよう□に選び、ＫＯＨ等のアルカリエッチ渡り用いる
異方性エッチ又は、この異方性エッチとＣＦ４ ＋Ｏ＊
’ （１５’％）のニックティブイオンエツチング）を
併用することにより行う。このあと、シリコン層１表面
を゛酸化してシリコン酸化物（８ｆＯり１膜６をうすく
（セロ０Ｘ程度）生成し、溝部ｉのシリコン層表面にホ
トレジスト等のマスク７を設けて、溝の底部の酸化とえ
ばＢ（ホウ素）を シリコンＲ１内にイオン打込みする。なお、８はｎ＋型
埋込層であって、エピタキシャル゛成長の前に８ｂ （
アンチモン）郷を基板表面に選択拡散することにより形
成する。
基体（ウエノ・）５の上にシリコンをエピタキシャル成
長させたｎ型７１３７層１を形成し、このｎ型シリコ７
層１０表面を選択的にエッチして素子分離のためのｎ２
をあける。この場合の選択エッチはシリコン結晶基体（
５）を特定の結晶面、例えば（１１０）面を主面と′す
るよう□に選び、ＫＯＨ等のアルカリエッチ渡り用いる
異方性エッチ又は、この異方性エッチとＣＦ４ ＋Ｏ＊
’ （１５’％）のニックティブイオンエツチング）を
併用することにより行う。このあと、シリコン層１表面
を゛酸化してシリコン酸化物（８ｆＯり１膜６をうすく
（セロ０Ｘ程度）生成し、溝部ｉのシリコン層表面にホ
トレジスト等のマスク７を設けて、溝の底部の酸化とえ
ばＢ（ホウ素）を シリコンＲ１内にイオン打込みする。なお、８はｎ＋型
埋込層であって、エピタキシャル゛成長の前に８ｂ （
アンチモン）郷を基板表面に選択拡散することにより形
成する。
このあと拡散アニールを行って溝２の下のシリコン層内
でボアン■を拡散させｐ型拡散チャネルストッパ９を形
成する。
でボアン■を拡散させｐ型拡散チャネルストッパ９を形
成する。
（２）第３図に示すように、３００℃程度の低温でグロ
ー放電又はスパッタ法によりアモルファスシリコンを堆
積させ、水素化アモルファスシリコン（ａ−８ｉ：Ｈ）
層１６で溝内を埋め込み、かつ、充分に厚く形成する。
ー放電又はスパッタ法によりアモルファスシリコンを堆
積させ、水素化アモルファスシリコン（ａ−８ｉ：Ｈ）
層１６で溝内を埋め込み、かつ、充分に厚く形成する。
（３）ホトレジスト７を取９除くリフトオフ法により溝
部以外のアモルファスシリコンを取り除いた後、第４図
に示すように溝内のアモルファスシリコンに対して酸素
（０りを深くイオン打込みする。
部以外のアモルファスシリコンを取り除いた後、第４図
に示すように溝内のアモルファスシリコンに対して酸素
（０りを深くイオン打込みする。
（４） イオン打込みによりアモルファスシリコン層１
０内に深く導入され酸素はアモルファスシリコンと結合
され、こｉを３００〜４００℃でアニールすることによ
シ第５図に示すように溝内にアモルファスシリコン酸化
物からなる絶縁物アイツレ−シーン層１１゛を得る。
０内に深く導入され酸素はアモルファスシリコンと結合
され、こｉを３００〜４００℃でアニールすることによ
シ第５図に示すように溝内にアモルファスシリコン酸化
物からなる絶縁物アイツレ−シーン層１１゛を得る。
なお、酸素イオン打込みの代りに第６図に示すようにウ
ェット雰囲気中、１０００℃でアニールすることによシ
アモルファスシリコン層１００表面部に酸化膜１２を生
成した絶縁物アイソレーション層を得ることができる。
ェット雰囲気中、１０００℃でアニールすることによシ
アモルファスシリコン層１００表面部に酸化膜１２を生
成した絶縁物アイソレーション層を得ることができる。
第７図は本発明をバイポーラＭＯ８ＩＣに適用した場合
の一実施例を示すものであって、素子の形成された半導
体装置の断面図である。
の一実施例を示すものであって、素子の形成された半導
体装置の断面図である。
同図において、５は共通のｐ型シリコン基板、１はエピ
タキシャルｎ型シリコン層、１１は前記第２図乃至第５
図で示した実施例の工程に従って形成された絶縁物アイ
ソレーション層である。このアイソレーション層１１に
囲まれた一つの半導体島領域において、１３はｐ型拡散
ペース、１４はｎ＋型拡散エミッタ、１５はｎ＋型拡散
コレクタ取り出し部、Ｂ、Ｅ、Ｃは電極でこれらよりｎ
ｐｎ）ランジスタが構成される。
タキシャルｎ型シリコン層、１１は前記第２図乃至第５
図で示した実施例の工程に従って形成された絶縁物アイ
ソレーション層である。このアイソレーション層１１に
囲まれた一つの半導体島領域において、１３はｐ型拡散
ペース、１４はｎ＋型拡散エミッタ、１５はｎ＋型拡散
コレクタ取り出し部、Ｂ、Ｅ、Ｃは電極でこれらよりｎ
ｐｎ）ランジスタが構成される。
他の一つの半導体島領域において、１６はｐ型拡散ソー
ス、１７はｐ重拡散ドレイン、１８はゲート絶縁膜、１
９はゲート、８．Ｄ、Ｇは電極でこれらによりｐチャネ
ルＭＯ８ＦＥＴが構成される。
ス、１７はｐ重拡散ドレイン、１８はゲート絶縁膜、１
９はゲート、８．Ｄ、Ｇは電極でこれらによりｐチャネ
ルＭＯ８ＦＥＴが構成される。
以上実施例により説明した本発明によれば下記のように
効果が得られる。
効果が得られる。
（１） アモルファスシリコンはポリシリコンやＣＶＤ
シリコンに比して比較的低温でどのような物質に対して
も堆積しやすい。そのため素子分離用溝等を埋込む際に
ポリシリコンなどに比してはるかにカバレジ良く被着す
ることができるとともに、処理温度が低温なために、熱
歪等を生じることがない。
シリコンに比して比較的低温でどのような物質に対して
も堆積しやすい。そのため素子分離用溝等を埋込む際に
ポリシリコンなどに比してはるかにカバレジ良く被着す
ることができるとともに、処理温度が低温なために、熱
歪等を生じることがない。
（２）アモルファスシリコンは生成された状態で非結合
手（ダングリングボンド）を多数有する分子構造である
ため、酸素イオン打込みによって酸素を分子内に取り込
みやすく、したがって低い温度で安定したシリコン酸化
物（Ｓ ｓ Ｏ！ ）を形成することができる。
手（ダングリングボンド）を多数有する分子構造である
ため、酸素イオン打込みによって酸素を分子内に取り込
みやすく、したがって低い温度で安定したシリコン酸化
物（Ｓ ｓ Ｏ！ ）を形成することができる。
（３）シリコン基体の局部酸化技術（ＬＯＧＯ８）やア
イソプレナー技術のようにシリコン結晶層を直接に酸化
する場合には酸化層の周辺に「バーズビーク」と称する
余分の酸化入りこみ部を生じたが、アモルファスシリコ
ンを酸化させる場合は比較的低温であるため周辺が酸化
されず素子分離層の面積を縮小することができ、半導体
装置の微細化に寄与し得る。
イソプレナー技術のようにシリコン結晶層を直接に酸化
する場合には酸化層の周辺に「バーズビーク」と称する
余分の酸化入りこみ部を生じたが、アモルファスシリコ
ンを酸化させる場合は比較的低温であるため周辺が酸化
されず素子分離層の面積を縮小することができ、半導体
装置の微細化に寄与し得る。
（４） アモルファスシリコンは酸化処理によっても容
易に酸化しやすく、表面の酸化膜の形成は低い温度で可
能であり、もちろん高温酸化も可能である。
易に酸化しやすく、表面の酸化膜の形成は低い温度で可
能であり、もちろん高温酸化も可能である。
（５） アモルファスシリコンハｙｆ？’）シリコンや
ＣＶＤシリコンに比してエッチ処理しゃすく、不要部分
のアモルファスシリコンの除去加工が容易である。
ＣＶＤシリコンに比してエッチ処理しゃすく、不要部分
のアモルファスシリコンの除去加工が容易である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明は絶縁分離を必要とする半導体装置のすべてに適
用することができる。
用することができる。
第１図は本発明者らがこれまでに開発した素子分離技術
の一例を示す半導体装置の断面図である。 第２図乃至第６図は本発明の一実施例を示すものであっ
て、半導体基体に素子分離構造を形成するプロセスの工
程断面図である。 第７図は本発明の一実施例を示すものであって、バイポ
ーラＭＯ８半導体装置の断面図である。 １・・・半導体基体、２・・・溝、３・・・ポリシリコ
ン又はＣＶＤシリコン、４・・・薄い部分、５・・・半
導体基板（ウェハ）、６・・・半導体酸化膜、７・・・
ホトレジストマスク、８・・・ｎ＋型埋込み層、９・・
・ｐ型ストッパ、１０・・・アモルファスシリコン、１
１・・・アモルファスシリコン酸化物、１２・・・酸化
膜。 代理人 弁理士 高 橋 明 夫
の一例を示す半導体装置の断面図である。 第２図乃至第６図は本発明の一実施例を示すものであっ
て、半導体基体に素子分離構造を形成するプロセスの工
程断面図である。 第７図は本発明の一実施例を示すものであって、バイポ
ーラＭＯ８半導体装置の断面図である。 １・・・半導体基体、２・・・溝、３・・・ポリシリコ
ン又はＣＶＤシリコン、４・・・薄い部分、５・・・半
導体基板（ウェハ）、６・・・半導体酸化膜、７・・・
ホトレジストマスク、８・・・ｎ＋型埋込み層、９・・
・ｐ型ストッパ、１０・・・アモルファスシリコン、１
１・・・アモルファスシリコン酸化物、１２・・・酸化
膜。 代理人 弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 １、半導体基体の表面にいくつかの半導体素子が形成さ
れ、これら半導体素子の間を互いに電気的に絶縁分離す
るための素子分離溝が形成され、この分離溝内にアモル
ファス牛導体が埋めこまれるとともに、その少なくとも
表面には半導体酸化物よりなる絶縁膜が形成されている
ことを特徴とする半導体集積回路装置。 ２、半導体基体の表面に形成される半導体素子間を電気
的に分離するための素子分離溝を形成する工程、この分
離溝内にアモルファス物質を埋め込む工程、このアモル
ファス物質中に酸素を導入するか、あるいは熱酸化処理
をすることにより酸化物よりなる素子分離用絶縁物を形
成する工程、とを含むことを特徴とする半導体集積回路
装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18672583A JPS6079739A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置及びその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18672583A JPS6079739A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置及びその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079739A true JPS6079739A (ja) | 1985-05-07 |
Family
ID=16193538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18672583A Pending JPS6079739A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置及びその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149933A (ja) * | 2005-11-28 | 2007-06-14 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
-
1983
- 1983-10-07 JP JP18672583A patent/JPS6079739A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149933A (ja) * | 2005-11-28 | 2007-06-14 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
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