JPH11251426A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11251426A JPH11251426A JP10053997A JP5399798A JPH11251426A JP H11251426 A JPH11251426 A JP H11251426A JP 10053997 A JP10053997 A JP 10053997A JP 5399798 A JP5399798 A JP 5399798A JP H11251426 A JPH11251426 A JP H11251426A
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- silicon oxide
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Abstract
(57)【要約】
【課題】 アイソレーションの製造工程数を増加させる
ことなく、各々の素子分離領域の素子分離特性に応じた
最適な形状を有するアイソレーションを形成することに
よって、半導体集積回路装置の高性能化を実現すること
のできる技術を提供する。 【解決手段】 窒化シリコン膜１２をマスクにして、シ
リコン単結晶層８のみをエッチングする領域と、酸化シ
リコン膜１１およびシリコン単結晶層８を順次エッチン
グする領域とを設けることによって、第１の浅溝アイソ
レーションＳＴ1を構成する相対的に深い溝と、第２の
浅溝アイソレーションＳＴ2 を構成する相対的に浅い溝
とをそれぞれ同時に形成する。
ことなく、各々の素子分離領域の素子分離特性に応じた
最適な形状を有するアイソレーションを形成することに
よって、半導体集積回路装置の高性能化を実現すること
のできる技術を提供する。 【解決手段】 窒化シリコン膜１２をマスクにして、シ
リコン単結晶層８のみをエッチングする領域と、酸化シ
リコン膜１１およびシリコン単結晶層８を順次エッチン
グする領域とを設けることによって、第１の浅溝アイソ
レーションＳＴ1を構成する相対的に深い溝と、第２の
浅溝アイソレーションＳＴ2 を構成する相対的に浅い溝
とをそれぞれ同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、隣接する半導体素
子を互いに電気的に分離する素子分離領域を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
置およびその製造技術に関し、特に、隣接する半導体素
子を互いに電気的に分離する素子分離領域を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】隣接する半導体素子を互いに電気的に分
離するアイソレーションの一つに、素子分離領域となる
半導体基板に、例えば０. ４μｍ程度の溝を設け、これ
に絶縁物を埋め込むことにより形成される溝型アイソレ
ーションがある。
離するアイソレーションの一つに、素子分離領域となる
半導体基板に、例えば０. ４μｍ程度の溝を設け、これ
に絶縁物を埋め込むことにより形成される溝型アイソレ
ーションがある。
【０００３】この溝型アイソレーションは、ＬＯＣＯＳ
（Local Oxidation of Silicon）アイソレーションで生
ずるＬＯＣＯＳ酸化膜の突起（バーズ・ヘッド）や横方
向への広がり（バーズ・ビーク）がないので、平坦性が
よく、半導体素子を形成する活性領域の面積の減少を防
ぐことができる。さらに、溝型アイソレーションと半導
体基板の境界には反転層防止の不純物が不要なので、溝
型アイソレーションではアイソレーション容量の増加を
抑えることができるなどの利点がある。
（Local Oxidation of Silicon）アイソレーションで生
ずるＬＯＣＯＳ酸化膜の突起（バーズ・ヘッド）や横方
向への広がり（バーズ・ビーク）がないので、平坦性が
よく、半導体素子を形成する活性領域の面積の減少を防
ぐことができる。さらに、溝型アイソレーションと半導
体基板の境界には反転層防止の不純物が不要なので、溝
型アイソレーションではアイソレーション容量の増加を
抑えることができるなどの利点がある。
【０００４】なお、溝型アイソレーションを述べてある
例として、シンポジウム・オン・ブイ・エル・エス・ア
イ・テクノロジー・ダイジェスト・オブ・テクノロジー
・ペーパ（1996 Symposium on VLSI Technology Digest
of Technology Paper, pp.156. A. Chatterjee et. a
l. “A shallow Trench Isolation Study for 0.25/0.1
8μm CMOS Technology and Beyond" ）がある。
例として、シンポジウム・オン・ブイ・エル・エス・ア
イ・テクノロジー・ダイジェスト・オブ・テクノロジー
・ペーパ（1996 Symposium on VLSI Technology Digest
of Technology Paper, pp.156. A. Chatterjee et. a
l. “A shallow Trench Isolation Study for 0.25/0.1
8μm CMOS Technology and Beyond" ）がある。
【０００５】
【発明が解決しようとする課題】本発明者は、前記溝型
アイソレーションを開発するにあたり、以下の問題点を
見いだした。
アイソレーションを開発するにあたり、以下の問題点を
見いだした。
【０００６】すなわち、溝型アイソレーションは、通
常、隣接する半導体素子を電気的に互いに分離するため
に必要な深さの溝を有している。しかしながら、半導体
集積回路装置を構成する半導体素子の中には、素子分離
領域の直下に電流を流すことによって動作させる半導体
素子もあるため、素子分離領域のすべてに、半導体素子
を電気的に分離するのに必要な深さの溝を有する溝型ア
イソレーションを採用することは難しい。
常、隣接する半導体素子を電気的に互いに分離するため
に必要な深さの溝を有している。しかしながら、半導体
集積回路装置を構成する半導体素子の中には、素子分離
領域の直下に電流を流すことによって動作させる半導体
素子もあるため、素子分離領域のすべてに、半導体素子
を電気的に分離するのに必要な深さの溝を有する溝型ア
イソレーションを採用することは難しい。
【０００７】そこで、ＬＯＣＯＳアイソレーションを併
用した溝型アイソレーションの検討が行われている。す
なわち、隣接する半導体素子の電気的な分離を必要とす
る素子分離領域に溝型アイソレーションを配置し、隣接
する半導体素子の電気的な導通を必要とする素子分離領
域にＬＯＣＯＳアイソレーションを配置する方法であ
る。
用した溝型アイソレーションの検討が行われている。す
なわち、隣接する半導体素子の電気的な分離を必要とす
る素子分離領域に溝型アイソレーションを配置し、隣接
する半導体素子の電気的な導通を必要とする素子分離領
域にＬＯＣＯＳアイソレーションを配置する方法であ
る。
【０００８】ＬＯＣＯＳアイソレーションを併用した溝
型アイソレーションは、まず、ＬＯＣＯＳアイソレーシ
ョンを構成するＬＯＣＯＳ酸化膜を半導体基板の主面上
に形成した後、溝型アイソレーションを形成する素子分
離領域のＬＯＣＯＳ酸化膜および半導体基板を順次エッ
チングして、ＬＯＣＯＳ酸化膜および半導体基板に溝型
アイソレーションを構成する溝を形成し、次いで、この
溝に絶縁物を埋め込むことによって形成される。
型アイソレーションは、まず、ＬＯＣＯＳアイソレーシ
ョンを構成するＬＯＣＯＳ酸化膜を半導体基板の主面上
に形成した後、溝型アイソレーションを形成する素子分
離領域のＬＯＣＯＳ酸化膜および半導体基板を順次エッ
チングして、ＬＯＣＯＳ酸化膜および半導体基板に溝型
アイソレーションを構成する溝を形成し、次いで、この
溝に絶縁物を埋め込むことによって形成される。
【０００９】しかし、ＬＯＣＯＳアイソレーションを併
用した溝型アイソレーションでは、前記のようにＬＯＣ
ＯＳアイソレーションと溝型アイソレーションとを異な
る工程で形成するため、アイソレーションの製造工程数
が増加してしまう。
用した溝型アイソレーションでは、前記のようにＬＯＣ
ＯＳアイソレーションと溝型アイソレーションとを異な
る工程で形成するため、アイソレーションの製造工程数
が増加してしまう。
【００１０】本発明の目的は、アイソレーションの製造
工程数を増加させることなく、各々の素子分離領域の素
子分離特性に応じた最適な形状を有するアイソレーショ
ンを形成することによって、半導体集積回路装置の高性
能化を実現することのできる技術を提供することにあ
る。
工程数を増加させることなく、各々の素子分離領域の素
子分離特性に応じた最適な形状を有するアイソレーショ
ンを形成することによって、半導体集積回路装置の高性
能化を実現することのできる技術を提供することにあ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明の半導体集積回路装置は、半
導体基板の主面上に設けられた複数の素子分離領域が、
互いに異なる深さの溝を有する少なくとも２種類の溝型
アイソレーションによって構成されているものである。
導体基板の主面上に設けられた複数の素子分離領域が、
互いに異なる深さの溝を有する少なくとも２種類の溝型
アイソレーションによって構成されているものである。
【００１４】（２）また、本発明の半導体集積回路装置
は、ＳＯＩ（Silicon on Insulator）基板を構成する半
導体単結晶層の主面上に設けられた複数の素子分離領域
が、互いに異なる深さの溝を有する少なくとも２種類の
溝型アイソレーションによって構成されており、少なく
とも１種類の溝型アイソレーションを構成する溝が、Ｓ
ＯＩ基板を構成する絶縁膜に達しているものである。
は、ＳＯＩ（Silicon on Insulator）基板を構成する半
導体単結晶層の主面上に設けられた複数の素子分離領域
が、互いに異なる深さの溝を有する少なくとも２種類の
溝型アイソレーションによって構成されており、少なく
とも１種類の溝型アイソレーションを構成する溝が、Ｓ
ＯＩ基板を構成する絶縁膜に達しているものである。
【００１５】（３）また、本発明の半導体集積回路装置
は、前記（１）または（２）の複数の素子分離領域にお
いて、少なくとも１種類の溝型アイソレーションを構成
する溝の底面が、半導体基板の表面またはＳＯＩ基板の
表面に対して斜めになっているものである。
は、前記（１）または（２）の複数の素子分離領域にお
いて、少なくとも１種類の溝型アイソレーションを構成
する溝の底面が、半導体基板の表面またはＳＯＩ基板の
表面に対して斜めになっているものである。
【００１６】（４）また、本発明の半導体集積回路装置
は、前記（１）、（２）または（３）の複数の素子分離
領域において、互いに異なる深さの溝を有する少なくと
も２種類の溝型アイソレーションが、一つの素子分離領
域に形成されているものである。
は、前記（１）、（２）または（３）の複数の素子分離
領域において、互いに異なる深さの溝を有する少なくと
も２種類の溝型アイソレーションが、一つの素子分離領
域に形成されているものである。
【００１７】（５）また、本発明の半導体集積回路装置
の製造方法は、まず、ＳＯＩ基板上に第１の酸化シリコ
ン膜および窒化シリコン膜を順次形成した後、第１の素
子分離領域と第２の素子分離領域とに形成された窒化シ
リコン膜を除去する。次に、第１の素子分離領域に形成
された第１の酸化シリコン膜を除去した後、窒化シリコ
ン膜をマスクにして、第１の素子分離領域の半導体単結
晶層をエッチングして、相対的に深い溝を半導体単結晶
層に形成し、同時に第２の素子分離領域の第１の酸化シ
リコン膜および半導体単結晶層を順次エッチングして、
相対的に浅い溝を半導体単結晶層に形成する。次に、窒
化シリコン膜を除去した後、ＳＯＩ基板上に第２の酸化
シリコン膜を堆積し、次いで、第２の酸化シリコン膜の
表面を平坦化することによって、上記相対的に深い溝に
第２の酸化シリコン膜を埋め込み、相対的に深い溝から
なる溝型アイソレーションによって構成される第１の素
子分離領域を形成し、同時に上記相対的に浅い溝に第２
の酸化シリコン膜を埋め込み、相対的に浅い溝からなる
溝型アイソレーションによって構成される第２の素子分
離領域を形成するものである。
の製造方法は、まず、ＳＯＩ基板上に第１の酸化シリコ
ン膜および窒化シリコン膜を順次形成した後、第１の素
子分離領域と第２の素子分離領域とに形成された窒化シ
リコン膜を除去する。次に、第１の素子分離領域に形成
された第１の酸化シリコン膜を除去した後、窒化シリコ
ン膜をマスクにして、第１の素子分離領域の半導体単結
晶層をエッチングして、相対的に深い溝を半導体単結晶
層に形成し、同時に第２の素子分離領域の第１の酸化シ
リコン膜および半導体単結晶層を順次エッチングして、
相対的に浅い溝を半導体単結晶層に形成する。次に、窒
化シリコン膜を除去した後、ＳＯＩ基板上に第２の酸化
シリコン膜を堆積し、次いで、第２の酸化シリコン膜の
表面を平坦化することによって、上記相対的に深い溝に
第２の酸化シリコン膜を埋め込み、相対的に深い溝から
なる溝型アイソレーションによって構成される第１の素
子分離領域を形成し、同時に上記相対的に浅い溝に第２
の酸化シリコン膜を埋め込み、相対的に浅い溝からなる
溝型アイソレーションによって構成される第２の素子分
離領域を形成するものである。
【００１８】（６）また、本発明の半導体集積回路装置
の製造方法は、まず、溝型アイソレーションによって構
成される素子分離領域によって包囲される活性領域に、
半導体単結晶層と同じ導電型の不純物を導入した後、Ｓ
ＯＩ基板に酸化処理を施すことによって、溝型アイソレ
ーションによって構成される素子分離領域の半導体単結
晶層の表面に、活性領域から離れるに従って次第に薄く
なる第１の酸化シリコン膜を形成する。次に、ＳＯＩ基
板上に窒化シリコン膜を形成した後、溝型アイソレーシ
ョンによって構成される素子分離領域に形成された窒化
シリコン膜を除去し、次いで、窒化シリコン膜をマスク
にして、溝型アイソレーションによって構成される素子
分離領域の第１の酸化シリコン膜および半導体単結晶層
を順次エッチングして、底面がＳＯＩ基板の表面に対し
て斜めになっている溝を半導体単結晶層に形成する。次
に、窒化シリコン膜を除去した後、ＳＯＩ基板上に第２
の酸化シリコン膜を堆積し、次いで、第２の酸化シリコ
ン膜の表面を平坦化して、底面がＳＯＩ基板の表面に対
して斜めになっている溝に第２の酸化シリコン膜を埋め
込むことによって、底面がＳＯＩ基板の表面に対して斜
めになっている溝からなる溝型アイソレーションによっ
て構成された素子分離領域を形成するものである。
の製造方法は、まず、溝型アイソレーションによって構
成される素子分離領域によって包囲される活性領域に、
半導体単結晶層と同じ導電型の不純物を導入した後、Ｓ
ＯＩ基板に酸化処理を施すことによって、溝型アイソレ
ーションによって構成される素子分離領域の半導体単結
晶層の表面に、活性領域から離れるに従って次第に薄く
なる第１の酸化シリコン膜を形成する。次に、ＳＯＩ基
板上に窒化シリコン膜を形成した後、溝型アイソレーシ
ョンによって構成される素子分離領域に形成された窒化
シリコン膜を除去し、次いで、窒化シリコン膜をマスク
にして、溝型アイソレーションによって構成される素子
分離領域の第１の酸化シリコン膜および半導体単結晶層
を順次エッチングして、底面がＳＯＩ基板の表面に対し
て斜めになっている溝を半導体単結晶層に形成する。次
に、窒化シリコン膜を除去した後、ＳＯＩ基板上に第２
の酸化シリコン膜を堆積し、次いで、第２の酸化シリコ
ン膜の表面を平坦化して、底面がＳＯＩ基板の表面に対
して斜めになっている溝に第２の酸化シリコン膜を埋め
込むことによって、底面がＳＯＩ基板の表面に対して斜
めになっている溝からなる溝型アイソレーションによっ
て構成された素子分離領域を形成するものである。
【００１９】（７）また、本発明の半導体集積回路装置
の製造方法は、まず、ＳＯＩ基板上に第１の酸化シリコ
ン膜および窒化シリコン膜を順次形成した後、第１の溝
型アイソレーションおよび第２の溝型アイソレーション
によって構成される素子分離領域に形成された窒化シリ
コン膜を除去する。次に、第１の溝型アイソレーション
によって構成される素子分離領域に形成された第１の酸
化シリコン膜を除去した後、窒化シリコン膜をマスクに
して、第１の溝型アイソレーションによって構成される
素子分離領域の半導体単結晶層をエッチングして、相対
的に深い溝を半導体単結晶層に形成し、同時に第２の溝
型アイソレーションによって構成される素子分離領域の
第１の酸化シリコン膜および半導体単結晶層を順次エッ
チングして、相対的に浅い溝を半導体単結晶層に形成す
る。次に、窒化シリコン膜を除去した後、ＳＯＩ基板上
に第２の酸化シリコン膜を堆積し、次いで、第２の酸化
シリコン膜の表面を平坦化して、相対的に深い溝と、相
対的に浅い溝とに第２の酸化シリコン膜を埋め込むこと
によって、ＳＯＩ基板を構成する絶縁膜に達する相対的
に深い溝からなる第１の溝型アイソレーションおよびＳ
ＯＩ基板を構成する絶縁膜に達しない相対的に浅い溝か
らなる第２の溝型アイソレーションによって構成された
素子分離領域を形成するものである。
の製造方法は、まず、ＳＯＩ基板上に第１の酸化シリコ
ン膜および窒化シリコン膜を順次形成した後、第１の溝
型アイソレーションおよび第２の溝型アイソレーション
によって構成される素子分離領域に形成された窒化シリ
コン膜を除去する。次に、第１の溝型アイソレーション
によって構成される素子分離領域に形成された第１の酸
化シリコン膜を除去した後、窒化シリコン膜をマスクに
して、第１の溝型アイソレーションによって構成される
素子分離領域の半導体単結晶層をエッチングして、相対
的に深い溝を半導体単結晶層に形成し、同時に第２の溝
型アイソレーションによって構成される素子分離領域の
第１の酸化シリコン膜および半導体単結晶層を順次エッ
チングして、相対的に浅い溝を半導体単結晶層に形成す
る。次に、窒化シリコン膜を除去した後、ＳＯＩ基板上
に第２の酸化シリコン膜を堆積し、次いで、第２の酸化
シリコン膜の表面を平坦化して、相対的に深い溝と、相
対的に浅い溝とに第２の酸化シリコン膜を埋め込むこと
によって、ＳＯＩ基板を構成する絶縁膜に達する相対的
に深い溝からなる第１の溝型アイソレーションおよびＳ
ＯＩ基板を構成する絶縁膜に達しない相対的に浅い溝か
らなる第２の溝型アイソレーションによって構成された
素子分離領域を形成するものである。
【００２０】（８）また、本発明の半導体集積回路装置
の製造方法は、まず、第２の溝型アイソレーションによ
って構成される素子分離領域によって包囲される活性領
域に、半導体単結晶層と同じ導電型の不純物を導入した
後、ＳＯＩ基板に酸化処理を施すことによって、第２の
溝型アイソレーションによって構成される素子分離領域
の半導体単結晶層の表面に、活性領域から離れるに従っ
て次第に薄くなる第１の酸化シリコン膜を形成し、同時
に第１の溝型アイソレーションによって構成される素子
分離領域の半導体単結晶層の表面に、ほぼ均一な厚さの
相対的に薄い第１の酸化シリコン膜を形成する。次に、
ＳＯＩ基板上に窒化シリコン膜を形成した後、第１の溝
型アイソレーションおよび第２の溝型アイソレーション
によって構成される素子分離領域に形成された窒化シリ
コン膜を除去する。次に、第１の溝型アイソレーション
によって構成される素子分離領域に形成された第１の酸
化シリコン膜を除去した後、窒化シリコン膜をマスクに
して、第１の溝型アイソレーションによって構成される
素子分離領域の半導体単結晶層をエッチングして、相対
的に深い溝を半導体単結晶層に形成し、同時に第２の溝
型アイソレーションによって構成される素子分離領域の
第１の酸化シリコン膜および半導体単結晶層を順次エッ
チングして、底面がＳＯＩ基板の表面に対して斜めにな
っている相対的に浅い溝を半導体単結晶層に形成する。
次に、窒化シリコン膜を除去した後、ＳＯＩ基板上に第
２の酸化シリコン膜を堆積し、次いで、第２の酸化シリ
コン膜の表面を平坦化して、相対的に深い溝と、底面が
ＳＯＩ基板の表面に対して斜めになっている相対的に浅
い溝とに第２の酸化シリコン膜を埋め込むことによっ
て、ＳＯＩ基板を構成する絶縁膜に達する相対的に深い
溝からなる第１の溝型アイソレーションおよび底面がＳ
ＯＩ基板の表面に対して斜めになっている相対的に浅い
溝からなる第２の溝型アイソレーションによって構成さ
れた素子分離領域を形成するものである。
の製造方法は、まず、第２の溝型アイソレーションによ
って構成される素子分離領域によって包囲される活性領
域に、半導体単結晶層と同じ導電型の不純物を導入した
後、ＳＯＩ基板に酸化処理を施すことによって、第２の
溝型アイソレーションによって構成される素子分離領域
の半導体単結晶層の表面に、活性領域から離れるに従っ
て次第に薄くなる第１の酸化シリコン膜を形成し、同時
に第１の溝型アイソレーションによって構成される素子
分離領域の半導体単結晶層の表面に、ほぼ均一な厚さの
相対的に薄い第１の酸化シリコン膜を形成する。次に、
ＳＯＩ基板上に窒化シリコン膜を形成した後、第１の溝
型アイソレーションおよび第２の溝型アイソレーション
によって構成される素子分離領域に形成された窒化シリ
コン膜を除去する。次に、第１の溝型アイソレーション
によって構成される素子分離領域に形成された第１の酸
化シリコン膜を除去した後、窒化シリコン膜をマスクに
して、第１の溝型アイソレーションによって構成される
素子分離領域の半導体単結晶層をエッチングして、相対
的に深い溝を半導体単結晶層に形成し、同時に第２の溝
型アイソレーションによって構成される素子分離領域の
第１の酸化シリコン膜および半導体単結晶層を順次エッ
チングして、底面がＳＯＩ基板の表面に対して斜めにな
っている相対的に浅い溝を半導体単結晶層に形成する。
次に、窒化シリコン膜を除去した後、ＳＯＩ基板上に第
２の酸化シリコン膜を堆積し、次いで、第２の酸化シリ
コン膜の表面を平坦化して、相対的に深い溝と、底面が
ＳＯＩ基板の表面に対して斜めになっている相対的に浅
い溝とに第２の酸化シリコン膜を埋め込むことによっ
て、ＳＯＩ基板を構成する絶縁膜に達する相対的に深い
溝からなる第１の溝型アイソレーションおよび底面がＳ
ＯＩ基板の表面に対して斜めになっている相対的に浅い
溝からなる第２の溝型アイソレーションによって構成さ
れた素子分離領域を形成するものである。
【００２１】上記した手段によれば、半導体集積回路装
置が有する複数の素子分離領域に、同一の製造工程によ
って、隣接する半導体素子の電気的な分離が可能な溝型
アイソレーション、隣接する半導体素子の導通が可能な
溝型アイソレーション、広い素子分離領域を確保するこ
とのできる溝型アイソレーションなど、それぞれの素子
分離領域の素子分離特性を満足するように最適化された
形状の異なる種々の溝型アイソレーションを形成するこ
とができる。
置が有する複数の素子分離領域に、同一の製造工程によ
って、隣接する半導体素子の電気的な分離が可能な溝型
アイソレーション、隣接する半導体素子の導通が可能な
溝型アイソレーション、広い素子分離領域を確保するこ
とのできる溝型アイソレーションなど、それぞれの素子
分離領域の素子分離特性を満足するように最適化された
形状の異なる種々の溝型アイソレーションを形成するこ
とができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２３】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２４】（実施の形態１）図１〜図４は、本発明の
一実施の形態である半導体基板の表面またはＳＯＩ基板
の表面に対して底面がほぼ平行な溝からなる溝型アイソ
レーションの構造を示す半導体基板またはＳＯＩ基板の
要部断面図である。
一実施の形態である半導体基板の表面またはＳＯＩ基板
の表面に対して底面がほぼ平行な溝からなる溝型アイソ
レーションの構造を示す半導体基板またはＳＯＩ基板の
要部断面図である。
【００２５】図１は、浅い溝を有し、素子分離領域の直
下に電流を流すことのできる溝型アイソレーションの構
造を示す半導体基板の要部断面図である。
下に電流を流すことのできる溝型アイソレーションの構
造を示す半導体基板の要部断面図である。
【００２６】図には、互いに深さの異なる２種類の溝型
アイソレーションが示されている。すなわち、半導体基
板１の主面上には、酸化シリコン膜２が埋め込まれた第
１の浅い溝３からなる第１の浅溝アイソレーションＳＴ
1 と、酸化シリコン膜２が埋め込まれた第２の浅い溝４
からなる第２の浅溝アイソレーションＳＴ2 とが形成さ
れている。
アイソレーションが示されている。すなわち、半導体基
板１の主面上には、酸化シリコン膜２が埋め込まれた第
１の浅い溝３からなる第１の浅溝アイソレーションＳＴ
1 と、酸化シリコン膜２が埋め込まれた第２の浅い溝４
からなる第２の浅溝アイソレーションＳＴ2 とが形成さ
れている。
【００２７】図２は、浅い溝を有し、素子分離領域の直
下に電流を流すことのできる溝型アイソレーションの構
造と、深い溝を有し、素子分離領域の直下に電流を流す
ことのできない溝型アイソレーションの構造とを示す半
導体基板の要部断面図である。
下に電流を流すことのできる溝型アイソレーションの構
造と、深い溝を有し、素子分離領域の直下に電流を流す
ことのできない溝型アイソレーションの構造とを示す半
導体基板の要部断面図である。
【００２８】図には、互いに深さの異なる３種類の溝型
アイソレーションが示されている。すなわち、半導体基
板１の主面上には、酸化シリコン膜２が埋め込まれた第
１の浅い溝３からなる第１の浅溝アイソレーションＳＴ
1 と、酸化シリコン膜２が埋め込まれた第２の浅い溝４
からなる第２の浅溝アイソレーションＳＴ2 と、酸化シ
リコン膜２が埋め込まれた深い溝５からなる深溝アイソ
レーションＤＴとが形成されており、一つの素子分離領
域に第１の浅溝アイソレーションＳＴ1 と深溝アイソレ
ーションＤＴとが併用されている。
アイソレーションが示されている。すなわち、半導体基
板１の主面上には、酸化シリコン膜２が埋め込まれた第
１の浅い溝３からなる第１の浅溝アイソレーションＳＴ
1 と、酸化シリコン膜２が埋め込まれた第２の浅い溝４
からなる第２の浅溝アイソレーションＳＴ2 と、酸化シ
リコン膜２が埋め込まれた深い溝５からなる深溝アイソ
レーションＤＴとが形成されており、一つの素子分離領
域に第１の浅溝アイソレーションＳＴ1 と深溝アイソレ
ーションＤＴとが併用されている。
【００２９】図３は、支持基板６上に設けられた絶縁膜
７を介してシリコン単結晶層８が形成されたＳＯＩ基板
に、前記図１に示した第１の浅溝アイソレーションＳＴ
1 と第２の浅溝アイソレーションＳＴ2 とが形成されて
おり、第１の浅溝アイソレーションＳＴ1 を構成する第
１の浅い溝３が、ＳＯＩ基板を構成する絶縁膜７に達し
ている。
７を介してシリコン単結晶層８が形成されたＳＯＩ基板
に、前記図１に示した第１の浅溝アイソレーションＳＴ
1 と第２の浅溝アイソレーションＳＴ2 とが形成されて
おり、第１の浅溝アイソレーションＳＴ1 を構成する第
１の浅い溝３が、ＳＯＩ基板を構成する絶縁膜７に達し
ている。
【００３０】すなわち、第１の浅溝アイソレーションＳ
Ｔ1 と絶縁膜７とによって、完全に半導体素子が形成さ
れる活性領域を囲むことができるので、隣接する半導体
素子を電気的に分離することが可能となる。一方、第２
の浅溝アイソレーションＳＴ2 の直下には電流を流すこ
とができるので、隣接する半導体素子を導通させること
が可能となる。
Ｔ1 と絶縁膜７とによって、完全に半導体素子が形成さ
れる活性領域を囲むことができるので、隣接する半導体
素子を電気的に分離することが可能となる。一方、第２
の浅溝アイソレーションＳＴ2 の直下には電流を流すこ
とができるので、隣接する半導体素子を導通させること
が可能となる。
【００３１】図４は、ＳＯＩ基板に、前記図２に示した
第１の浅溝アイソレーションＳＴ1と、第２の浅溝アイ
ソレーションＳＴ2 と、深溝アイソレーションＤＴとが
形成されており、深溝アイソレーションＤＴを構成する
深い溝５が、ＳＯＩ基板を構成する絶縁膜７に達してい
る。
第１の浅溝アイソレーションＳＴ1と、第２の浅溝アイ
ソレーションＳＴ2 と、深溝アイソレーションＤＴとが
形成されており、深溝アイソレーションＤＴを構成する
深い溝５が、ＳＯＩ基板を構成する絶縁膜７に達してい
る。
【００３２】すなわち、第１の溝型アイソレーションＳ
Ｔ1 と深溝アイソレーションＤＴと絶縁膜７とによっ
て、完全に半導体素子が形成される活性領域を囲むこと
ができるので、隣接する半導体素子を電気的に分離する
ことが可能となる。一方、第２の浅溝アイソレーション
ＳＴ2 の直下には電流を流すことができるので、隣接す
る半導体素子を導通させることが可能となる。
Ｔ1 と深溝アイソレーションＤＴと絶縁膜７とによっ
て、完全に半導体素子が形成される活性領域を囲むこと
ができるので、隣接する半導体素子を電気的に分離する
ことが可能となる。一方、第２の浅溝アイソレーション
ＳＴ2 の直下には電流を流すことができるので、隣接す
る半導体素子を導通させることが可能となる。
【００３３】次に、前記図３に示したアイソレーション
を適用した相補型ＭＯＳＦＥＴ（Complementary Metal
Oxide Semiconductor Field Effect Transistor ；ＣＭ
ＯＳＦＥＴ）の製造方法を図５〜図９を用いて説明す
る。
を適用した相補型ＭＯＳＦＥＴ（Complementary Metal
Oxide Semiconductor Field Effect Transistor ；ＣＭ
ＯＳＦＥＴ）の製造方法を図５〜図９を用いて説明す
る。
【００３４】まず、図５に示すように、ｐ型シリコン単
結晶で構成された支持基板６上に絶縁膜７を介してシリ
コン単結晶層８を形成する。次に、シリコン単結晶層８
の主面上に自己整合法でｐ型ウエル９とｎ型ウエル１０
を形成した後、シリコン単結晶層８上に酸化シリコン膜
１１および窒化シリコン膜１２を順次堆積する。酸化シ
リコン膜１１の厚さは、例えば１０ｎｍであり、窒化シ
リコン膜１２の厚さは、例えば１００ｎｍである。
結晶で構成された支持基板６上に絶縁膜７を介してシリ
コン単結晶層８を形成する。次に、シリコン単結晶層８
の主面上に自己整合法でｐ型ウエル９とｎ型ウエル１０
を形成した後、シリコン単結晶層８上に酸化シリコン膜
１１および窒化シリコン膜１２を順次堆積する。酸化シ
リコン膜１１の厚さは、例えば１０ｎｍであり、窒化シ
リコン膜１２の厚さは、例えば１００ｎｍである。
【００３５】次に、フォトレジストパターンをマスクに
して、後に第１の浅溝アイソレーションＳＴ1 および第
２の浅溝アイソレーションＳＴ2 が形成される素子分離
領域の上記窒化シリコン膜１２を除去する。次いで、第
２の浅溝アイソレーションＳＴ2 を形成する素子分離領
域のシリコン単結晶層８上にフォトレジストパターン１
３を形成する。
して、後に第１の浅溝アイソレーションＳＴ1 および第
２の浅溝アイソレーションＳＴ2 が形成される素子分離
領域の上記窒化シリコン膜１２を除去する。次いで、第
２の浅溝アイソレーションＳＴ2 を形成する素子分離領
域のシリコン単結晶層８上にフォトレジストパターン１
３を形成する。
【００３６】次に、図６に示すように、フォトレジスト
パターン１３をマスクにして第１の浅溝アイソレーショ
ンＳＴ1 が形成される素子分離領域の酸化シリコン膜１
１を除去する。
パターン１３をマスクにして第１の浅溝アイソレーショ
ンＳＴ1 が形成される素子分離領域の酸化シリコン膜１
１を除去する。
【００３７】次いで、図７に示すように、窒化シリコン
膜１２をマスクにしてシリコン単結晶層８をエッチング
する。この際、シリコン単結晶層８と酸化シリコン膜１
１とのエッチング選択比が２０であれば、酸化シリコン
膜１１が除去された素子分離領域と、酸化シリコン膜１
１が残存している素子分離領域とで、シリコン単結晶層
８のエッチング量に約２００ｎｍの差が生じる。従っ
て、酸化シリコン膜１１が除去された素子分離領域に絶
縁膜７に達する第１の浅い溝３が形成されても、酸化シ
リコン膜１１が残存している素子分離領域には、絶縁膜
７に達しない第２の浅い溝４が形成される。
膜１２をマスクにしてシリコン単結晶層８をエッチング
する。この際、シリコン単結晶層８と酸化シリコン膜１
１とのエッチング選択比が２０であれば、酸化シリコン
膜１１が除去された素子分離領域と、酸化シリコン膜１
１が残存している素子分離領域とで、シリコン単結晶層
８のエッチング量に約２００ｎｍの差が生じる。従っ
て、酸化シリコン膜１１が除去された素子分離領域に絶
縁膜７に達する第１の浅い溝３が形成されても、酸化シ
リコン膜１１が残存している素子分離領域には、絶縁膜
７に達しない第２の浅い溝４が形成される。
【００３８】次に、図８に示すように、窒化シリコン膜
１２を熱リン酸によって除去した後、シリコン単結晶層
８上に厚さ約８００ｎｍの酸化シリコン膜２を堆積し、
次いで、例えば化学的機械研磨（Chemical Mechanical
Polishing ；ＣＭＰ）法によって酸化シリコン膜２の表
面を平坦化して、前記第１の浅い溝３および前記第２の
浅い溝４に酸化シリコン膜２を埋め込む。すなわち、第
１の浅い溝３に埋め込まれた酸化シリコン膜２によって
第１の浅溝アイソレーションＳＴ1 が構成され、第２の
浅い溝４に埋め込まれた酸化シリコン膜２によって第２
の浅溝アイソレーションＳＴ2 が構成される。
１２を熱リン酸によって除去した後、シリコン単結晶層
８上に厚さ約８００ｎｍの酸化シリコン膜２を堆積し、
次いで、例えば化学的機械研磨（Chemical Mechanical
Polishing ；ＣＭＰ）法によって酸化シリコン膜２の表
面を平坦化して、前記第１の浅い溝３および前記第２の
浅い溝４に酸化シリコン膜２を埋め込む。すなわち、第
１の浅い溝３に埋め込まれた酸化シリコン膜２によって
第１の浅溝アイソレーションＳＴ1 が構成され、第２の
浅い溝４に埋め込まれた酸化シリコン膜２によって第２
の浅溝アイソレーションＳＴ2 が構成される。
【００３９】次に、図には示さないが、ｐ型ウエル９お
よびｎ型ウエル１０のそれぞれのチャネル領域へｐ型不
純物、例えばボロンを導入して、しきい値電圧制御層を
形成する。その後、図９に示すように、シリコン単結晶
層８の表面にゲート絶縁膜１４を形成し、次いで、例え
ば、リンが導入された多結晶シリコン膜によって構成さ
れるゲート電極１５を形成する。
よびｎ型ウエル１０のそれぞれのチャネル領域へｐ型不
純物、例えばボロンを導入して、しきい値電圧制御層を
形成する。その後、図９に示すように、シリコン単結晶
層８の表面にゲート絶縁膜１４を形成し、次いで、例え
ば、リンが導入された多結晶シリコン膜によって構成さ
れるゲート電極１５を形成する。
【００４０】次に、ｎチャネル型ＭＩＳＦＥＴＱn のソ
ース領域、ドレイン領域を構成する低濃度不純物領域お
よび高濃度不純物領域からなるｎ型半導体領域１６をｐ
型ウエル９に形成し、同様に、ｐチャネル型ＭＩＳＦＥ
ＴＱp のソース領域、ドレイン領域を構成する低濃度不
純物領域および高濃度不純物領域からなるｐ型半導体領
域１７をｎ型ウエル１０に形成する。
ース領域、ドレイン領域を構成する低濃度不純物領域お
よび高濃度不純物領域からなるｎ型半導体領域１６をｐ
型ウエル９に形成し、同様に、ｐチャネル型ＭＩＳＦＥ
ＴＱp のソース領域、ドレイン領域を構成する低濃度不
純物領域および高濃度不純物領域からなるｐ型半導体領
域１７をｎ型ウエル１０に形成する。
【００４１】ｎチャネル型ＭＩＳＦＥＴＱn の基板電流
は第２の浅溝アイソレーションＳＴ2 の直下を通り、基
板電流の引き上げ端子Ｅ1 に流れる。同様にｐチャネル
型ＭＩＳＦＥＴＱp の基板電流は第２の浅溝アイソレー
ションＳＴ2 の直下を通り、基板電流の引き上げ端子Ｅ
2 に流れる。
は第２の浅溝アイソレーションＳＴ2 の直下を通り、基
板電流の引き上げ端子Ｅ1 に流れる。同様にｐチャネル
型ＭＩＳＦＥＴＱp の基板電流は第２の浅溝アイソレー
ションＳＴ2 の直下を通り、基板電流の引き上げ端子Ｅ
2 に流れる。
【００４２】ｎチャネル型ＭＩＳＦＥＴＱn および基板
電流の引き上げ端子Ｅ1 は、第１の浅溝アイソレーショ
ンＳＴ1 と絶縁膜７とによって囲まれ、同様にｐチャネ
ル型ＭＩＳＦＥＴＱp および基板電流の引き上げ端子Ｅ
2 は、第１の浅溝アイソレーションＳＴ1 と絶縁膜７と
によって囲まれており、ｎチャネル型ＭＩＳＦＥＴＱn
とｐチャネル型ＭＩＳＦＥＴＱp とは素子分離領域によ
って完全に分離されている。
電流の引き上げ端子Ｅ1 は、第１の浅溝アイソレーショ
ンＳＴ1 と絶縁膜７とによって囲まれ、同様にｐチャネ
ル型ＭＩＳＦＥＴＱp および基板電流の引き上げ端子Ｅ
2 は、第１の浅溝アイソレーションＳＴ1 と絶縁膜７と
によって囲まれており、ｎチャネル型ＭＩＳＦＥＴＱn
とｐチャネル型ＭＩＳＦＥＴＱp とは素子分離領域によ
って完全に分離されている。
【００４３】次に、図には示さないが、ｎチャネル型Ｍ
ＩＳＦＥＴＱn のソース領域、ドレイン領域の表面およ
びｐチャネル型ＭＩＳＦＥＴＱp のソース領域、ドレイ
ン領域の表面にシリサイド膜を形成する。その後、ＳＯ
Ｉ基板上に堆積した層間絶縁膜にコンタクトホールを開
孔し、次いで、配線層を形成することにより、本実施の
形態１のＣＭＯＳＦＥＴが完成する。
ＩＳＦＥＴＱn のソース領域、ドレイン領域の表面およ
びｐチャネル型ＭＩＳＦＥＴＱp のソース領域、ドレイ
ン領域の表面にシリサイド膜を形成する。その後、ＳＯ
Ｉ基板上に堆積した層間絶縁膜にコンタクトホールを開
孔し、次いで、配線層を形成することにより、本実施の
形態１のＣＭＯＳＦＥＴが完成する。
【００４４】このように、本実施の形態１によれば、各
々の素子分離領域の素子分離特性を満足することのでき
るアイソレーションを同一の製造工程で形成することが
できる。
々の素子分離領域の素子分離特性を満足することのでき
るアイソレーションを同一の製造工程で形成することが
できる。
【００４５】（実施の形態２）図１０は、本発明の他の
実施の形態である底面が半導体基板の表面に対して斜め
になっている溝からなる溝型アイソレーションの構造を
示す半導体基板の要部断面図である。
実施の形態である底面が半導体基板の表面に対して斜め
になっている溝からなる溝型アイソレーションの構造を
示す半導体基板の要部断面図である。
【００４６】図には、互いに深さの異なる３種類の溝型
アイソレーションが示されている。すなわち、半導体基
板１の主面上には、酸化シリコン膜２が埋め込まれた第
１の浅い溝３からなる第１の浅溝アイソレーションＳＴ
1 と、酸化シリコン膜２が埋め込まれた第２の浅い溝４
からなる第２の浅溝アイソレーションＳＴ2 と、酸化シ
リコン膜２が埋め込まれた第３の浅い溝１８からなる第
３の浅溝アイソレーションＳＴ3 とが形成されており、
第３の浅溝アイソレーションＳＴ3 の底面は半導体基板
１の表面に対して斜めとなっている領域を有している。
アイソレーションが示されている。すなわち、半導体基
板１の主面上には、酸化シリコン膜２が埋め込まれた第
１の浅い溝３からなる第１の浅溝アイソレーションＳＴ
1 と、酸化シリコン膜２が埋め込まれた第２の浅い溝４
からなる第２の浅溝アイソレーションＳＴ2 と、酸化シ
リコン膜２が埋め込まれた第３の浅い溝１８からなる第
３の浅溝アイソレーションＳＴ3 とが形成されており、
第３の浅溝アイソレーションＳＴ3 の底面は半導体基板
１の表面に対して斜めとなっている領域を有している。
【００４７】次に、ＳＯＩ基板に形成されたｎｐｎ型バ
イポーラトランジスタに、前記図１０に示した第１の浅
溝アイソレーションＳＴ1 、第２の浅溝アイソレーショ
ンＳＴ2 および第３の浅溝アイソレーションＳＴ3 を適
用した際のｎｐｎ型バイポーラトランジスタの製造方法
を図１１〜図１４を用いて説明する。
イポーラトランジスタに、前記図１０に示した第１の浅
溝アイソレーションＳＴ1 、第２の浅溝アイソレーショ
ンＳＴ2 および第３の浅溝アイソレーションＳＴ3 を適
用した際のｎｐｎ型バイポーラトランジスタの製造方法
を図１１〜図１４を用いて説明する。
【００４８】まず、図１１に示すように、ｐ型シリコン
単結晶で構成された支持基板１９上に絶縁膜２０を介し
て形成されたｎ型のエピタキシャル層２１の表面近傍の
一部に、ｎ型の不純物を導入することによって高濃度不
純物領域２２を形成する。この高濃度不純物領域２２
は、コレクタ引き上げ領域であり、例えば５×１０15ｃ
ｍ-2の濃度のリンイオンを約５０ＫｅＶの加速エネルギ
ーでエピタキシャル層２１に打ち込むことによって形成
される。なお、図には示していないが、エピタキシャル
層２１の深い領域にｎ型のコレクタ埋め込み層を形成し
てもよい。
単結晶で構成された支持基板１９上に絶縁膜２０を介し
て形成されたｎ型のエピタキシャル層２１の表面近傍の
一部に、ｎ型の不純物を導入することによって高濃度不
純物領域２２を形成する。この高濃度不純物領域２２
は、コレクタ引き上げ領域であり、例えば５×１０15ｃ
ｍ-2の濃度のリンイオンを約５０ＫｅＶの加速エネルギ
ーでエピタキシャル層２１に打ち込むことによって形成
される。なお、図には示していないが、エピタキシャル
層２１の深い領域にｎ型のコレクタ埋め込み層を形成し
てもよい。
【００４９】次に、エピタキシャル層２１の結晶性を回
復させるために、例えば９５０℃の温度で約１０分間、
ＳＯＩ基板に窒素雰囲気中で熱処理を施した後、エピタ
キシャル層２１の表面を酸化処理することによって、エ
ピタキシャル層２１の表面に酸化シリコン膜２３を形成
する。
復させるために、例えば９５０℃の温度で約１０分間、
ＳＯＩ基板に窒素雰囲気中で熱処理を施した後、エピタ
キシャル層２１の表面を酸化処理することによって、エ
ピタキシャル層２１の表面に酸化シリコン膜２３を形成
する。
【００５０】この際、上記高濃度不純物領域２２上に形
成される酸化シリコン膜２３ａの厚さは、高濃度不純物
領域２２以外の領域上に形成される酸化シリコン膜２３
の厚さよりも厚くなる。最も薄い酸化シリコン膜２３ｂ
の厚さを例えば約１０ｎｍとすると、酸化シリコン膜２
３ａの厚さは約３０ｎｍとなる。さらに、エピタキシャ
ル層２１の結晶性を回復させるためにＳＯＩ基板に施さ
れる上記熱処理によって、高濃度不純物領域２２を構成
する不純物は周辺に徐々に拡散するため、酸化シリコン
膜２３の厚さは、高濃度不純物領域２２からその周辺に
かけて徐々に薄くなる。
成される酸化シリコン膜２３ａの厚さは、高濃度不純物
領域２２以外の領域上に形成される酸化シリコン膜２３
の厚さよりも厚くなる。最も薄い酸化シリコン膜２３ｂ
の厚さを例えば約１０ｎｍとすると、酸化シリコン膜２
３ａの厚さは約３０ｎｍとなる。さらに、エピタキシャ
ル層２１の結晶性を回復させるためにＳＯＩ基板に施さ
れる上記熱処理によって、高濃度不純物領域２２を構成
する不純物は周辺に徐々に拡散するため、酸化シリコン
膜２３の厚さは、高濃度不純物領域２２からその周辺に
かけて徐々に薄くなる。
【００５１】次に、エピタキシャル層２１上に窒化シリ
コン膜２４を約１００ｎｍ堆積した後、フォトレジスト
パターンをマスクにしてこの窒化シリコン膜２４を加工
し、活性領域となるエピタキシャル層２１上に窒化シリ
コン膜２４を残す。次いで、第１の浅溝アイソレーショ
ンＳＴ1 が形成される素子分離領域の酸化シリコン膜２
３を除去する。
コン膜２４を約１００ｎｍ堆積した後、フォトレジスト
パターンをマスクにしてこの窒化シリコン膜２４を加工
し、活性領域となるエピタキシャル層２１上に窒化シリ
コン膜２４を残す。次いで、第１の浅溝アイソレーショ
ンＳＴ1 が形成される素子分離領域の酸化シリコン膜２
３を除去する。
【００５２】次に、図１２に示すように、窒化シリコン
膜２４をマスクにして酸化シリコン膜２３およびエピタ
キシャル層２１を順次エッチングすることによって、第
２の浅い溝４および第３の浅い溝１８を形成する。この
際、エピタキシャル層２１と酸化シリコン膜２３とのエ
ッチング選択比が２０あれば、酸化シリコン膜２３が約
１０ｎｍ形成された領域と、酸化シリコン膜２３が約３
０ｎｍ形成された領域とで、エピタキシャル層２１のエ
ッチング量に約２００ｎｍの差が生じる。
膜２４をマスクにして酸化シリコン膜２３およびエピタ
キシャル層２１を順次エッチングすることによって、第
２の浅い溝４および第３の浅い溝１８を形成する。この
際、エピタキシャル層２１と酸化シリコン膜２３とのエ
ッチング選択比が２０あれば、酸化シリコン膜２３が約
１０ｎｍ形成された領域と、酸化シリコン膜２３が約３
０ｎｍ形成された領域とで、エピタキシャル層２１のエ
ッチング量に約２００ｎｍの差が生じる。
【００５３】従って、酸化シリコン膜２３が約１０ｎｍ
形成された素子分離領域のエピタキシャル層２１には、
底面がエピタキシャル層２１の表面とほぼ平行な第２の
浅い溝４が形成されるが、酸化シリコン膜２３が約１０
〜３０ｎｍ形成された素子分離領域のエピタキシャル層
２１には、酸化シリコン膜２３の膜厚に依存した深さを
有する第３の浅い溝１８が形成される。すなわち、高濃
度不純物領域２２からその周辺にかけて、酸化シリコン
膜２３の厚さが徐々に薄くなっているので、第３の浅い
溝１８は、高濃度不純物領域２２から離れるに従って徐
々に深くなっている。
形成された素子分離領域のエピタキシャル層２１には、
底面がエピタキシャル層２１の表面とほぼ平行な第２の
浅い溝４が形成されるが、酸化シリコン膜２３が約１０
〜３０ｎｍ形成された素子分離領域のエピタキシャル層
２１には、酸化シリコン膜２３の膜厚に依存した深さを
有する第３の浅い溝１８が形成される。すなわち、高濃
度不純物領域２２からその周辺にかけて、酸化シリコン
膜２３の厚さが徐々に薄くなっているので、第３の浅い
溝１８は、高濃度不純物領域２２から離れるに従って徐
々に深くなっている。
【００５４】さらに、第２の浅い溝４および第３の浅い
溝１８を形成すると同時に、エピタキシャル層２１のみ
をエッチングすることによって、絶縁膜２０に達する第
１の浅い溝３が形成される。
溝１８を形成すると同時に、エピタキシャル層２１のみ
をエッチングすることによって、絶縁膜２０に達する第
１の浅い溝３が形成される。
【００５５】次に、図１３に示すように、窒化シリコン
膜２４を熱リン酸によって除去した後、ＳＯＩ基板上に
厚さ約８００ｎｍの酸化シリコン膜２５を堆積し、次い
で、例えばＣＭＰ法によって、上記酸化シリコン膜２５
の表面を平坦化して、第１の浅い溝３、第２の浅い溝４
および第３の浅い溝１８に酸化シリコン膜２５を埋め込
む。すなわち、第１の浅い溝３に埋め込まれた酸化シリ
コン膜２５によって第１の浅溝アイソレーションＳＴ1
が構成され、第２の浅い溝４に埋め込まれた酸化シリコ
ン膜２５によって第２の浅溝アイソレーションＳＴ2 が
構成され、第３の浅い溝１８に埋め込まれた酸化シリコ
ン膜２５によって第３の浅溝アイソレーションＳＴ3 が
構成される。
膜２４を熱リン酸によって除去した後、ＳＯＩ基板上に
厚さ約８００ｎｍの酸化シリコン膜２５を堆積し、次い
で、例えばＣＭＰ法によって、上記酸化シリコン膜２５
の表面を平坦化して、第１の浅い溝３、第２の浅い溝４
および第３の浅い溝１８に酸化シリコン膜２５を埋め込
む。すなわち、第１の浅い溝３に埋め込まれた酸化シリ
コン膜２５によって第１の浅溝アイソレーションＳＴ1
が構成され、第２の浅い溝４に埋め込まれた酸化シリコ
ン膜２５によって第２の浅溝アイソレーションＳＴ2 が
構成され、第３の浅い溝１８に埋め込まれた酸化シリコ
ン膜２５によって第３の浅溝アイソレーションＳＴ3 が
構成される。
【００５６】次に、ＳＯＩ基板上にｐ型の不純物、例え
ばボロンが添加された多結晶シリコン膜２６および酸化
シリコン膜２７を順次堆積する。次いで、フォトレジス
トパターンをマスクにして酸化シリコン膜２７および多
結晶シリコン膜２６を順次エッチングし、ベース引き出
し領域以外の酸化シリコン膜２７および多結晶シリコン
膜２６を除去する。加工された多結晶シリコン膜２６は
ベース引き出し電極を構成する。
ばボロンが添加された多結晶シリコン膜２６および酸化
シリコン膜２７を順次堆積する。次いで、フォトレジス
トパターンをマスクにして酸化シリコン膜２７および多
結晶シリコン膜２６を順次エッチングし、ベース引き出
し領域以外の酸化シリコン膜２７および多結晶シリコン
膜２６を除去する。加工された多結晶シリコン膜２６は
ベース引き出し電極を構成する。
【００５７】この後、ｐ型の不純物、例えばフッ化ボロ
ンをイオン打ち込み法によってエピタキシャル層２１へ
導入する。次いで、ＳＯＩ基板に熱処理を施すことによ
って、エピタキシャル層２１に上記ｐ型の不純物によっ
て構成される真性ベース領域２８が形成される。同時に
多結晶シリコン膜２６に添加されたｐ型の不純物（ボロ
ン）がエピタキシャル層２１へ拡散してｐ型の外部ベー
ス拡散層２９を形成する。
ンをイオン打ち込み法によってエピタキシャル層２１へ
導入する。次いで、ＳＯＩ基板に熱処理を施すことによ
って、エピタキシャル層２１に上記ｐ型の不純物によっ
て構成される真性ベース領域２８が形成される。同時に
多結晶シリコン膜２６に添加されたｐ型の不純物（ボロ
ン）がエピタキシャル層２１へ拡散してｐ型の外部ベー
ス拡散層２９を形成する。
【００５８】バイポーラトランジスタの全ては、第１の
浅溝アイソレーションＳＴ1 と絶縁膜２０とによって囲
まれており、周辺の半導体素子とは完全に分離されてい
るが、真性ベース領域２８は、第３の溝型アイソレーシ
ョンＳＴ3 下のエピタキシャル層２１を介してコレクタ
引き上げ領域と接している。
浅溝アイソレーションＳＴ1 と絶縁膜２０とによって囲
まれており、周辺の半導体素子とは完全に分離されてい
るが、真性ベース領域２８は、第３の溝型アイソレーシ
ョンＳＴ3 下のエピタキシャル層２１を介してコレクタ
引き上げ領域と接している。
【００５９】次に、ＳＯＩ基板上に酸化シリコン膜３０
を堆積した後、この酸化シリコン膜３０を、例えばＲＩ
Ｅ（Reactive Ion Etching）法でエッチングして、酸化
シリコン膜２７および多結晶シリコン膜２６の側壁に酸
化シリコン膜３０からなるサイドウォールスペーサを形
成する。
を堆積した後、この酸化シリコン膜３０を、例えばＲＩ
Ｅ（Reactive Ion Etching）法でエッチングして、酸化
シリコン膜２７および多結晶シリコン膜２６の側壁に酸
化シリコン膜３０からなるサイドウォールスペーサを形
成する。
【００６０】次に、真性ベース領域２８の表面を露出し
た後、ＳＯＩ基板上にｎ型の不純物、例えばリンが添加
された多結晶シリコン膜３１を堆積し、次いで、フォト
レジストパターンをマスクにしてこの多結晶シリコン膜
３１をエッチングする。
た後、ＳＯＩ基板上にｎ型の不純物、例えばリンが添加
された多結晶シリコン膜３１を堆積し、次いで、フォト
レジストパターンをマスクにしてこの多結晶シリコン膜
３１をエッチングする。
【００６１】次に、ＳＯＩ基板上にパッシベーション膜
（図示せず）を堆積した後、ＳＯＩ基板に熱処理を施す
ことによって、多結晶シリコン膜３１に添加されたｎ型
の不純物をエピタキシャル層２１へ拡散させて、ｎ型の
エミッタ領域３２を形成する。
（図示せず）を堆積した後、ＳＯＩ基板に熱処理を施す
ことによって、多結晶シリコン膜３１に添加されたｎ型
の不純物をエピタキシャル層２１へ拡散させて、ｎ型の
エミッタ領域３２を形成する。
【００６２】次に、図には示さないが、フォトレジスト
パターンをマスクにしてパッシベーション膜をエッチン
グすることにより、高濃度不純物領域２２上と、多結晶
シリコン膜３１上と、多結晶シリコン膜２６上とにそれ
ぞれコンタクトホールを形成した後、ＳＯＩ基板上に金
属膜を堆積する。次いで、フォトレジストパターンをマ
スクにしてこの金属膜をエッチングし、コンタクトホー
ルを通して高濃度不純物領域２２に接するコレクタ電極
Ｃと、エミッタ領域３２上の多結晶シリコン膜３１に接
するエミッタ電極Ｅと、外部ベース拡散層２９を介して
真性ベース領域２８に接続されたベース引き出し電極
（多結晶シリコン膜２６）に接するベース電極Ｂをそれ
ぞれ形成することにより、ｎｐｎ型バイポーラトランジ
スタが完成する。
パターンをマスクにしてパッシベーション膜をエッチン
グすることにより、高濃度不純物領域２２上と、多結晶
シリコン膜３１上と、多結晶シリコン膜２６上とにそれ
ぞれコンタクトホールを形成した後、ＳＯＩ基板上に金
属膜を堆積する。次いで、フォトレジストパターンをマ
スクにしてこの金属膜をエッチングし、コンタクトホー
ルを通して高濃度不純物領域２２に接するコレクタ電極
Ｃと、エミッタ領域３２上の多結晶シリコン膜３１に接
するエミッタ電極Ｅと、外部ベース拡散層２９を介して
真性ベース領域２８に接続されたベース引き出し電極
（多結晶シリコン膜２６）に接するベース電極Ｂをそれ
ぞれ形成することにより、ｎｐｎ型バイポーラトランジ
スタが完成する。
【００６３】このように、本実施の形態２によれば、底
面がＳＯＩ基板の表面に対して斜めになっている溝から
なる第３の浅溝アイソレーションＳＴ3 を形成すること
ができ、これをｎｐｎ型バイポーラトランジスタのコレ
クタ電極が形成される活性領域の周辺に設けられる素子
分離領域に適用することによって、コレクタ引き出し領
域が広くなり、コレクタ・ベース間の寄生容量およびコ
レクタ寄生抵抗を低減することができて、ｎｐｎ型バイ
ポーラトランジスタの遅延時間を短くすることができ
る。
面がＳＯＩ基板の表面に対して斜めになっている溝から
なる第３の浅溝アイソレーションＳＴ3 を形成すること
ができ、これをｎｐｎ型バイポーラトランジスタのコレ
クタ電極が形成される活性領域の周辺に設けられる素子
分離領域に適用することによって、コレクタ引き出し領
域が広くなり、コレクタ・ベース間の寄生容量およびコ
レクタ寄生抵抗を低減することができて、ｎｐｎ型バイ
ポーラトランジスタの遅延時間を短くすることができ
る。
【００６４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６６】本発明によれば、互いに形状の異なる２種
類以上のアイソレーションを同一の製造工程にて形成す
ることが可能となるので、製造工程数を増加させること
なく、各々の素子分離領域の素子分離特性に応じた最適
な形状を有するアイソレーションを形成することができ
て、半導体集積回路装置の高性能化を実現することがで
きる。
類以上のアイソレーションを同一の製造工程にて形成す
ることが可能となるので、製造工程数を増加させること
なく、各々の素子分離領域の素子分離特性に応じた最適
な形状を有するアイソレーションを形成することができ
て、半導体集積回路装置の高性能化を実現することがで
きる。
【図１】本発明の一実施の形態である半導体基板に形成
された溝型アイソレーションを示す半導体基板の要部断
面図である。
された溝型アイソレーションを示す半導体基板の要部断
面図である。
【図２】本発明の一実施の形態である半導体基板に形成
された溝型アイソレーションを示す半導体基板の要部断
面図である。
された溝型アイソレーションを示す半導体基板の要部断
面図である。
【図３】本発明の一実施の形態であるＳＯＩ基板に形成
された溝型アイソレーションを示す半導体基板の要部断
面図である。
された溝型アイソレーションを示す半導体基板の要部断
面図である。
【図４】本発明の一実施の形態であるＳＯＩ基板に形成
された溝型アイソレーションを示すＳＯＩ基板の要部断
面図である。
された溝型アイソレーションを示すＳＯＩ基板の要部断
面図である。
【図５】本発明の一実施の形態であるＳＯＩ基板に形成
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
【図６】本発明の一実施の形態であるＳＯＩ基板に形成
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
【図７】本発明の一実施の形態であるＳＯＩ基板に形成
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
【図８】本発明の一実施の形態であるＳＯＩ基板に形成
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
【図９】本発明の一実施の形態であるＳＯＩ基板に形成
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
された溝型アイソレーションを適用したＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
【図１０】本発明の他の実施の形態である半導体基板に
形成された溝型アイソレーションを示す半導体基板の要
部断面図である。
形成された溝型アイソレーションを示す半導体基板の要
部断面図である。
【図１１】本発明の他の実施の形態であるＳＯＩ基板に
形成された溝型アイソレーションを適用したｎｐｎ型バ
イポーラトランジスタの製造方法を示すＳＯＩ基板の要
部断面図である。
形成された溝型アイソレーションを適用したｎｐｎ型バ
イポーラトランジスタの製造方法を示すＳＯＩ基板の要
部断面図である。
【図１２】本発明の他の実施の形態であるＳＯＩ基板に
形成された溝型アイソレーションを適用したｎｐｎ型バ
イポーラトランジスタの製造方法を示すＳＯＩ基板の要
部断面図である。
形成された溝型アイソレーションを適用したｎｐｎ型バ
イポーラトランジスタの製造方法を示すＳＯＩ基板の要
部断面図である。
【図１３】本発明の他の実施の形態であるＳＯＩ基板に
形成された溝型アイソレーションを適用したｎｐｎ型バ
イポーラトランジスタの製造方法を示すＳＯＩ基板の要
部断面図である。
形成された溝型アイソレーションを適用したｎｐｎ型バ
イポーラトランジスタの製造方法を示すＳＯＩ基板の要
部断面図である。
【図１４】本発明の他の実施の形態であるＳＯＩ基板に
形成された溝型アイソレーションを適用したｎｐｎ型バ
イポーラトランジスタの製造方法を示すＳＯＩ基板の要
部断面図である。
形成された溝型アイソレーションを適用したｎｐｎ型バ
イポーラトランジスタの製造方法を示すＳＯＩ基板の要
部断面図である。
１ 半導体基板 ２ 酸化シリコン膜 ３ 第１の浅い溝 ４ 第２の浅い溝 ５ 深い溝 ６ 支持基板 ７ 絶縁膜 ８ シリコン単結晶層 ９ ｐ型ウエル １０ ｎ型ウエル １１ 酸化シリコン膜 １２ 窒化シリコン膜 １３ フォトレジストパターン １４ ゲート絶縁膜 １５ ゲート電極 １６ ｎ型半導体領域 １７ ｐ型半導体領域 １８ 第３の浅い溝 １９ 支持基板 ２０ 絶縁膜 ２１ エピタキシャル層 ２２ 高濃度不純物領域 ２３ 酸化シリコン膜 ２３ａ 酸化シリコン膜 ２３ｂ 酸化シリコン膜 ２４ 窒化シリコン膜 ２５ 酸化シリコン膜 ２６ 多結晶シリコン膜 ２７ 酸化シリコン膜 ２８ 真性ベース領域 ２９ 外部ベース拡散層 ３０ 酸化シリコン膜 ３１ 多結晶シリコン膜 ３２ エミッタ領域 ＳＴ1 第１の浅溝アイソレーション ＳＴ2 第２の浅溝アイソレーション ＳＴ3 第３の浅溝アイソレーション ＤＴ 深溝アイソレーション Ｑn ｎチャネル型ＭＩＳＦＥＴ Ｑp ｐチャネル型ＭＩＳＦＥＴ Ｅ1 基板電流の引き上げ端子 Ｅ2 基板電流の引き上げ端子 Ｃ コレクタ電極 Ｂ ベース電極 Ｅ エミッタ電極
Claims (9)
- 【請求項１】 隣接する半導体素子を互いに電気的に分
離する複数の素子分離領域が半導体基板の主面上に設け
られた半導体集積回路装置であって、前記複数の素子分
離領域は、互いに異なる深さの溝を有する少なくとも２
種類の溝型アイソレーションによって構成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 隣接する半導体素子を互いに電気的に分
離する複数の素子分離領域がＳＯＩ基板を構成する半導
体単結晶層の主面上に設けられた半導体集積回路装置で
あって、前記複数の素子分離領域は、互いに異なる深さ
の溝を有する少なくとも２種類の溝型アイソレーション
によって構成されており、少なくとも１種類の溝型アイ
ソレーションを構成する溝が、前記ＳＯＩ基板を構成す
る絶縁膜に達していることを特徴とする半導体集積回路
装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、少なくとも１種類の溝型アイソレーショ
ンを構成する溝の底面が、前記半導体基板または前記Ｓ
ＯＩ基板の表面に対して斜めになっていることを特徴と
する半導体集積回路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置において、互いに異なる深さの溝を有する少な
くとも２種類の溝型アイソレーションが、一つの素子分
離領域に形成されていることを特徴とする半導体集積回
路装置。 - 【請求項５】 隣接する半導体素子を互いに電気的に分
離する複数の素子分離領域が溝型アイソレーションによ
って構成されたバイポーラトランジスタを有し、前記バ
イポーラトランジスタがＳＯＩ基板を構成する半導体単
結晶層の主面上に設けられた半導体集積回路装置であっ
て、前記バイポーラトランジスタを構成するコレクタ引
き出し領域を包囲する素子分離領域は、前記コレクタ引
き出し領域から離れるに従って次第に深くなる溝からな
る溝型アイソレーションによって構成されており、前記
バイポーラトランジスタの全てを包囲する素子分離領域
は、前記ＳＯＩ基板を構成する絶縁膜に達する溝からな
る溝型アイソレーションによって構成されていることを
特徴とする半導体集積回路装置。 - 【請求項６】 隣接する半導体素子を互いに電気的に分
離する複数の素子分離領域がＳＯＩ基板を構成する半導
体単結晶層の主面上に設けられており、前記複数の素子
分離領域は、前記ＳＯＩ基板を構成する絶縁膜に達する
相対的に深い溝からなる溝型アイソレーションによって
構成された第１の素子分離領域と、前記ＳＯＩ基板を構
成する絶縁膜に達しない相対的に浅い溝からなる溝型ア
イソレーションによって構成された第２の素子分離領域
とを有する半導体集積回路装置の製造方法であって、
(a).前記ＳＯＩ基板上に第１の酸化シリコン膜および窒
化シリコン膜を順次形成する工程と、(b).前記第１の素
子分離領域と前記第２の素子分離領域とに形成された前
記窒化シリコン膜を除去する工程と、(c).前記第１の素
子分離領域に形成された前記第１の酸化シリコン膜を除
去する工程と、(d).前記窒化シリコン膜をマスクにし
て、前記第１の素子分離領域の前記半導体単結晶層をエ
ッチングして、前記相対的に深い溝を前記半導体単結晶
層に形成し、同時に前記第２の素子分離領域の前記第１
の酸化シリコン膜および前記半導体単結晶層を順次エッ
チングして、前記相対的に浅い溝を前記半導体単結晶層
に形成する工程と、(e).前記窒化シリコン膜を除去する
工程と、(f).前記ＳＯＩ基板上に第２の酸化シリコン膜
を堆積した後、前記第２の酸化シリコン膜の表面を平坦
化して、前記相対的に深い溝と、前記相対的に浅い溝と
に前記第２の酸化シリコン膜を埋め込む工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 隣接する半導体素子を互いに電気的に分
離する複数の素子分離領域がＳＯＩ基板を構成する半導
体単結晶層の主面上に設けられており、前記複数の素子
分離領域は、底面が前記ＳＯＩ基板の表面に対して斜め
になっている溝からなる溝型アイソレーションによって
構成された素子分離領域を有する半導体集積回路装置の
製造方法であって、(a).前記溝型アイソレーションによ
って構成される素子分離領域によって包囲される活性領
域に、前記半導体単結晶層と同じ導電型の不純物を導入
する工程と、(b).前記ＳＯＩ基板に酸化処理を施すこと
によって、前記溝型アイソレーションによって構成され
る素子分離領域の前記半導体単結晶層の表面に、前記活
性領域から離れるに従って次第に薄くなる第１の酸化シ
リコン膜を形成する工程と、(c).前記ＳＯＩ基板上に窒
化シリコン膜を形成した後、前記溝型アイソレーション
によって構成される素子分離領域に形成された前記窒化
シリコン膜を除去する工程と、(d).前記窒化シリコン膜
をマスクにして、前記溝型アイソレーションによって構
成される素子分離領域の前記第１の酸化シリコン膜およ
び前記半導体単結晶層を順次エッチングして、底面が前
記ＳＯＩ基板の表面に対して斜めになっている前記溝を
前記半導体単結晶層に形成する工程と、(e).前記窒化シ
リコン膜を除去する工程と、(f).前記ＳＯＩ基板上に第
２の酸化シリコン膜を堆積した後、前記第２の酸化シリ
コン膜の表面を平坦化して、底面が前記ＳＯＩ基板の表
面に対して斜めになっている前記溝に前記第２の酸化シ
リコン膜を埋め込む工程とを有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項８】 隣接する半導体素子を互いに電気的に分
離する複数の素子分離領域がＳＯＩ基板を構成する半導
体単結晶層の主面上に設けられており、前記複数の素子
分離領域は、前記ＳＯＩ基板を構成する絶縁膜に達する
相対的に深い溝からなる第１の溝型アイソレーションお
よび前記ＳＯＩ基板を構成する絶縁膜に達しない相対的
に浅い溝からなる第２の溝型アイソレーションによって
構成された素子分離領域を有する半導体集積回路装置の
製造方法であって、(a).前記ＳＯＩ基板上に第１の酸化
シリコン膜および窒化シリコン膜を順次形成する工程
と、(b).前記第１の溝型アイソレーションおよび前記第
２の溝型アイソレーションによって構成される素子分離
領域に形成された前記窒化シリコン膜を除去する工程
と、(c).前記第１の溝型アイソレーションによって構成
される素子分離領域に形成された前記第１の酸化シリコ
ン膜を除去する工程と、(d).前記窒化シリコン膜をマス
クにして、前記第１の溝型アイソレーションによって構
成される素子分離領域の前記半導体単結晶層をエッチン
グして、前記相対的に深い溝を前記半導体単結晶層に形
成し、同時に前記第２の溝型アイソレーションによって
構成される素子分離領域の前記第１の酸化シリコン膜お
よび前記半導体単結晶層を順次エッチングして、前記相
対的に浅い溝を前記半導体単結晶層に形成する工程と、
(e).前記窒化シリコン膜を除去する工程と、(f).前記Ｓ
ＯＩ基板上に第２の酸化シリコン膜を堆積した後、前記
第２の酸化シリコン膜の表面を平坦化して、前記相対的
に深い溝と、前記相対的に浅い溝とに前記第２の酸化シ
リコン膜を埋め込む工程とを有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項９】 隣接する半導体素子を互いに電気的に分
離する複数の素子分離領域がＳＯＩ基板を構成する半導
体単結晶層の主面上に設けられており、前記複数の素子
分離領域は、前記ＳＯＩ基板を構成する絶縁膜に達する
相対的に深い溝からなる第１の溝型アイソレーションお
よび底面が前記ＳＯＩ基板の表面に対して斜めになって
いる相対的に浅い溝からなる第２の溝型アイソレーショ
ンによって構成された素子分離領域を有している半導体
集積回路装置の製造方法であって、(a).前記第２の溝型
アイソレーションによって構成される素子分離領域によ
って包囲される活性領域に、前記半導体単結晶層と同じ
導電型の不純物を導入する工程と、(b).前記ＳＯＩ基板
に酸化処理を施すことによって、前記第２の溝型アイソ
レーションによって構成される素子分離領域の前記半導
体単結晶層の表面に、前記活性領域から離れるに従って
次第に薄くなる第１の酸化シリコン膜を形成し、同時に
前記第１の溝型アイソレーションによって構成される素
子分離領域の前記半導体単結晶層の表面に、ほぼ均一な
厚さの相対的に薄い第１の酸化シリコン膜を形成する工
程と、(c).前記ＳＯＩ基板上に窒化シリコン膜を形成し
た後、前記第１の溝型アイソレーションおよび前記第２
の溝型アイソレーションによって構成される素子分離領
域に形成された前記窒化シリコン膜を除去する工程と、
(d).前記第１の溝型アイソレーションによって構成され
る素子分離領域に形成された前記第１の酸化シリコン膜
を除去する工程と、(e).前記窒化シリコン膜をマスクに
して、前記第１の溝型アイソレーションによって構成さ
れる素子分離領域の前記半導体単結晶層をエッチングし
て、前記相対的に深い溝を前記半導体単結晶層に形成
し、同時に前記第２の溝型アイソレーションによって構
成される素子分離領域の前記第１の酸化シリコン膜およ
び前記半導体単結晶層を順次エッチングして、底面が前
記ＳＯＩ基板の表面に対して斜めになっている前記相対
的に浅い溝を前記半導体単結晶層に形成する工程と、
(f).前記窒化シリコン膜を除去する工程と、(g).前記Ｓ
ＯＩ基板上に第２の酸化シリコン膜を堆積した後、前記
第２の酸化シリコン膜の表面を平坦化して、前記相対的
に深い溝と、底面が前記ＳＯＩ基板の表面に対して斜め
になっている前記相対的に浅い溝とに前記第２の酸化シ
リコン膜を埋め込む工程とを有することを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053997A JPH11251426A (ja) | 1998-03-05 | 1998-03-05 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053997A JPH11251426A (ja) | 1998-03-05 | 1998-03-05 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251426A true JPH11251426A (ja) | 1999-09-17 |
Family
ID=12958258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10053997A Pending JPH11251426A (ja) | 1998-03-05 | 1998-03-05 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057286A (ja) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | 半導体装置 |
| CN111162008A (zh) * | 2018-11-07 | 2020-05-15 | 三菱电机株式会社 | 半导体装置及其制造方法 |
-
1998
- 1998-03-05 JP JP10053997A patent/JPH11251426A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057286A (ja) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | 半導体装置 |
| JP4573963B2 (ja) * | 2000-08-08 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN111162008A (zh) * | 2018-11-07 | 2020-05-15 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN111162008B (zh) * | 2018-11-07 | 2023-04-28 | 三菱电机株式会社 | 半导体装置及其制造方法 |
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