JPS61127147A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に係り、特にバイポーラトランジ
スタ、ＭＯＳトランジスタ等の複数の半導体素子を同一
基板上の導電盤の異なるウェル領域に形成された半導体
装置に関する。
スタ、ＭＯＳトランジスタ等の複数の半導体素子を同一
基板上の導電盤の異なるウェル領域に形成された半導体
装置に関する。
第２図に従来の半導体装置の一例として相補部ＭＯＳト
ランジスタ（ＰチャンネルとＮチャンネルを同時に含む
ＣＭ、ＯＳトランジスタ）の断面図を示す。同図におい
て、Ｐ−型半導体基板１の表面にＮ” （高濃度Ｎ型）
埋込層２が形成され、さらにＮ＋埋込層２を囲んでＰ”
Ｃ高濃度Ｐ型）埋込領域３が形成されている。Ｎｏ
及びＰ３埋込領域２，３の上にＮウェル領域２０．Ｐウ
ェル領域３０がそれぞれ形成されている。Ｎウェルｌｉ
［２０には、Ｐ０型ソースおよびＰ０型ドレイン９、ゲ
ート醗化膜７、ゲート電極８によって構成されたＰＭＯ
Ｓトランジスタ６２が形成されているっまた、Ｐウェル
領域３０にはＮ１型ソースおよびドレイン６によって構
成されたＮＭＯＳトランジスタ６１が形成されている。
ランジスタ（ＰチャンネルとＮチャンネルを同時に含む
ＣＭ、ＯＳトランジスタ）の断面図を示す。同図におい
て、Ｐ−型半導体基板１の表面にＮ” （高濃度Ｎ型）
埋込層２が形成され、さらにＮ＋埋込層２を囲んでＰ”
Ｃ高濃度Ｐ型）埋込領域３が形成されている。Ｎｏ
及びＰ３埋込領域２，３の上にＮウェル領域２０．Ｐウ
ェル領域３０がそれぞれ形成されている。Ｎウェルｌｉ
［２０には、Ｐ０型ソースおよびＰ０型ドレイン９、ゲ
ート醗化膜７、ゲート電極８によって構成されたＰＭＯ
Ｓトランジスタ６２が形成されているっまた、Ｐウェル
領域３０にはＮ１型ソースおよびドレイン６によって構
成されたＮＭＯＳトランジスタ６１が形成されている。
ＰＭＯ８）う／ジスタロ２とＮＭＯＳトランジスタ６１
の素子分離はフィールド酸化膜１１と呼ばれる厚い酸化
膜及びＰウェル３０．Ｎウェル２０、Ｐ０埋込領域３゜
Ｎ＋埋込領域２とで構成されるＰＮ接合とにより分離さ
れている。この様な素子分離方法は一般にＬＯＧＯ８分
離法と呼ばれる。
の素子分離はフィールド酸化膜１１と呼ばれる厚い酸化
膜及びＰウェル３０．Ｎウェル２０、Ｐ０埋込領域３゜
Ｎ＋埋込領域２とで構成されるＰＮ接合とにより分離さ
れている。この様な素子分離方法は一般にＬＯＧＯ８分
離法と呼ばれる。
上述の構成においては、Ｎ０埋込領域２、Ｐ９埋込領域
３が存在するために各ウェル層２０゜３０の抵抗がそれ
ぞれ小さくなり、両埋込領域２゜３の存在しない素子に
比べてラッチアップ耐量が向上するものである。
３が存在するために各ウェル層２０゜３０の抵抗がそれ
ぞれ小さくなり、両埋込領域２゜３の存在しない素子に
比べてラッチアップ耐量が向上するものである。
しかし、第２図の従来例では、ＰＭＯＳトランジスタ６
２およびＮＭＯ８トランジスタロ１の両者のしきい電圧
を確保するためＮウェル２０、Ｐウェル３０の濃度をあ
まり高くすることができず、ここでの少数キャリアの拡
散長が長くなり図中に矢印で示した経路のｐｎｐおよび
ｎｐｎ寄生バイポーラの電流増幅率を小さくできず、し
たがって上記の寄生バイポーラに基づくラッチアップ現
象の解消には限界があったものである。
２およびＮＭＯ８トランジスタロ１の両者のしきい電圧
を確保するためＮウェル２０、Ｐウェル３０の濃度をあ
まり高くすることができず、ここでの少数キャリアの拡
散長が長くなり図中に矢印で示した経路のｐｎｐおよび
ｎｐｎ寄生バイポーラの電流増幅率を小さくできず、し
たがって上記の寄生バイポーラに基づくラッチアップ現
象の解消には限界があったものである。
一方、第３図に示す様な従来例（応用物理学会予稿集、
１９８２年３月）があり、この従来例では、ＮＭＯ８ト
ランジスタロ２とＰＭＯ８トランジスタロ１とが１μｍ
幅、５．５μｍ深さの酸化膜と多結晶シリコンとからな
る絶縁物２１で分離されている。前記絶縁物２１の深さ
を犬きくすることにより図中に矢印■で示すｐｎｐ寄生
バイポーラのベース層を実効的に長くしてｐｎｐ寄生バ
イポーラの電流増加率の低下とこれによるラッチアップ
耐量の増加を図るというものである。しかし、矢印■で
示した部分のｎｐｎ寄生バイボー２は縦型のトランジス
タであること、及び、ベース層であるＰウェル３０に第
２図で示し友従来例に見られるＰ４埋込領域３が設けら
れていない、ことなどの点から前記ｎｐｎ寄生バイポー
ラの電流増幅率は第２図の従来例に比べて１ケタ位大き
いものと予想される。
１９８２年３月）があり、この従来例では、ＮＭＯ８ト
ランジスタロ２とＰＭＯ８トランジスタロ１とが１μｍ
幅、５．５μｍ深さの酸化膜と多結晶シリコンとからな
る絶縁物２１で分離されている。前記絶縁物２１の深さ
を犬きくすることにより図中に矢印■で示すｐｎｐ寄生
バイポーラのベース層を実効的に長くしてｐｎｐ寄生バ
イポーラの電流増加率の低下とこれによるラッチアップ
耐量の増加を図るというものである。しかし、矢印■で
示した部分のｎｐｎ寄生バイボー２は縦型のトランジス
タであること、及び、ベース層であるＰウェル３０に第
２図で示し友従来例に見られるＰ４埋込領域３が設けら
れていない、ことなどの点から前記ｎｐｎ寄生バイポー
ラの電流増幅率は第２図の従来例に比べて１ケタ位大き
いものと予想される。
本発明者らもこの点につき第２図に示す構成のものと比
較検討した結果、電流増幅率の点で第３図の従来構造の
方が劣っていることを確認すると共にラッチアップ耐量
の点では第２図に示す構造が有利であることが判明し九
。
較検討した結果、電流増幅率の点で第３図の従来構造の
方が劣っていることを確認すると共にラッチアップ耐量
の点では第２図に示す構造が有利であることが判明し九
。
また、第４図に示す公知例も知られている（特開昭５７
−１８８８６２号公報参照）。この装置は、Ｐ−型半導
体基板１の表面に厚さ２μｍ程度のＮ−型のエピタキシ
ャル層１１を成長させ、このエピタキシャル層１１を厚
いシリコンの酸化膜（Ｓ！Ｏｘ ）からなる絶縁物２１
を用いて各素子領域を分離した構造となっている。形成
素子は、ｎｐｎバイポーラトランジスタ６３、ＰＭＯＳ
トランジスタ６２、ＮＭＯ８トランジスタロ１である。
−１８８８６２号公報参照）。この装置は、Ｐ−型半導
体基板１の表面に厚さ２μｍ程度のＮ−型のエピタキシ
ャル層１１を成長させ、このエピタキシャル層１１を厚
いシリコンの酸化膜（Ｓ！Ｏｘ ）からなる絶縁物２１
を用いて各素子領域を分離した構造となっている。形成
素子は、ｎｐｎバイポーラトランジスタ６３、ＰＭＯＳ
トランジスタ６２、ＮＭＯ８トランジスタロ１である。
さらに、上記のエピタキシャル層１１とＰ−型半導体基
板１との間には、バイポーラトランジスタ部にＮ＋埋込
領域２が、ＮＭＯ８及びＰＭＯＳトランジスタ部にＰ＋
埋込領域３、Ｎ＋埋込領域２が夫々埋設されている。
板１との間には、バイポーラトランジスタ部にＮ＋埋込
領域２が、ＮＭＯ８及びＰＭＯＳトランジスタ部にＰ＋
埋込領域３、Ｎ＋埋込領域２が夫々埋設されている。
このような構成において、各素子領域を分離する絶縁物
２１は、その底面が各埋込領域２．３の底面より浅くな
ってお９、各埋込領域２，３を突き抜けていないもので
ある。
２１は、その底面が各埋込領域２．３の底面より浅くな
ってお９、各埋込領域２，３を突き抜けていないもので
ある。
このような構造は、特に、絶縁物２１の両側にＮ＋埋込
領域２が配置され両者を電気的に分離する場合重大な欠
点を有する。すなわち、バイポーラトランジスタを隣接
して配置する場合、またはＰＭＯＳトランジスタを隣接
して配置する場合、及び、バイポーラトランジスタとＰ
ＭＯ８トランジスタとを隣接して配置する場合である。
領域２が配置され両者を電気的に分離する場合重大な欠
点を有する。すなわち、バイポーラトランジスタを隣接
して配置する場合、またはＰＭＯＳトランジスタを隣接
して配置する場合、及び、バイポーラトランジスタとＰ
ＭＯ８トランジスタとを隣接して配置する場合である。
第５図に示すように、一般にＮ＋埋込領域は素子を形成
するために各種熱処理を受けこの結果半導体基板の深さ
方向はもちろんのこと横方向へも拡散する。絶縁物の底
面がＮ＋埋込領域２の底面に比べて浅い構造のため、Ｎ
＋埋込領域２の側面において図中に矢印で示した横方向
の拡散を阻止することがかかる構造では不可能となシ、
この結果、隣接するＮ１埋込領域２の距離が、絶縁物２
１の幅に比べて小さくなる。隣接するＮ０埋込領域２の
分離耐圧はＮ０埋込領域２間の距離で決まるため所定の
耐圧を確保することからＮ９埋込領域２の横方向拡散を
見込んで設計する必要がある。別な見方をすれば、隣接
する埋込領域の横方向拡散で絶縁物２１の幅が限定され
、分離幅を少くして高集積は半導体集積素子を実現する
ことができない。実際においても絶縁物２１の幅は７〜
６μｍ以下にすることができなかったものである。
するために各種熱処理を受けこの結果半導体基板の深さ
方向はもちろんのこと横方向へも拡散する。絶縁物の底
面がＮ＋埋込領域２の底面に比べて浅い構造のため、Ｎ
＋埋込領域２の側面において図中に矢印で示した横方向
の拡散を阻止することがかかる構造では不可能となシ、
この結果、隣接するＮ１埋込領域２の距離が、絶縁物２
１の幅に比べて小さくなる。隣接するＮ０埋込領域２の
分離耐圧はＮ０埋込領域２間の距離で決まるため所定の
耐圧を確保することからＮ９埋込領域２の横方向拡散を
見込んで設計する必要がある。別な見方をすれば、隣接
する埋込領域の横方向拡散で絶縁物２１の幅が限定され
、分離幅を少くして高集積は半導体集積素子を実現する
ことができない。実際においても絶縁物２１の幅は７〜
６μｍ以下にすることができなかったものである。
さらに本従来例は以下に述べる第２の欠点がある。この
点について再び第５図を用いて説明する。
点について再び第５図を用いて説明する。
絶縁物２１が埋込領域２および３を突き抜けていない構
造のためＮ＋埋込領域はＰゝ埋込領域３と接して隣接さ
れている。一般に、不純物濃度の高い高濃度領域同志が
接するとこの接触面での電気的な容量が増大する。Ｎ＋
埋込領域２はｎｐｎバイポーラトランジスタ６３のコレ
クタ領域であり、あるいは、ＰＭＯＳトランジスタ６２
のウェル領域でもある。かかる領域の容量が増大するこ
とはこれらの素子を用いて形成されている集積回路のス
ピードが著しく低下することになる。従って回路の高速
化の点から従来例のようにＮ“埋込領域２とＰ＋埋込領
域３が接してなる構造は好ましくない。また、かかる第
２の欠点は第２図で示した従来例についても同様である
。
造のためＮ＋埋込領域はＰゝ埋込領域３と接して隣接さ
れている。一般に、不純物濃度の高い高濃度領域同志が
接するとこの接触面での電気的な容量が増大する。Ｎ＋
埋込領域２はｎｐｎバイポーラトランジスタ６３のコレ
クタ領域であり、あるいは、ＰＭＯＳトランジスタ６２
のウェル領域でもある。かかる領域の容量が増大するこ
とはこれらの素子を用いて形成されている集積回路のス
ピードが著しく低下することになる。従って回路の高速
化の点から従来例のようにＮ“埋込領域２とＰ＋埋込領
域３が接してなる構造は好ましくない。また、かかる第
２の欠点は第２図で示した従来例についても同様である
。
本発明の目的は、複数の半導体素子を同一基板上の導電
型の異なるウェル領域に形成した半導体装置において、
ラッチアップ耐量の大幅な改良を達成した半導体装置を
提供することにある。
型の異なるウェル領域に形成した半導体装置において、
ラッチアップ耐量の大幅な改良を達成した半導体装置を
提供することにある。
さらに、本発明の第２の目的は高速動作をする半導体装
置を提供することにあるっ 〔発明の概要〕 上記目的を達成するため本発明は、第１導電型の半導体
基板上に形成される所定の導電製の半導体層と、上記半
導体層の表面の所定箇所に形成され、上記表面から上記
半導体基板方向に向かって不純物濃度が小さくなる第２
導電減の第１ウェル領域と、上記半導体層の表面の上記
第１ウェル領域を囲んで形成され、上記表面から上記半
導体基板方向に向かって不純物濃度が小さくなる第１導
電型の第２ウェル領域と、上記第１ウェル領域と上記半
導体基板との間にそれぞれ隣接して設けられ、かつ、隣
接する上記第１ウェル領域より高い不純物濃度の第２導
電型の第１埋込領域と、上記第２ウェル領域と上記半導
体基板との間にそれぞれ隣接して設けられ、かつ、隣接
する上記第２ウェル領域より高い不純物濃度の第１導電
型の第２埋込領域と、上記第１ウェル領域の少くとも１
つの領域、およびこの第１ウェル領域に隣接した第１埋
込領域と、上記それぞれの領域を囲む第２ウェル領域、
第２埋込領域との境界に第１および第２埋込領域を貫通
してなる絶縁物が存在し、上記絶縁物を介してのみ分離
されている構造の素子分離領域と、上記第１ウェル領域
および上記第２ウェル領域にそれぞれ形成される半導体
素子と、を具備することにある。
置を提供することにあるっ 〔発明の概要〕 上記目的を達成するため本発明は、第１導電型の半導体
基板上に形成される所定の導電製の半導体層と、上記半
導体層の表面の所定箇所に形成され、上記表面から上記
半導体基板方向に向かって不純物濃度が小さくなる第２
導電減の第１ウェル領域と、上記半導体層の表面の上記
第１ウェル領域を囲んで形成され、上記表面から上記半
導体基板方向に向かって不純物濃度が小さくなる第１導
電型の第２ウェル領域と、上記第１ウェル領域と上記半
導体基板との間にそれぞれ隣接して設けられ、かつ、隣
接する上記第１ウェル領域より高い不純物濃度の第２導
電型の第１埋込領域と、上記第２ウェル領域と上記半導
体基板との間にそれぞれ隣接して設けられ、かつ、隣接
する上記第２ウェル領域より高い不純物濃度の第１導電
型の第２埋込領域と、上記第１ウェル領域の少くとも１
つの領域、およびこの第１ウェル領域に隣接した第１埋
込領域と、上記それぞれの領域を囲む第２ウェル領域、
第２埋込領域との境界に第１および第２埋込領域を貫通
してなる絶縁物が存在し、上記絶縁物を介してのみ分離
されている構造の素子分離領域と、上記第１ウェル領域
および上記第２ウェル領域にそれぞれ形成される半導体
素子と、を具備することにある。
以下、本発明による半導体装置の一実施例を説明する。
第１図（ａ）および（ｂ）は、本発明による半導体装置
の一実施例を示す断面図である。断面構造及び各部の記
号で第２図、第３図、第４図、及び第５図に示したもの
と同−物及び相当物は同一番号で示す。第１図において
、２１はＮＭＯＳトランジスタ６１とＰＭＯＳトランジ
スタ６２とを素子分離するための素子分離層であり、シ
リコン酸化膜（８ｉ（ｈ）とこれによって囲まれた多結
晶シリコンからなる。上記の素子分離層２１がＮウェル
領域２０、Ｐウェル領域３０及びＮ＋埋込領域２、Ｐ３
埋込領域３をそれぞれ貫通し、Ｐ−型半導体基板１にま
で到達して形成されている。
の一実施例を示す断面図である。断面構造及び各部の記
号で第２図、第３図、第４図、及び第５図に示したもの
と同−物及び相当物は同一番号で示す。第１図において
、２１はＮＭＯＳトランジスタ６１とＰＭＯＳトランジ
スタ６２とを素子分離するための素子分離層であり、シ
リコン酸化膜（８ｉ（ｈ）とこれによって囲まれた多結
晶シリコンからなる。上記の素子分離層２１がＮウェル
領域２０、Ｐウェル領域３０及びＮ＋埋込領域２、Ｐ３
埋込領域３をそれぞれ貫通し、Ｐ−型半導体基板１にま
で到達して形成されている。
上記構造とすることにより、ＣＭＯ８％有のラッチアッ
プ現象に対して大幅な耐量の向上が実現できる。以下、
この点について説明する。ラッチアップが生ずる原因は
ＰＭＯＳトランジスタ６２とＮＭＯＳ トランジスタロ
１間の寄生トランジスタ効果によることは第２図にて説
明した。本発明の構造は素子分離領域２１が各埋込領域
２及び３を貫通している構造のため、第２図で示した経
路の寄生バイポーラトランジスタは形成されな（ハ。
プ現象に対して大幅な耐量の向上が実現できる。以下、
この点について説明する。ラッチアップが生ずる原因は
ＰＭＯＳトランジスタ６２とＮＭＯＳ トランジスタロ
１間の寄生トランジスタ効果によることは第２図にて説
明した。本発明の構造は素子分離領域２１が各埋込領域
２及び３を貫通している構造のため、第２図で示した経
路の寄生バイポーラトランジスタは形成されな（ハ。
つまシ、寄生トランジスタでｎｐｎトランジスタに対し
てはｐ＋埋込領域３が％Ｉ）ｆｌりＩ’ランジスタに対
してはｎ０埋込領域２がそれぞれのトランジスタに対し
てベース層になっている。この結果、電流増幅率が第２
図の構造に比べてさらに１桁近くも低下し、ラッチアッ
プ強度がさらに向上する半導体装置を得ることができる
。
てはｐ＋埋込領域３が％Ｉ）ｆｌりＩ’ランジスタに対
してはｎ０埋込領域２がそれぞれのトランジスタに対し
てベース層になっている。この結果、電流増幅率が第２
図の構造に比べてさらに１桁近くも低下し、ラッチアッ
プ強度がさらに向上する半導体装置を得ることができる
。
さらに、本実施例では次に述べる新たな効果が発生する
。第３図に示した従来例では、半導体基板１としてＮＷ
を用いておシ、ＮＭＯ８６１のソース、ドレイン６はＰ
ウェル領域３０に設けである。このため、ＮＭＯ８６１
のドレイン６でのパンチスルーを防ぎ耐圧を確保する必
要性から、Ｐウェル領域３０の深さは通常４μｍ以上と
なる。
。第３図に示した従来例では、半導体基板１としてＮＷ
を用いておシ、ＮＭＯ８６１のソース、ドレイン６はＰ
ウェル領域３０に設けである。このため、ＮＭＯ８６１
のドレイン６でのパンチスルーを防ぎ耐圧を確保する必
要性から、Ｐウェル領域３０の深さは通常４μｍ以上と
なる。
従って、素子分離層２１をこの構造に適用する場合には
素子分離層２１を少くとも４μｍ以上の深さとすること
になる。一方、本実施例ではＰ−型半導体基板１を用い
ているので基板１へのパンチスルーが問題になるのはＰ
ＭＯＳ ６２の方であυ、このＰＭＯ８のウェル領域２
０にはＮ＋埋込層２が存在し、ウェル領域２０を薄くし
てもパンチスルーの問題は生じない。実施例ではＮウェ
ル領域の深さは１μｍ、Ｎ”埋込領域２の深さは１．５
μｍで形成しており素子分離層２１の深さは少なくとも
４５μｍであればよく、従来例に比較して浅い素子分離
層２１とすることができる。通常、素子分離層２１の形
成にはドライエツチング技術等と呼ばれる技術により半
導体層を加工して深い溝を形成する。形成溝が深いほど
加工精度の低下、加工時の歪の発生が問題となる。従っ
て、本実施例では埋込領域が存在することにより、浅い
素子分離層２１とすることができ、素子製造上のプロセ
ス難易度を大幅に改良できる新しい効果が生ずる。
素子分離層２１を少くとも４μｍ以上の深さとすること
になる。一方、本実施例ではＰ−型半導体基板１を用い
ているので基板１へのパンチスルーが問題になるのはＰ
ＭＯＳ ６２の方であυ、このＰＭＯ８のウェル領域２
０にはＮ＋埋込層２が存在し、ウェル領域２０を薄くし
てもパンチスルーの問題は生じない。実施例ではＮウェ
ル領域の深さは１μｍ、Ｎ”埋込領域２の深さは１．５
μｍで形成しており素子分離層２１の深さは少なくとも
４５μｍであればよく、従来例に比較して浅い素子分離
層２１とすることができる。通常、素子分離層２１の形
成にはドライエツチング技術等と呼ばれる技術により半
導体層を加工して深い溝を形成する。形成溝が深いほど
加工精度の低下、加工時の歪の発生が問題となる。従っ
て、本実施例では埋込領域が存在することにより、浅い
素子分離層２１とすることができ、素子製造上のプロセ
ス難易度を大幅に改良できる新しい効果が生ずる。
第１図（ｂ）に本実施例の平面図を示す。但し、素子分
離層２１が平面的にどの様にレイアウトされているかを
説明するために、各ＭＯ８トランジスタの構成上ソース
、ドレイン、ゲート電極、フィールド酸化膜等は当然必
要であるが、上記の説明の上では直接関係しないので省
略した。Ｋ１図（ｂ）から判るように、素子分離層２１
はＮウェル領域２０を囲んで形成され、Ｎウェル領域２
０をＰウェル領域３０と電気的に分離している。また、
すべてのＮウェル領域２０を囲む必要もなく、ラッチア
ップ耐量等の点で特に問題と考えられる領域に設けられ
るのが好ましい。
離層２１が平面的にどの様にレイアウトされているかを
説明するために、各ＭＯ８トランジスタの構成上ソース
、ドレイン、ゲート電極、フィールド酸化膜等は当然必
要であるが、上記の説明の上では直接関係しないので省
略した。Ｋ１図（ｂ）から判るように、素子分離層２１
はＮウェル領域２０を囲んで形成され、Ｎウェル領域２
０をＰウェル領域３０と電気的に分離している。また、
すべてのＮウェル領域２０を囲む必要もなく、ラッチア
ップ耐量等の点で特に問題と考えられる領域に設けられ
るのが好ましい。
さらに本実施例によれば、素子分離層２１が各埋込層２
，３を貫通してＰ′″型基板１まで到達している構造の
ため、ｎ０埋込領域２の側面は素子芥離層２１によって
抑えられ、第５図に示した従来例のような横方向拡散に
よる悪影響が解消されている。このため、素子分離層２
１の幅を従来の６〜７μｍから１〜２μｍｌで少なくで
きる。
，３を貫通してＰ′″型基板１まで到達している構造の
ため、ｎ０埋込領域２の側面は素子芥離層２１によって
抑えられ、第５図に示した従来例のような横方向拡散に
よる悪影響が解消されている。このため、素子分離層２
１の幅を従来の６〜７μｍから１〜２μｍｌで少なくで
きる。
さらに本実施例によれば、Ｎ＋埋込領域２がその周辺に
おいて絶縁物２１と接し、Ｐ＋埋込領域３とは接触して
いない構造のため周辺部分での電気的な容量が小さく高
速な集積回路が実現できる。
おいて絶縁物２１と接し、Ｐ＋埋込領域３とは接触して
いない構造のため周辺部分での電気的な容量が小さく高
速な集積回路が実現できる。
次に第６図（ａ）ないしくｉ）を用いて、本実施例の０
ＭＯ８製造方法の一例を示す。
ＭＯ８製造方法の一例を示す。
まず、第６図（ａ）Ｋ示すように、Ｐ−型シリコン基板
１の表面にＮ“埋込領域２およびＰ＋埋込領域３を形成
した後、不純物濃度分布がほぼ均一なＮ型エピタキシャ
ル層１０を厚さ２μｍ程度積層する。エピタキシャル層
１０の表面を酸化して５０１ｗ程度の薄い酸化膜１２を
形成し、さらに窒化膜（Ｓｉ３Ｎ４）１３を被覆する。
１の表面にＮ“埋込領域２およびＰ＋埋込領域３を形成
した後、不純物濃度分布がほぼ均一なＮ型エピタキシャ
ル層１０を厚さ２μｍ程度積層する。エピタキシャル層
１０の表面を酸化して５０１ｗ程度の薄い酸化膜１２を
形成し、さらに窒化膜（Ｓｉ３Ｎ４）１３を被覆する。
次に、この窒化膜１３のうちＮ＋埋込領域２のある部分
の窒化膜を除去し、Ｐ＋埋込領域３の上の窒化膜は残こ
すように選択的にエツチングする。選択エツチングの方
法は公知のホトレジスト加工方法による。次に、公知の
イオン打込み法で窒化膜１３の無い部分にリンをドープ
する。リンは薄い酸化膜１２を通過してＮ型エピタキシ
ャル層−１０の表面に打込まれ、その後の工程でＮウェ
ル領域２ｏとなる。
の窒化膜を除去し、Ｐ＋埋込領域３の上の窒化膜は残こ
すように選択的にエツチングする。選択エツチングの方
法は公知のホトレジスト加工方法による。次に、公知の
イオン打込み法で窒化膜１３の無い部分にリンをドープ
する。リンは薄い酸化膜１２を通過してＮ型エピタキシ
ャル層−１０の表面に打込まれ、その後の工程でＮウェ
ル領域２ｏとなる。
―化膜１３のある部分では窒化膜１３のマスキングによ
りドープされない。
りドープされない。
次に、第６図（ｂ）に示すように、リンのイオン打込み
後、酸化性の雰囲気中で熱処理するとリンをドープしで
ある表面の酸化膜はさらに厚く成長するが、窒化膜で被
覆されている部分の酸化反応は起らず、もとの薄い酸化
膜厚を維持する。この場合、厚くなる部分１４の膜厚は
１５Ｑｎｍとした。
後、酸化性の雰囲気中で熱処理するとリンをドープしで
ある表面の酸化膜はさらに厚く成長するが、窒化膜で被
覆されている部分の酸化反応は起らず、もとの薄い酸化
膜厚を維持する。この場合、厚くなる部分１４の膜厚は
１５Ｑｎｍとした。
次に、第６図（Ｃ）に示すように、全面に厚さ２００ｎ
ｍ程度の厚い窒化膜１３を被覆し、素子分離領域とする
部分の窒化膜を除去する。その後、窒化膜をマスクとし
てシリコンをドライエツチングし１μｍ〜２μｍ程度の
幅で、深さ３〜４μｍの溝１５を形成する。
ｍ程度の厚い窒化膜１３を被覆し、素子分離領域とする
部分の窒化膜を除去する。その後、窒化膜をマスクとし
てシリコンをドライエツチングし１μｍ〜２μｍ程度の
幅で、深さ３〜４μｍの溝１５を形成する。
次に、第６図（ｄ）に示すように、溝の内部を酸化して
側面に２９Ｑｎｍ程度の厚さの酸化ｇ２１０を形成する
。そして、溝の内部に多結晶シリコン２１１を埋込み、
溝の表面に現われている多結晶シリコンを酸化して酸化
膜にかえ、素子分離層２１が形成される。次に、ボロン
を全面にイオン打込みする。第４図（Ｃ）で述べたよう
にリンのドープされている領域には厚い酸化膜１４が存
在するためこの部分にはボロンが打込まれない。一方、
リンがドープされていない部分１２の酸化膜は薄いまま
であり、この部分にはボロンがＮ型エピタキシャル層１
０の表面に打込まれる。
側面に２９Ｑｎｍ程度の厚さの酸化ｇ２１０を形成する
。そして、溝の内部に多結晶シリコン２１１を埋込み、
溝の表面に現われている多結晶シリコンを酸化して酸化
膜にかえ、素子分離層２１が形成される。次に、ボロン
を全面にイオン打込みする。第４図（Ｃ）で述べたよう
にリンのドープされている領域には厚い酸化膜１４が存
在するためこの部分にはボロンが打込まれない。一方、
リンがドープされていない部分１２の酸化膜は薄いまま
であり、この部分にはボロンがＮ型エピタキシャル層１
０の表面に打込まれる。
次に第６図（ｅ）に示すように、上記の方法でドープし
たリン、ボロンを１０００Ｃ〜１２００Ｃの温度でそれ
ぞれＮ＋及びＰ０埋込領域２，３に達するまで引伸し拡
散してＮウェル領域２０、Ｐウェル領域３０を形成する
。再び、窒化膜１３を被覆し、Ｎウェル領域２０、Ｐウ
ェル領域３０の表面でその後にＭＯＳトランジスタ等の
半導体素子が形成される部分（以後この部分をアクティ
ブ領域６０と記す）に窒化膜１３を残すように加工する
。加工後ポロンをイオン打込みすると、窒化膜１３の下
地で、しかも、酸化膜が薄くなっているＰウェル領域の
表面では窒化膜１３の除去されている部分に限シ図の点
線１６で示した様にボロンが打込まれる。この打込層は
ＮＭＯｆ１３トランジスタのチャンネルストッパー層と
しての役割をはたす。
たリン、ボロンを１０００Ｃ〜１２００Ｃの温度でそれ
ぞれＮ＋及びＰ０埋込領域２，３に達するまで引伸し拡
散してＮウェル領域２０、Ｐウェル領域３０を形成する
。再び、窒化膜１３を被覆し、Ｎウェル領域２０、Ｐウ
ェル領域３０の表面でその後にＭＯＳトランジスタ等の
半導体素子が形成される部分（以後この部分をアクティ
ブ領域６０と記す）に窒化膜１３を残すように加工する
。加工後ポロンをイオン打込みすると、窒化膜１３の下
地で、しかも、酸化膜が薄くなっているＰウェル領域の
表面では窒化膜１３の除去されている部分に限シ図の点
線１６で示した様にボロンが打込まれる。この打込層は
ＮＭＯｆ１３トランジスタのチャンネルストッパー層と
しての役割をはたす。
次に、第６図（ｆ）に示すように、上記の窒化膜を用い
て局部酸化しアクティブ領域６０以外のところに１μｍ
の厚さでフィールド酸化膜１１を形成する。
て局部酸化しアクティブ領域６０以外のところに１μｍ
の厚さでフィールド酸化膜１１を形成する。
次に、第６図（ロ）に示すように、アクティブ領域６０
の酸化膜を除去して再び良質のゲート酸化膜７を５０ｎ
ｍの厚さに形成した後、ＭＯＳトランジスタのゲートに
用いる多結晶シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により０．３
μｍの厚さで形成し、この多結晶シリコン層を所定の形
状に加工する。
の酸化膜を除去して再び良質のゲート酸化膜７を５０ｎ
ｍの厚さに形成した後、ＭＯＳトランジスタのゲートに
用いる多結晶シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により０．３
μｍの厚さで形成し、この多結晶シリコン層を所定の形
状に加工する。
さらに、第６図（ｈ）に示すように、上記の多結晶シリ
コンゲートを用いた自己整合法によりＮウェル領域２０
のアクティブ領域表面にＰＭＯ８のソース、ドレイン９
及び、Ｐウェル領域３０のアクティブ表面にＮＭＯ８の
ソース、ドレイン６を形成する。本実施例では、ＮＭＯ
８のソース、ドレイン６はひｇをイオン打込みにより形
成し、ＰＭＯ８のソース、ドレインはボロンを打込みし
て形成しておシ、それぞれの深さは０．３μｍ。
コンゲートを用いた自己整合法によりＮウェル領域２０
のアクティブ領域表面にＰＭＯ８のソース、ドレイン９
及び、Ｐウェル領域３０のアクティブ表面にＮＭＯ８の
ソース、ドレイン６を形成する。本実施例では、ＮＭＯ
８のソース、ドレイン６はひｇをイオン打込みにより形
成し、ＰＭＯ８のソース、ドレインはボロンを打込みし
て形成しておシ、それぞれの深さは０．３μｍ。
０．４μｍである。ソース、ドレインを形成後、パツソ
ヘーション膜トシてリンガラス１５ｔＣＶＤ法により、
０．５μｍの厚さに形成し、次に、コンタクト窓１７を
形成する。
ヘーション膜トシてリンガラス１５ｔＣＶＤ法により、
０．５μｍの厚さに形成し、次に、コンタクト窓１７を
形成する。
この後、第６図（ｉ）に示すようにアルミニウム等の配
線ｉｏｏ、最終的なバッ７ペーション膜１１０を被覆し
て素子が完成する。
線ｉｏｏ、最終的なバッ７ペーション膜１１０を被覆し
て素子が完成する。
第７図は、本発明の第２の実施例の断面概略図である。
同図に於いて、第６図と同一符号は同−物及び相当物を
示す。本実施例が第６図の実施例と異なるのは、Ｎウェ
ル領域２０に縦型のＮＰＮバイポーラトランジスタ６３
を形成した点にある。本実施例では、パイボーラド２／
ジスタロ３のエミツタ層４１は多結晶シリコン４２を用
いて形成した。
示す。本実施例が第６図の実施例と異なるのは、Ｎウェ
ル領域２０に縦型のＮＰＮバイポーラトランジスタ６３
を形成した点にある。本実施例では、パイボーラド２／
ジスタロ３のエミツタ層４１は多結晶シリコン４２を用
いて形成した。
また、Ｐをベース層４３、コレクタ引き出し層４４は通
常のバイポーラ製造方法で用いられているイオン打込み
方法にニジ形成した。また、バイポーラトランジスタ６
３の素子分離には、第４図で詳述した本発明の素子分離
＃２１を適用している。このため、Ｎ２埋込層間のｎｐ
ｎ′＃生トランジスタの防止のため、素子分離層の底面
には２０層のチャンネルストッパー層６６が新たに付加
されている。
常のバイポーラ製造方法で用いられているイオン打込み
方法にニジ形成した。また、バイポーラトランジスタ６
３の素子分離には、第４図で詳述した本発明の素子分離
＃２１を適用している。このため、Ｎ２埋込層間のｎｐ
ｎ′＃生トランジスタの防止のため、素子分離層の底面
には２０層のチャンネルストッパー層６６が新たに付加
されている。
この実施例によれば、バイポーラトランジスタとＣＭＯ
Ｓトランジスタがオンチップで集積化されているため、
バイポー２の高負荷駆動能力と０ＭＯ８の高集積、低消
費電力性という相互の特長を兼ね備えた新規なＬＳＩが
実現できる。さらに、上記のバイポーラトランジスタは
本発明による絶縁物による素子分離層２１が用いられて
いるため、コレクタとＰ−ｍ基板との間に生ずる接合容
量が少なくできており、回路の高速化がＪニジ実現され
ている。
Ｓトランジスタがオンチップで集積化されているため、
バイポー２の高負荷駆動能力と０ＭＯ８の高集積、低消
費電力性という相互の特長を兼ね備えた新規なＬＳＩが
実現できる。さらに、上記のバイポーラトランジスタは
本発明による絶縁物による素子分離層２１が用いられて
いるため、コレクタとＰ−ｍ基板との間に生ずる接合容
量が少なくできており、回路の高速化がＪニジ実現され
ている。
なお、この実施例に於ては、ＣＭＯＳトランジスタとＮ
ＰＮバイポーラトランジスタとがオンチップ化したもの
を例にして説明したが、これに限定されず、各種半導体
素子を同一基板上に形成する場合に適用されうる。
ＰＮバイポーラトランジスタとがオンチップ化したもの
を例にして説明したが、これに限定されず、各種半導体
素子を同一基板上に形成する場合に適用されうる。
以上述べた様に本発明による半導体装置によれば、ウェ
ル領域の導電型が異なる半導体素子を同一の基板上に高
集積に形成してもラッチアップが発生することはなく、
アイソレーション特性の信頼性が冒いものを得ることが
できる。
ル領域の導電型が異なる半導体素子を同一の基板上に高
集積に形成してもラッチアップが発生することはなく、
アイソレーション特性の信頼性が冒いものを得ることが
できる。
第１図（ａ） 、 （ｂ）はそれぞれ本発明による半導
体装置の一実施例を示す断面図および平面図、第２図は
従来の半導体装置の一例を示す断面図、第３図は第２図
に示す従来の半導体装置の欠点を示す説明図、第４図は
従来の半導体装置の一例を示す断面図、第５図は第４図
に示す従来の半導体装置の欠点を示す説明図、第６図（
ａ）ないしくｉ）は本発明による半導体装置の製造方法
の一実施例を示す工程図、第７図は本発明による半導体
装置の他の実施例を示す断面図である。 １・・・Ｐ−ｆｉ半導体基板、２・・・Ｎ＋埋込領域、
２０・・・Ｎウェル領域、３・・・Ｐ０埋込領域、３０
・・・Ｐウェル領域、２１・・・素子分離層。
体装置の一実施例を示す断面図および平面図、第２図は
従来の半導体装置の一例を示す断面図、第３図は第２図
に示す従来の半導体装置の欠点を示す説明図、第４図は
従来の半導体装置の一例を示す断面図、第５図は第４図
に示す従来の半導体装置の欠点を示す説明図、第６図（
ａ）ないしくｉ）は本発明による半導体装置の製造方法
の一実施例を示す工程図、第７図は本発明による半導体
装置の他の実施例を示す断面図である。 １・・・Ｐ−ｆｉ半導体基板、２・・・Ｎ＋埋込領域、
２０・・・Ｎウェル領域、３・・・Ｐ０埋込領域、３０
・・・Ｐウェル領域、２１・・・素子分離層。
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板上に形成される所定の導電
型の半導体層と、上記半導体層の表面の所定箇所に形成
され、上記表面から上記半導体基板方向に向かつて不純
物濃度が小さくなる第２導電型の第１ウェル領域と、上
記半導体層の表面の上記第１ウェル領域を囲んで形成さ
れ、上記表面から上記半導体基板方向に向かつて不純物
濃度が小さくなる第１導電型の第２ウェル領域と、上記
第１ウェル領域と上記半導体基板との間にそれぞれ隣接
して設けられ、かつ、隣接する上記第１ウェル領域より
高い不純物濃度の第２導電型の第１埋込領域と、上記第
２ウェル領域と上記半導体基板との間にそれぞれ隣接し
て設けられ、かつ、隣接する上記第２ウェル領域より高
い不純物濃度の第１導電型の第２埋込領域と、上記第１
ウェル領域の少なくとも１つの領域、およびこの第１ウ
ェル領域に隣接した第１埋込領域と、上記それぞれの領
域を囲む第２ウェル領域、第２埋込領域との境界に絶縁
物が存在し、上記絶縁物を介してのみ分離されている構
造の素子分離領域と、上記第１ウェル領域および上記第
２ウェル領域にそれぞれ形成される半導体素子とを具備
することを特徴とする半導体装置。 ２、特許請求の範囲第１項において、上記素子分離領域
で分離される第２ウェル領域は、絶縁物との接触面でチ
ャンネルストッパー層が上記第２ウェル領域の主表面か
ら半導体基板内部に向かつて設けられている半導体装置
。 ３、特許請求の範囲第１、第２項において、上記第１ウ
ェル領域に形成される半導体素子は縦型バイポーラトラ
ンジスタおよび第１導電型のＭＯＳトランジスタであり
、上記第２ウェル領域に形成される半導体素子は第２導
電型のＭＯＳトランジスタである半導体装置。 ４、特許請求の範囲第２、第３項において、上記チャン
ネルストッパー層が設けられた第２ウェル領域に形成さ
れている第２導電型のＭＯＳトランジスタのソースある
いはドレイン領域が上記チャンネルストッパー層に接し
て設ける場合では、上記の重なりによつて増加するソー
スあるいはドレイン領域の接合容量が５％以内に抑えら
れる範囲で重ねられている半導体装置。 ５、特許請求の範囲第１項、第２項、第３項、第４項に
おいて、上記所定の導電型の半導体層は第２導電型の半
導体層である半導体装置。 ６、特許請求の範囲第５項において、上記所定の導電型
の半導体層は不純物濃度分布がほぼ均一な半導体層であ
る半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59249339A JPS61127147A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置 |
| CN85108969.0A CN1004736B (zh) | 1984-10-17 | 1985-10-16 | 互补半导体器件 |
| DE8585113127T DE3583575D1 (de) | 1984-10-17 | 1985-10-16 | Komplementaere halbleiteranordnung. |
| KR1019850007623A KR900005124B1 (ko) | 1984-10-17 | 1985-10-16 | 상보형 반도체장치 |
| EP85113127A EP0178649B1 (en) | 1984-10-17 | 1985-10-16 | Complementary semiconductor device |
| US07/085,260 US4862240A (en) | 1984-10-17 | 1987-08-12 | Complementary semiconductor device |
| US07/744,514 USRE34158E (en) | 1984-10-17 | 1991-08-13 | Complementary semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59249339A JPS61127147A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61127147A true JPS61127147A (ja) | 1986-06-14 |
Family
ID=17191544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59249339A Pending JPS61127147A (ja) | 1984-10-17 | 1984-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61127147A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283520A (ja) * | 1992-03-31 | 1993-10-29 | Nec Corp | 半導体装置の製造方法 |
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| US6987309B2 (en) | 2001-12-27 | 2006-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device applied to a variable capacitance capacitor and amplifier |
| DE10160118B4 (de) * | 2001-04-18 | 2008-09-25 | Mitsubishi Denki K.K. | Halbleiterelement |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1984
- 1984-11-26 JP JP59249339A patent/JPS61127147A/ja active Pending
Patent Citations (4)
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