JPH0637281A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 セルアレイ用ウェル形成時に、横方向の拡散
を考慮することを不要とした半導体記憶装置およびその
製造方法を提供する。 【構成】 シリコン基板６の表面には、セルアレイ用ウ
ェル１と、センスアンプ用ウェル２と、ローデコーダ用
ウェル５とを形成してある。また、セルアレイ用ウェル
１およびセンスアンプ用ウェル２間と、セルアレイ用ウ
ェル１およびローデコーダ用ウェル５間とには、絶縁分
離層３を形成してある。また、セルアレイ用ウェル１の
下部には、コンタクト領域４と接続したｎウェル８を形
成してあり、絶縁分離層３は、シリコン基板６の表面か
らセルアレイ用ウェル１，センスアンプ用ウェル２，ロ
ーデコーダ用ウェル３，ｎウェル８およびコンタクト領
域４よりも深い位置まで形成したものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置の高集
積化を進める上で必要な微細化された３重ウェル構造を
有する半導体記憶装置およびその製造方法に関するもの
である。

【０００２】

【従来の技術】ＶＬＳＩ、特に半導体記憶装置の高集積
化のために、微細なウェルを形成する技術がますます重
要になってきている。従来から用いられてきた２重ウェ
ル構造は、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの短チ
ャネル効果抑制の最適化および素子性能の最適化のため
に、ｎウェルとｐウェルの両ウェルを形成するものであ
った。そのため、基板と同じ導電型のデバイスでは、基
板電位が同じになるという問題があった。しかしなが
ら、ＣＭＯＳＶＬＳＩの性能と信頼性を向上させるため
に、基板電位を種々に設定する構造が提案されており、
このなかに３重ウェル構造がある。

【０００３】以下、３重ウェル構造を適用した従来の半
導体記憶装置について、図４および図５を参照しながら
説明する。図４において、６ａは低濃度のｐ型の半導体
基板、７ｂはｐウェル、９ａはｐウェル、１０ａはｎウ
ェル、１０ｂはｎウェル、１７は絶縁膜、５０はセンス
アンプ用トランジスタを構成するゲート電極である。

【０００４】また、図５において、６ｃは低濃度のｐ型
の半導体基板、９ｃはｐウェル、９ｄはｐウェル、１０
ｄはｎウェル、５０はセンスアンプ用トランジスタを構
成するゲート電極である。図４に示す従来の半導体記憶
装置は、セルアレイとなるｐウェル７ｂをｎウェル１０
ｂで囲み、ＬＯＣＯＳ法により形成した絶縁膜１７によ
って他のｐウェル９ａと分離したものである。

【０００５】また、図５に示す従来の半導体記憶装置
は、セルアレイとなるｐウェル９ｄをｎウェル１０ｄで
囲み、また、ｐウェル９ｃ，９ｄ内にｎ型のセンスアン
プ用トランジスタを形成し、ｎウェル１０ｄ内にｐ型の
センスアンプ用トランジスタを形成したものである。こ
のように構成した従来の半導体記憶装置では、ｎウェル
１０ｂ，１０ｄで囲まれたｐウェル７ｂ，９ｄの基準電
位は、他のｐウェル９ａ，９ｃと独立して設定可能であ
る。

【０００６】このことは、ＶＬＳＩの消費電力の低減お
よび動作速度の向上にとって有利であると同時に、短チ
ャネル効果もそれぞれ最適化でき、高集積化するメモリ
素子や、このメモリ素子を有するＶＬＳＩにおいて、重
要な役割を果たす。すなわち、他のｐウェル９ａ，９ｃ
に形成された回路や、入出力回路から発生したキャリア
をｎウェル１０ｂ，１０ｄによって遮断し、ｎウェル１
０ｂ，１０ｄで囲まれたｐウェル７ｂ，９ｄ内に形成さ
れたメモリ素子のノイズ特性保持時間を向上させてい
る。また、α線によるソフトエラーに代表されるキャリ
ア発生に対しても同様に重要な役割を果たす。

【０００７】

【発明が解決しようとする課題】しかしながら、図４に
示した従来の半導体記憶装置では、ｎウェル１０ｂの深
さをｐウェル７ｂの深さよりも深く形成するために熱処
理を行なうと、縦方向と同時に横方向にも拡散してしま
うという問題があった。その結果、他のｐウェル９ａ，
ｎウェル１０ａおよびｐウェル９ａの微細化が困難とな
り、また、微細化を行うためには、セルアレイを形成し
たｐウェル７ｂ内に、ｎ型のセンスアンプ用トランジス
タを形成しなければならない。これにより、セルアレイ
を構成するメモリ素子と、センスアンプ用トランジスタ
との基板電位が同一になってしまうという欠点があっ
た。また、図５に示した従来の半導体記憶装置も同様
に、微細化のためにメモリ素子のみを同一ウェル内に形
成できないという欠点があった。

【０００８】また、ｎウェル１０ｂ内にｐウェル７ｂを
形成するため、ｎウェル１０ｂおよびｐウェル７ｂを任
意の深さおよび濃度に形成できず、さらに、ｐウェル９
ａとｐウェル９ｂを分離するｎウェル１０ａには、濃度
勾配があるため、素子分離をするための不純物分布の設
定が困難となり、分離耐圧が劣化するという問題があっ
た。

【０００９】この発明の目的は、上記問題点に鑑み、セ
ルアレイを構成する素子を形成するためのセルアレイ用
ウェル形成時に、横方向の拡散を考慮することを不要と
した半導体記憶装置およびその製造方法を提供すること
である。

【００１０】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、半導体基板の表面に形成されセルアレイとな
る複数のメモリ素子を形成するための第１導電型のセル
アレイ用ウェルと、半導体基板の表面に形成されセンス
アンプを構成する素子を形成するための第１および第２
導電型のウェルからなるセンスアンプ用ウェルと、半導
体基板の表面に形成されローデコーダを構成する素子を
形成するためのローデコーダ用ウェルと、セルアレイ用
ウェルの下部に形成した第２導電型の第１のウェルと、
半導体基板の表面に形成され第１のウェルに接続した第
２導電型の第２のウェルと、セルアレイ用ウェルおよび
センスアンプ用ウェル間と、セルアレイ用ウェルおよび
ローデコーダ用ウェル間とに形成され、半導体基板の表
面からセルアレイ用ウェル，センスアンプ用ウェル，ロ
ーデコーダ用ウェル，第１のウェルおよび第２のウェル
よりも深い位置まで形成した溝型の絶縁分離層とを備
え、セルアレイ用ウェルを、第１のウェル，第２のウェ
ルおよび絶縁分離層により半導体基板と分離するととも
に絶縁分離層によりセンスアンプ用ウェルおよびローデ
コーダ用ウェルと分離したものである。

【００１１】請求項２記載の半導体記憶装置は、半導体
基板の表面に形成されたセルアレイとなる複数のメモリ
素子を形成するための第１導電型のセルアレイ用ウェル
と、半導体基板の表面に形成されセンスアンプを構成す
る素子を形成するための第１および第２導電型のセンス
アンプ用ウェルと、セルアレイ用ウェルのセンスアンプ
用ウェルと相対しない一方の半導体基板の表面に形成さ
れローデコーダを構成する素子を形成するためのローデ
コーダ用ウェルと、セルアレイ用ウェルおよびセンスア
ンプ用ウェル間と、セルアレイ用ウェルおよびローデコ
ーダ用ウェル間と、セルアレイ用ウェルのセンスアンプ
用ウェルと相対する一方でセルアレイ用ウェルに隣接し
た領域とに、半導体基板の表面からセンスアンプ用ウェ
ル，セルアレイ用ウェルおよびローデコーダ用ウェルよ
りも深い位置まで形成され、表面に凹の字を形成する溝
型の絶縁分離層と、セルアレイ用ウェルの下部に形成さ
れた溝型の絶縁分離層より浅い第２導電型の第１のウェ
ルと、溝型の絶縁分離層が形成されていないセルアレイ
用ウェルと隣接するセルアレイ用ウェルの一方に第１の
ウェルと接続した第２導電型の第２のウェルとを備えた
ものである。

【００１２】請求項３記載の半導体記憶装置の製造方法
は、次のようにする。第１のマスクを用いて、第１導電
型の半導体基板を選択的にエッチングすることにより溝
を形成する。この溝に絶縁分離層を埋め込むことにより
半導体基板をセンスアンプ形成領域およびセルアレイ形
成領域に分離する。第２のマスクを用いて、選択的にセ
ルアレイ形成領域に第１導電型の不純物をイオン注入す
るとともにセルアレイ形成領域と絶縁分離層を介して隣
接したセンスアンプ形成領域の一部に第１導電型の不純
物をイオン注入することにより、セルアレイ形成領域に
溝より浅い第１導電型のセルアレイ用ウェルを形成する
とともにセンスアンプ形成領域の一部に溝より浅いセン
スアンプ用ウェルの第１導電型のウェルを形成する。第
３のマスクを用いて、選択的にセルアレイ形成領域に第
２導電型の不純物をイオン注入することにより、セルア
レイ用ウェルの下部に溝より浅い第２導電型の第１のウ
ェルを形成する。第４のマスクを用いて、選択的にセル
アレイ形成領域の一部およびセンスアンプ形成領域に第
２導電型の不純物をイオン注入することにより、セルア
レイ形成領域に第１のウェルに接合した第２のウェルを
形成するとともにセンスアンプ形成領域にセンスアンプ
用ウェルの第１導電型のウェルに接合した第２導電型の
ウェルを形成する。

【００１３】請求項４記載の半導体記憶装置の製造方法
は、次のようにする。第１のマスクを用いて、第１導電
型の半導体基板を選択的にエッチングすることにより溝
を形成する。この溝に絶縁分離層を埋め込むことにより
半導体基板をセンスアンプ形成領域およびセルアレイ形
成領域に分離する。第２のマスクを用いて、選択的にセ
ルアレイ形成領域に第１導電型の不純物をイオン注入す
ることにより、セルアレイ形成領域に溝より浅い第１導
電型のセルアレイ用ウェルを形成する。第３のマスクを
用いて、選択的にセルアレイ形成領域に第２導電型の不
純物をイオン注入することにより、セルアレイ用ウェル
の下部に溝より浅い第２導電型の第１のウェルを形成す
る。第４のマスクを用いて、絶縁分離層を介してセルア
レイ形成領域に隣接したセンスアンプ形成領域の一部に
選択的に第１導電型の不純物をイオン注入することによ
り、センスアンプ形成領域の一部にセンスアンプ用ウェ
ルの第１導電型のウェルを形成する。第５のマスクを用
いて、選択的にセルアレイ形成領域の一部およびセンス
アンプ形成領域に第２導電型の不純物をイオン注入する
ことにより、セルアレイ形成領域に第１のウェルに接合
した第２のウェルを形成するとともにセンスアンプ形成
領域にセンスアンプ用ウェルの第１導電型のウェルに接
合した第２導電型のウェルを形成する。

【００１４】

【作用】この発明の構成によれば、セルアレイ用ウェル
およびセンスアンプ用ウェル間と、セルアレイ用ウェル
およびローデコーダ用ウェル間とを、溝型の絶縁分離層
で分離したため、横方向の拡散を考慮することがなく、
セルアレイ用ウェルを形成することができる。したがっ
て、セルアレイ用ウェルと、他の回路との分離は、絶縁
分離層の幅によって制限されることとなり、セルアレイ
用ウェルの占有面積を精度良く設定することができる。

【００１５】

【実施例】図１はこの発明の一実施例の半導体記憶装置
の構成を示す概略図である。なお、図１(a) は平面図、
図１(b) および(c) は断面図である。なお、図１(b) に
おいては、説明の都合上、センスアンプ用ウェル２を拡
大して図示している。図１において、１はｐウェルから
なるセルアレイ用ウェル、２はｐウェル９およびｎウェ
ル１０からなるセンスアンプ用ウェル、３は溝型の絶縁
分離層、４は第２のウェルとなるｎ型のコンタクト領
域、５はローデコーダ用ウェル、６は半導体基板となる
ｐ型のシリコン基板、８は第１のウェルとなるｎウェ
ル、３０はメモリ素子を構成するｎチャンネルＭＯＳト
ランジスタのゲート電極、３１はｎチャンネルＭＯＳト
ランジスタのゲート電極、３２はｐチャンネルＭＯＳト
ランジスタのゲート電極、４ａは電極である。

【００１６】図１(a) に示すように、シリコン基板の表
面には、セルアレイとなる複数のメモリ素子を形成する
ためのセルアレイ用ウェル１と、センスアンプを構成す
る素子を形成するためのｐウェル９およびｎウェル１０
からなるセンスアンプ用ウェル２と、ローデコーダを構
成する素子を形成するためのローデコーダ用ウェル５
と、コンタクト領域４とを形成してある。

【００１７】また、セルアレイ用ウェル１およびセンス
アンプ用ウェル２間と、セルアレイ用ウェル１およびロ
ーデコーダ用ウェル５間とには、絶縁分離層３を形成し
てある。また、図１(b) および(c) に示すように、セル
アレイ用ウェル１の下部には、コンタクト領域４と接続
したｎウェル８を形成してある。また、絶縁分離層３
は、シリコン基板６の表面からセルアレイ用ウェル１，
センスアンプ用ウェル２，ローデコーダ用ウェル３，ｎ
ウェル８およびコンタクト領域４よりも深い位置まで形
成したものである。

【００１８】このように、ｎウェル８およびコンタクト
領域４により、セルアレイ用ウェル１とシリコン基板６
とを分離し、絶縁分離層３により、セルアレイ用ウェル
１と、センスアンプ用ウェル２およびローデコーダ用ウ
ェル５とを分離している。このように構成した半導体記
憶装置では、セルアレイ用ウェル１の形成時の横方向の
拡散は、絶縁分離層３により抑制される。したがって、
セルアレイ用ウェル１と、他の回路との分離は、絶縁分
離層３の幅によって制限されることとなり、形成時に横
方向の拡散を考慮することがなく、セルアレイ用ウェル
１の占有面積を精度良く設定することができる。

【００１９】その結果、従来のようにセルアレイとなる
ウェルにセンスアンプ用トランジスタを形成することが
なく、セルアレイ用ウェル１にメモリ素子のみを形成す
ることで微細化が可能となる。これにより、セルアレイ
のメモリ素子と、センスアンプ用素子の基板電位を任意
に設定でき、短チャネル効果を良好に抑制した半導体記
憶装置を得ることができる。また、絶縁分離層３によ
り、他回路からセルアレイへのノイズを遮断し、メモリ
保持特性を向上させることで、低消費電力化を実現する
ことができる。

【００２０】次に、この発明の一実施例の半導体記憶装
置の製造方法について、図２および図３を参照しながら
説明する。図２はこの発明の一実施例の半導体記憶装置
の製造方法を示す工程順断面図、図３は同半導体記憶装
置の製造方法に適用するマスクを示す平面図である。図
２(a) に示すように、ｐ型のシリコン基板６上に、膜厚
５０〔ｎｍ〕のシリコン酸化膜１１を形成した後、この
シリコン酸化膜１１上に、膜厚1.３〔μｍ〕の絶縁膜１
２を堆積する。次に、図３(a) に示すマスクを用いて、
シリコン酸化膜１１および絶縁膜１２をエッチングする
ことでパターン化して第１のマスクとする。その後、こ
の第１のマスクを用いてシリコン基板６をエッチングす
ることにより、幅０．５〔μｍ〕および深さ３．０〔μ
ｍ〕の溝１３を形成する。

【００２１】次に、図２(b) に示すように、絶縁膜１２
をエッチングにより除去した後、溝１３に、ＣＶＤ法に
より溝１３の深さと同程度の厚さのシリコン酸化膜を堆
積することにより溝型の絶縁分離層３を形成する。これ
により、シリコン基板６をセルアレイ形成領域１００と
センスアンプ形成領域２００とに分離する。この際、絶
縁分離層３の幅が、セルアレイ形成領域１００およびセ
ンスアンプ形成領域２００の分離距離となる。

【００２２】その後、全面に、膜厚２．０〔μｍ〕の絶
縁膜１２ａおよびフォトレジスト１４を堆積した後、図
３(b) に示すマスクを用いて、フォトレジスト１４およ
び絶縁膜１２ａをエッチングによりパターン化し、第２
のマスクとする。そして、この第２のマスクを用いて、
加速エネルギー２５０〔ｋｅｖ〕でドーズ量５×１０¹²
〔ｃｍ^-2〕のボロン１５をイオン注入する。これによ
り、セルアレイ形成領域１００にｐウェルからなるセン
スアンプ用ウェル１を形成し、セルアレイ形成領域１０
０と絶縁分離層３を介して隣接したセンスアンプ形成領
域２００の一部にセンスアンプ用ウェル２のｐウェル９
を形成する。このセンスアンプ用ウェル１およびｐウェ
ル９は、溝１３より浅いものである。

【００２３】次に、図２(c) に示すように、第２のマス
クとなる絶縁膜１２ａおよびフォトレジスト１４をエッ
チングにより除去した後、全面に、膜厚４．０〔μｍ〕
の絶縁膜およびフォトレジストを堆積した後、図３(c）
に示すマスクを用いて、エッチングすることにより、第
３のマスクとなるパターン形状の絶縁膜１２ｂおよびフ
ォトレジスト１４ａを形成する。そして、この第３のマ
スクを用いて、加速エネルギー２〔Ｍｅｖ〕でドーズ量
５×１０¹²〔ｃｍ^-2〕の燐１６をイオン注入する。これ
により、セルアレイ用ウェル１の下部に溝１３より浅い
ｎウェル８を形成する。

【００２４】ｎウェル８は、セルアレイ用ウェル１と、
シリコン基板６とを電気的に分離し、また、他のｐウェ
ル（図示せず）に形成した回路（図示せず）や、入出力
回路（図示せず）から発生したキャリアを遮断する。こ
れにより、セルアレイ用ウェル１内に形成したメモリ素
子のノイズ特性保持時間を向上させることができる。さ
らに、ｐウェルからなるセルアレイ用ウェル１を形成し
た後に、セルアレイ用ウェル１の下部にｎウェル８を形
成することで、セルアレイ用ウェル１およびｎウェル８
の濃度および深さを任意に設定することができる。

【００２５】次に、図２(d) に示すように、第３のマス
クとなる絶縁膜１２ｂおよびフォトレジスト１４ａをエ
ッチングにより除去した後、全面に、膜厚２．０〔μ
ｍ〕の絶縁膜１２ｃおよびフォトレジスト１４ｂを堆積
し、この絶縁膜１２ｃおよびフォトレジスト１４ｂを図
３(d) に示すマスクを用いてエッチングすることによ
り、パターン形状の絶縁膜１２ｃおよびフォトレジスト
１４ｂを形成し、第４のマスクとする。この第４のマス
クを用いて、加速エネルギー２００〔ｋｅｖ〕でドーズ
量５×１０¹²〔ｃｍ^-2〕の燐１６をセルアレイ形成領域
１００の一部およびセンスアンプ形成領域２００にイオ
ン注入する。これにより、セルアレイ形成領域１００
に、ｎウェル８に接合したコンタクト領域４を形成し、
センスアンプ形成領域２００に、ｐウェル９に接合した
ｎウェル１０を形成する。

【００２６】そして、温度１１００〔℃〕で２４０分間
の熱処理を行うことで、各ウェルを熱拡散させる。その
後、周知の方法で所定のデバイスを形成することで、半
導体記憶装置を得る。なお、この実施例では、図２(b)
に示す工程で、セルアレイ用ウェル１とセンスアンプ用
ウェル２のｐウェル９とを同時に形成したが、別々の工
程で形成しても良い。この場合、図２(b) に示す工程で
センスアンプ用ウェル１のみ形成し、図２に示す工程で
センスアンプ用ウェル１の下部にｎウェル８を形成した
後に、センスアンプ形成領域２００にｐウェル９および
ｎウェル１０を形成する。

【００２７】

【発明の効果】この発明の半導体記憶装置およびその製
造方法によれば、セルアレイ用ウェルおよびセンスアン
プ用ウェル間と、セルアレイ用ウェルおよびローデコー
ダ用ウェル間とを、溝型の絶縁分離層で分離したため、
横方向の拡散を考慮することがなく、セルアレイ用ウェ
ルを形成することができる。したがって、セルアレイ用
ウェルと、他の回路との分離は、絶縁分離層の幅によっ
て制限されることとなり、セルアレイ用ウェルの占有面
積を精度良く設定することができる。

【００２８】その結果、従来のようにセルアレイ用ウェ
ルにセンスアンプ用トランジスタを形成することがな
く、セルアレイ用ウェルにメモリ素子のみを形成するこ
とで微細化が可能となる。これにより、セルアレイのメ
モリ素子と、センスアンプ用素子の基板電位を任意に設
定でき、短チャネル効果を良好に抑制した半導体記憶装
置を得ることができる。また、絶縁分離層により、他回
路からセルアレイへのノイズを遮断し、メモリ保持特性
を向上させることで、低消費電力化を実現することがで
きる。このようにこの発明の半導体記憶装置はＶＬＳＩ
の高集積化を進める上で必要不可欠であり、その工業的
価値は極めて高い。

【図面の簡単な説明】

【図１】(a) はこの発明の一実施例の半導体記憶装置の
構成を示す平面図、(b) は図１(a) のＡ−Ａ’線におけ
る断面図、(c) は図１(b) のＢ−Ｂ’線における断面図
である。

【図２】この発明の一実施例の半導体記憶装置の製造方
法を示す工程順断面図である。

【図３】同半導体記憶装置の製造方法に適用するマスク
を示す平面図である。

【図４】従来の半導体記憶装置の構成を示す断面図であ
る。

【図５】同半導体記憶装置の構成を示す断面図である。

【符号の説明】

１ セルアレイ用ウェル ２ センスアンプ用ウェル ５ ローデコーダ用ウェル ３ 絶縁分離層 ８ ｎウェル（第１のウェル） ４ コンタクト領域（第２のウェル） ６ シリコン基板（半導体基板） 13 溝 100 セルアレイ形成領域 200 センスアンプ形成領域 ９ ｐウェル（第１導電型のウェル） 10 ｎウェル（第２導電型のウェル）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に形成されセルアレイ
   となる複数のメモリ素子を形成するための第１導電型の
   セルアレイ用ウェルと、 前記半導体基板の表面に形成されセンスアンプを構成す
   る素子を形成するための第１および第２導電型のウェル
   からなるセンスアンプ用ウェルと、 前記半導体基板の表面に形成されローデコーダを構成す
   る素子を形成するためのローデコーダ用ウェルと、 前記セルアレイ用ウェルの下部に形成した第２導電型の
   第１のウェルと、 前記半導体基板の表面に形成され前記第１のウェルに接
   続した第２導電型の第２のウェルと、 前記セルアレイ用ウェルおよび前記センスアンプ用ウェ
   ル間と、前記セルアレイ用ウェルおよび前記ローデコー
   ダ用ウェル間とに形成され、前記半導体基板の表面から
   前記セルアレイ用ウェル，前記センスアンプ用ウェル，
   前記ローデコーダ用ウェル，前記第１のウェルおよび前
   記第２のウェルよりも深い位置まで形成した溝型の絶縁
   分離層とを備え、 前記セルアレイ用ウェルを、前記第１のウェル，前記第
   ２のウェルおよび前記絶縁分離層により前記半導体基板
   と分離するとともに前記絶縁分離層により前記センスア
   ンプ用ウェルおよび前記ローデコーダ用ウェルと分離し
   た半導体記憶装置。
2. 【請求項２】 半導体基板の表面に形成されたセルアレ
   イとなる複数のメモリ素子を形成するための第１導電型
   のセルアレイ用ウェルと、 前記半導体基板の表面に形成されセンスアンプを構成す
   る素子を形成するための第１および第２導電型のセンス
   アンプ用ウェルと、 前記セルアレイ用ウェルの前記センスアンプ用ウェルと
   相対しない一方の前記半導体基板の表面に形成されロー
   デコーダを構成する素子を形成するためのローデコーダ
   用ウェルと、 前記セルアレイ用ウェルおよび前記センスアンプ用ウェ
   ル間と、前記セルアレイ用ウェルおよび前記ローデコー
   ダ用ウェル間と、前記セルアレイ用ウェルの前記センス
   アンプ用ウェルと相対する一方でセルアレイ用ウェルに
   隣接した領域とに、前記半導体基板の表面から前記セン
   スアンプ用ウェル，前記セルアレイ用ウェルおよび前記
   ローデコーダ用ウェルよりも深い位置まで形成され、表
   面に凹の字を形成する溝型の絶縁分離層と、 前記セルアレイ用ウェルの下部に形成された前記溝型の
   絶縁分離層より浅い第２導電型の第１のウェルと、 前記溝型の絶縁分離層が形成されていない前記セルアレ
   イ用ウェルと隣接する前記セルアレイ用ウェルの一方に
   前記第１のウェルと接続した第２導電型の第２のウェル
   とを備えた半導体記憶装置。
3. 【請求項３】 第１のマスクを用いて、第１導電型の半
   導体基板を選択的にエッチングすることにより溝を形成
   する工程と、 この溝に絶縁分離層を埋め込むことにより前記半導体基
   板をセンスアンプ形成領域およびセルアレイ形成領域に
   分離する工程と、 第２のマスクを用いて、選択的に前記セルアレイ形成領
   域に第１導電型の不純物をイオン注入するとともに前記
   セルアレイ形成領域と前記絶縁分離層を介して隣接した
   前記センスアンプ形成領域の一部に第１導電型の不純物
   をイオン注入することにより、前記セルアレイ形成領域
   に前記溝より浅い第１導電型のセルアレイ用ウェルを形
   成するとともに前記センスアンプ形成領域の一部に前記
   溝より浅いセンスアンプ用ウェルの第１導電型のウェル
   を形成する工程と、 第３のマスクを用いて、選択的に前記セルアレイ形成領
   域に第２導電型の不純物をイオン注入することにより、
   前記セルアレイ用ウェルの下部に前記溝より浅い第２導
   電型の第１のウェルを形成する工程と、 第４のマスクを用いて、選択的に前記セルアレイ形成領
   域の一部およびセンスアンプ形成領域に第２導電型の不
   純物をイオン注入することにより、前記セルアレイ形成
   領域に前記第１のウェルに接合した第２のウェルを形成
   するとともに前記センスアンプ形成領域に前記センスア
   ンプ用ウェルの第１導電型のウェルに接合した第２導電
   型のウェルを形成する工程とを含む半導体記憶装置の製
   造方法。
4. 【請求項４】 第１のマスクを用いて、第１導電型の半
   導体基板を選択的にエッチングすることにより溝を形成
   する工程と、 この溝に絶縁分離層を埋め込むことにより前記半導体基
   板をセンスアンプ形成領域およびセルアレイ形成領域に
   分離する工程と、 第２のマスクを用いて、選択的に前記セルアレイ形成領
   域に第１導電型の不純物をイオン注入することにより、
   前記セルアレイ形成領域に前記溝より浅い第１導電型の
   セルアレイ用ウェルを形成する工程と、 第３のマスクを用いて、選択的に前記セルアレイ形成領
   域に第２導電型の不純物をイオン注入することにより、
   前記セルアレイ用ウェルの下部に前記溝より浅い第２導
   電型の第１のウェルを形成する工程と、 第４のマスクを用いて、前記絶縁分離層を介して前記セ
   ルアレイ形成領域に隣接した前記センスアンプ形成領域
   の一部に選択的に第１導電型の不純物をイオン注入する
   ことにより、前記センスアンプ形成領域の一部にセンス
   アンプ用ウェルの第１導電型のウェルを形成する工程
   と、 第５のマスクを用いて、選択的に前記セルアレイ形成領
   域の一部およびセンスアンプ形成領域に第２導電型の不
   純物をイオン注入することにより、前記セルアレイ形成
   領域に前記第１のウェルに接合した第２のウェルを形成
   するとともに前記センスアンプ形成領域に前記センスア
   ンプ用ウェルの第１導電型のウェルに接合した第２導電
   型のウェルを形成する工程とを含む半導体記憶装置の製
   造方法。