JPH0855924A - 表面チャネルＰＭＯＳトランジスタを有するＢｉＣＭＯＳ処理工程 - Google Patents
表面チャネルＰＭＯＳトランジスタを有するＢｉＣＭＯＳ処理工程Info
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- JPH0855924A JPH0855924A JP7190832A JP19083295A JPH0855924A JP H0855924 A JPH0855924 A JP H0855924A JP 7190832 A JP7190832 A JP 7190832A JP 19083295 A JP19083295 A JP 19083295A JP H0855924 A JPH0855924 A JP H0855924A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ゲート酸化物への適切なドーピング。
【解決手段】 バイポーラ・トランジスタ６０、ＰＭＯ
Ｓトランジスタ６４、及びＰ形ポリシリコン・レジスタ
７０をもつＢｉＣＭＯＳ装置１０を提供する。バイポー
ラ・トランジスタ６０は、ウエル領域１８に形成された
エミッタ電極３０、ベース領域２６、及びコレクタ領域
を有する。ＰＭＯＳトランジスタ６４は、ソース／ドレ
イン領域５２、ゲート電極４０、及びゲート酸化物２８
を有する。ＰＭＯＳトランジスタ６４は、さらに同じポ
リシリコン層の外に形成され、同じ厚さを持つ。もし望
ましければ、エミッタ電極３０とゲート電極４０はケイ
化されても良い。
Ｓトランジスタ６４、及びＰ形ポリシリコン・レジスタ
７０をもつＢｉＣＭＯＳ装置１０を提供する。バイポー
ラ・トランジスタ６０は、ウエル領域１８に形成された
エミッタ電極３０、ベース領域２６、及びコレクタ領域
を有する。ＰＭＯＳトランジスタ６４は、ソース／ドレ
イン領域５２、ゲート電極４０、及びゲート酸化物２８
を有する。ＰＭＯＳトランジスタ６４は、さらに同じポ
リシリコン層の外に形成され、同じ厚さを持つ。もし望
ましければ、エミッタ電極３０とゲート電極４０はケイ
化されても良い。
Description
【０００１】
【産業上の利用分野】本発明は一般的に半導体装置及び
処理工程に関し、更に詳細には表面チャネルＰＭＯＳト
ランジスタを有するＢｉＣＭＯＳ装置及び処理工程に関
連する。
処理工程に関し、更に詳細には表面チャネルＰＭＯＳト
ランジスタを有するＢｉＣＭＯＳ装置及び処理工程に関
連する。
【０００２】
【従来の技術及びその課題】単一基板上にＭＯＳＦＥＴ
構造及びバイポーラ・トランジスタを集積することが、
強く要望されてきている。当業者には良く知られている
ように、デジタル機能及び線形機能が、バイポーラまた
は金属酸化物半導体（ＭＯＳ）技術のいずれかを使った
集積回路により実行されることが多い。バイポーラは、
特に相補型ＭＯＳ（ＣＭＯＳ）回路と比較すると電力消
費が大きいが、ＭＯＳ回路よりも、もちろん動作速度が
大きく、かつ駆動電流が大きい回路を集積する。製造技
術の進歩により、バイポーラ・トランジスタ及びＣＭＯ
Ｓトランジスタの両方を同じ集積回路の中で使用するこ
とが可能になっている。これは、通常、ＢｉＣＭＯＳ装
置と呼ばれている。
構造及びバイポーラ・トランジスタを集積することが、
強く要望されてきている。当業者には良く知られている
ように、デジタル機能及び線形機能が、バイポーラまた
は金属酸化物半導体（ＭＯＳ）技術のいずれかを使った
集積回路により実行されることが多い。バイポーラは、
特に相補型ＭＯＳ（ＣＭＯＳ）回路と比較すると電力消
費が大きいが、ＭＯＳ回路よりも、もちろん動作速度が
大きく、かつ駆動電流が大きい回路を集積する。製造技
術の進歩により、バイポーラ・トランジスタ及びＣＭＯ
Ｓトランジスタの両方を同じ集積回路の中で使用するこ
とが可能になっている。これは、通常、ＢｉＣＭＯＳ装
置と呼ばれている。
【０００３】ＢｉＣＭＯＳ装置において、バイポーラ・
トランジスタは典型的には、バイポーラ・トランジスタ
のベースにモート領域を、エミッタにドープされたポリ
シリコンをコレクタにウエル領域を、用いて形成され
る。レジスタは典型的にＮ形にドープされた拡散領域又
はポリシリコンから成る。ＣＭＯＳ回路はＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタから成る。ＰＭＯＳト
ランジスタをスケ−ル（scale ）し、低閾値電圧を提供
するため、表面チャネルＰＭＯＳトランジスタを用いる
ことが望ましい。このようにＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタは、ゲートにドープされたポリシ
リコンを、ソース／ドレイン領域に拡散領域を用いる。
これにより、典型的にソース／ドレイン・インプラント
によってドープされたＮ＋形及びＰ＋形ポリシリコン・
ゲートの両方を必要とするため、処理工程が複雑にな
る。
トランジスタは典型的には、バイポーラ・トランジスタ
のベースにモート領域を、エミッタにドープされたポリ
シリコンをコレクタにウエル領域を、用いて形成され
る。レジスタは典型的にＮ形にドープされた拡散領域又
はポリシリコンから成る。ＣＭＯＳ回路はＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタから成る。ＰＭＯＳト
ランジスタをスケ−ル（scale ）し、低閾値電圧を提供
するため、表面チャネルＰＭＯＳトランジスタを用いる
ことが望ましい。このようにＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタは、ゲートにドープされたポリシ
リコンを、ソース／ドレイン領域に拡散領域を用いる。
これにより、典型的にソース／ドレイン・インプラント
によってドープされたＮ＋形及びＰ＋形ポリシリコン・
ゲートの両方を必要とするため、処理工程が複雑にな
る。
【０００４】しかし、ソース／ドレイン・インプラント
は、ポリシリコン・ゲートを通ったゲート酸化物への適
切なドーピングを提供し得ない。ＮＭＯＳゲートの適切
なドーピングは、バイポーラ・エミッタ・インプラント
中のＮＭＯＳゲートのインプラントによって成され得
る。ＰＭＯＳゲートの改良されたドーピングは、ポリシ
リコンの厚さをスケ−ルすることによって成され得る。
しかし、ポリシリコンの厚さのスケ−ルは、エミッタ、
ＮＭＯＳゲート、及びＰＭＯＳゲートに同一ポリシリコ
ン層を用いるＢｉＣＭＯＳ処理工程において望ましくな
い。従って、ポリシリコンの厚さをスケ−ルする必要の
ないＰＭＯＳトランジスタにおいてゲート酸化物へのポ
リシリコンを介する適切なドーピングが必要とされてい
る。
は、ポリシリコン・ゲートを通ったゲート酸化物への適
切なドーピングを提供し得ない。ＮＭＯＳゲートの適切
なドーピングは、バイポーラ・エミッタ・インプラント
中のＮＭＯＳゲートのインプラントによって成され得
る。ＰＭＯＳゲートの改良されたドーピングは、ポリシ
リコンの厚さをスケ−ルすることによって成され得る。
しかし、ポリシリコンの厚さのスケ−ルは、エミッタ、
ＮＭＯＳゲート、及びＰＭＯＳゲートに同一ポリシリコ
ン層を用いるＢｉＣＭＯＳ処理工程において望ましくな
い。従って、ポリシリコンの厚さをスケ−ルする必要の
ないＰＭＯＳトランジスタにおいてゲート酸化物へのポ
リシリコンを介する適切なドーピングが必要とされてい
る。
【０００５】
【課題を解決するための手段及び作用】表面チャネルＰ
ＭＯＳトランジスタ及びＰ形レジスタを有する半導体装
置の形成装置及び方法を開示する。例えばポリシリコン
などの導電層が半導体基板上に形成される。導電層の第
１の領域がＰ形不純物でインプラントされる。第１の領
域は、レジスタと複数のＰＭＯＳトランジスタとが形成
される部分に対応する。その後導電層はエッチングさ
れ、Ｐ形レジスタ及びＰＭＯＳトランジスタの各ＰＭＯ
Ｓゲートを形成する。その後、複数のＰＭＯＳソース／
ドレイン領域が半導体基板に形成される。
ＭＯＳトランジスタ及びＰ形レジスタを有する半導体装
置の形成装置及び方法を開示する。例えばポリシリコン
などの導電層が半導体基板上に形成される。導電層の第
１の領域がＰ形不純物でインプラントされる。第１の領
域は、レジスタと複数のＰＭＯＳトランジスタとが形成
される部分に対応する。その後導電層はエッチングさ
れ、Ｐ形レジスタ及びＰＭＯＳトランジスタの各ＰＭＯ
Ｓゲートを形成する。その後、複数のＰＭＯＳソース／
ドレイン領域が半導体基板に形成される。
【０００６】一つの実施例において、ＢｉＣＭＯＳ装置
の形成方法が開示される。第１の絶縁層が、第１のウエ
ル領域をもつ半導体基板の表面上に形成される。ベース
領域が第１のウエル領域にインプラントされる。その
後、第１の絶縁層がエッチングされ、ベース領域の一部
分を露出させる。次に、ポリシリコン層が半導体基板上
に形成され、ポリシリコン層の第１の領域がＰ形不純物
でインプラントされる。第１の領域は、レジスタと複数
のＰＭＯＳトランジスタとが形成される部分に対応す
る。バイポーラ・トランジスタと複数のＮＭＯＳトラン
ジスタとが形成される部分に対応するポリシリコン層の
第２の領域は、その後Ｎ形不純物でインプラントされ
る。次に、ポリシリコン層はエッチングされ、エミッタ
電極、ＰＭＯＳゲート、ＮＭＯＳゲート、及びレジスタ
を形成する。その後、Ｐ形不純物がＰＭＯＳゲートに隣
接する半導体基板にインプラントされ、各ＰＭＯＳトラ
ンジスタに一対のＰＭＯＳソース／ドレイン領域を形成
し、そこでＰ形不純物も同時にＰＭＯＳゲートにインプ
ラントされる。その後、Ｎ形不純物がＮＭＯＳゲートに
隣接する半導体基板にインプラントされ、各ＰＭＯＳト
ランジスタに一対のＰＭＯＳソース／ドレイン領域を形
成し、Ｎ形不純物も同時にＮＭＯＳゲートにインプラン
トされる。
の形成方法が開示される。第１の絶縁層が、第１のウエ
ル領域をもつ半導体基板の表面上に形成される。ベース
領域が第１のウエル領域にインプラントされる。その
後、第１の絶縁層がエッチングされ、ベース領域の一部
分を露出させる。次に、ポリシリコン層が半導体基板上
に形成され、ポリシリコン層の第１の領域がＰ形不純物
でインプラントされる。第１の領域は、レジスタと複数
のＰＭＯＳトランジスタとが形成される部分に対応す
る。バイポーラ・トランジスタと複数のＮＭＯＳトラン
ジスタとが形成される部分に対応するポリシリコン層の
第２の領域は、その後Ｎ形不純物でインプラントされ
る。次に、ポリシリコン層はエッチングされ、エミッタ
電極、ＰＭＯＳゲート、ＮＭＯＳゲート、及びレジスタ
を形成する。その後、Ｐ形不純物がＰＭＯＳゲートに隣
接する半導体基板にインプラントされ、各ＰＭＯＳトラ
ンジスタに一対のＰＭＯＳソース／ドレイン領域を形成
し、そこでＰ形不純物も同時にＰＭＯＳゲートにインプ
ラントされる。その後、Ｎ形不純物がＮＭＯＳゲートに
隣接する半導体基板にインプラントされ、各ＰＭＯＳト
ランジスタに一対のＰＭＯＳソース／ドレイン領域を形
成し、Ｎ形不純物も同時にＮＭＯＳゲートにインプラン
トされる。
【０００７】本発明の利点は、Ｐ形レジスタの形成を含
むＢｉＣＭＯＳ処理工程を提供することである。
むＢｉＣＭＯＳ処理工程を提供することである。
【０００８】本発明の他の利点は、ポリシリコンゲート
の厚さをスケ−ルすることなくＰＭＯＳゲートを適切に
ドープするＢｉＣＭＯＳ処理工程を提供することであ
る。
の厚さをスケ−ルすることなくＰＭＯＳゲートを適切に
ドープするＢｉＣＭＯＳ処理工程を提供することであ
る。
【０００９】本発明の更に他の利点は、表面チャネルＰ
ＭＯＳトランジスタをスケ−ルし、ポリシリコンゲート
の厚さをスケ−ルすることなく低閾値電圧を提供するＢ
ｉＣＭＯＳ処理工程を提供することである。
ＭＯＳトランジスタをスケ−ルし、ポリシリコンゲート
の厚さをスケ−ルすることなく低閾値電圧を提供するＢ
ｉＣＭＯＳ処理工程を提供することである。
【００１０】本明細書及び添付の図面を参照すれば当業
者であれば、これらの利点及び他の利点は明らかであ
る。
者であれば、これらの利点及び他の利点は明らかであ
る。
【００１１】
【実施例】添付の図面において対応する番号及び記号は
特記しない限り対応する部分を示す。
特記しない限り対応する部分を示す。
【００１２】本発明は、バイポーラ・トランジスタと、
ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとＰ形
レジスタとを有するＢｉＣＭＯＳ構造を説明する。
ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとＰ形
レジスタとを有するＢｉＣＭＯＳ構造を説明する。
【００１３】図１は、バイポーラ・トランジスタ６０、
ＰＭＯＳトランジスタ６４、ＮＭＯＳトランジスタ６８
及びレジスタ７０の断面図を示す。この構造体は、基板
１２に形成され、この実施例ではＰ形シリコンである。
バイポーラ・トランジスタ６０の中の埋込みＮ＋形領域
１４は、従来の方式のように、サブコレクタとして機能
し、Ｎ＋形領域２５はそれへの表面接触体を提供する。
Ｎ形領域１８ａは、バイポーラ・トランジスタ６０のコ
レクタ領域として機能する。真性ベース２６は、Ｎ形領
域１８ａの中に配置されたＰ形領域である。Ｐ＋形領域
５０はバイポーラ・トランジスタ６０の外因性ベース領
域として機能する。エミッタ電極３０は、絶縁層２４の
開口部を通して真性ベース領域２６にまで延長されるド
ープされたポリシリコン層であり得る。ケイ化物層５６
はエミッタ電極３０を覆い得る。
ＰＭＯＳトランジスタ６４、ＮＭＯＳトランジスタ６８
及びレジスタ７０の断面図を示す。この構造体は、基板
１２に形成され、この実施例ではＰ形シリコンである。
バイポーラ・トランジスタ６０の中の埋込みＮ＋形領域
１４は、従来の方式のように、サブコレクタとして機能
し、Ｎ＋形領域２５はそれへの表面接触体を提供する。
Ｎ形領域１８ａは、バイポーラ・トランジスタ６０のコ
レクタ領域として機能する。真性ベース２６は、Ｎ形領
域１８ａの中に配置されたＰ形領域である。Ｐ＋形領域
５０はバイポーラ・トランジスタ６０の外因性ベース領
域として機能する。エミッタ電極３０は、絶縁層２４の
開口部を通して真性ベース領域２６にまで延長されるド
ープされたポリシリコン層であり得る。ケイ化物層５６
はエミッタ電極３０を覆い得る。
【００１４】Ｎ領域１８ｂはＰチャネル・トランジスタ
６４のウエル領域である。同時係属中で、テキサス・イ
ンスツルメンツ・インコーポレイテツドに譲渡された米
国特許出願番号08/161,960、出願日12/03/93及び同08/1
06,458、出願日8/13/93 に記載されているように、ＰＭ
ＯＳトランジスタ６４はウエル領域１８ａに交互に形成
され得ることに留意されたい。Ｐ＋形領域５２はＰＭＯ
Ｓトランジスタ６４のソース／ドレインとして機能す
る。Ｎ＋形領域５４はＮＭＯＳトランジスタ６８のソー
ス／ドレインとして機能する。ゲート酸化物２８はゲー
ト４０とＮ領域１８ｂとＰ領域２０との間に配置され
る。ドープされたポリシリコンは、トランジスタ６４及
び６８のゲート４０を形成するために用いられる。ゲー
ト４０はケイ化物層５６を形成するため任意にケイ化さ
れ得る。
６４のウエル領域である。同時係属中で、テキサス・イ
ンスツルメンツ・インコーポレイテツドに譲渡された米
国特許出願番号08/161,960、出願日12/03/93及び同08/1
06,458、出願日8/13/93 に記載されているように、ＰＭ
ＯＳトランジスタ６４はウエル領域１８ａに交互に形成
され得ることに留意されたい。Ｐ＋形領域５２はＰＭＯ
Ｓトランジスタ６４のソース／ドレインとして機能す
る。Ｎ＋形領域５４はＮＭＯＳトランジスタ６８のソー
ス／ドレインとして機能する。ゲート酸化物２８はゲー
ト４０とＮ領域１８ｂとＰ領域２０との間に配置され
る。ドープされたポリシリコンは、トランジスタ６４及
び６８のゲート４０を形成するために用いられる。ゲー
ト４０はケイ化物層５６を形成するため任意にケイ化さ
れ得る。
【００１５】レジスタ７０はＰ形ドープされたポリシリ
コンからなり、絶縁領域２２上部に配置される。Ｎ形レ
ジスタではなくＰ形レジスタを持つ利点はＰＭＯＳゲー
トは、ソース／ドレイン・インプラント中にレジスタと
同時に両方インプラントされ得ることである。このよう
に、ＰＭＯＳゲートの適切なドーピングは、ポリシリコ
ンの厚みをスケ−ルすることなく成され得る。
コンからなり、絶縁領域２２上部に配置される。Ｎ形レ
ジスタではなくＰ形レジスタを持つ利点はＰＭＯＳゲー
トは、ソース／ドレイン・インプラント中にレジスタと
同時に両方インプラントされ得ることである。このよう
に、ＰＭＯＳゲートの適切なドーピングは、ポリシリコ
ンの厚みをスケ−ルすることなく成され得る。
【００１６】フィールド絶縁領域２２は真性ベース領域
２６をコレクタ接続２５から、トランジスタ６４及び６
８を互いに、Ｐチャネルトランジスタ６４をバイポーラ
・トランジスタ６０から隔離する。Ｎ＋形領域１４はト
ランジスタ６０及び６４は埋込みＰ＋領域によって隔離
され、Ｎ領域１８ａ、１８ｂはＰ領域２０によって隔離
され、それによって、２個のトランジスタのＮ形領域１
８ａ、１８ｂを異なる電位にすることができる。
２６をコレクタ接続２５から、トランジスタ６４及び６
８を互いに、Ｐチャネルトランジスタ６４をバイポーラ
・トランジスタ６０から隔離する。Ｎ＋形領域１４はト
ランジスタ６０及び６４は埋込みＰ＋領域によって隔離
され、Ｎ領域１８ａ、１８ｂはＰ領域２０によって隔離
され、それによって、２個のトランジスタのＮ形領域１
８ａ、１８ｂを異なる電位にすることができる。
【００１７】図２のＮ＋形埋込み層１４と、Ｐ＋形埋込
み層１６と、Ｎ形領域１８ａ、１８ｂと、Ｐ形領域２０
と、フィールド絶縁領域２２と絶縁層２４とを形成した
後の構造体１０を示す。埋込み層の形成方法は、１９９
０年９月１８日発行で、テキサス・インスツルメンツ・
インコーポレイテツドに譲渡された、米国特許番号４，
９５８，２１３号に開示されている。フィールド絶縁層
領域２２の製造方法は、１９８５年９月１７日発行で、
テキサス・インスツルメンツ・インコーポレイテツドに
譲渡された、米国特許番号４，５４１，１６７号に開示
されている。絶縁層２４は、アンチ・コオイ（Anti Koo
i ）酸化と、その後の２０オングストローム以下の厚さ
までのデグレイズと、更にその後の３００オングストロ
ーム程度の厚さまでの熱酸化ダミーゲート酸化物とによ
り形成されたダミーゲート酸化物であってよい。本発明
により図２の構造体に組込まれたＢｉＣＭＯＳ装置の形
成を以下に示す。
み層１６と、Ｎ形領域１８ａ、１８ｂと、Ｐ形領域２０
と、フィールド絶縁領域２２と絶縁層２４とを形成した
後の構造体１０を示す。埋込み層の形成方法は、１９９
０年９月１８日発行で、テキサス・インスツルメンツ・
インコーポレイテツドに譲渡された、米国特許番号４，
９５８，２１３号に開示されている。フィールド絶縁層
領域２２の製造方法は、１９８５年９月１７日発行で、
テキサス・インスツルメンツ・インコーポレイテツドに
譲渡された、米国特許番号４，５４１，１６７号に開示
されている。絶縁層２４は、アンチ・コオイ（Anti Koo
i ）酸化と、その後の２０オングストローム以下の厚さ
までのデグレイズと、更にその後の３００オングストロ
ーム程度の厚さまでの熱酸化ダミーゲート酸化物とによ
り形成されたダミーゲート酸化物であってよい。本発明
により図２の構造体に組込まれたＢｉＣＭＯＳ装置の形
成を以下に示す。
【００１８】構造体１０の表面がパターン形成され、Ｎ
形不純物がインプラントされ、深いＮ形領域（コレクタ
接触体２５）が形成される。この深いＮ形領域は、図３
に示されているように、Ｎ領域１８ａを通り、サブコレ
クタ、Ｎ形＋領域１４、に接触するように延長される。
次に、Ｖt 調整注入が実行される。１つはＮＭＯＳトラ
ンジスタ６８に対するものであり、もう１つはＰＭＯＳ
トランジスタに対するものである。更に図３に示されて
いるように、ベース領域２６が、パターン化され、Ｐ形
不純物（例えば、ボロンが１０Ｋｅｖで７．０１３ｃｍ
-2）がインプラントされて形成される。
形不純物がインプラントされ、深いＮ形領域（コレクタ
接触体２５）が形成される。この深いＮ形領域は、図３
に示されているように、Ｎ領域１８ａを通り、サブコレ
クタ、Ｎ形＋領域１４、に接触するように延長される。
次に、Ｖt 調整注入が実行される。１つはＮＭＯＳトラ
ンジスタ６８に対するものであり、もう１つはＰＭＯＳ
トランジスタに対するものである。更に図３に示されて
いるように、ベース領域２６が、パターン化され、Ｐ形
不純物（例えば、ボロンが１０Ｋｅｖで７．０１３ｃｍ
-2）がインプラントされて形成される。
【００１９】図４に示されているように、ダミー酸化物
層２４がデクレイズを使って除去され、ゲート酸化物層
２８の様な絶縁層で置き換えられる。ゲート酸化物層２
８が１００オングストローム程度の厚さに熱酸化によっ
て形成される。マスク層２７がゲート酸化物層２８の領
域の一部分を露出するために用いる。次に、露出された
酸化物がエッチングされ、ベース領域２６の一部分が露
出される。そして、マスク層２７が除去され、デグレイ
ズが（例えば１０％ＨＦで１０秒間）実行され、界面酸
化物（interfacial oxide ）を最小化する。図５に示さ
れているように、ポリシリコン層２９の様な導電性材料
の層が、構造体の表面上にＬＰＣＶＤの方法で蒸着され
る。ポリシリコン層２９は約３５００オングストローム
の厚さを持つ。
層２４がデクレイズを使って除去され、ゲート酸化物層
２８の様な絶縁層で置き換えられる。ゲート酸化物層２
８が１００オングストローム程度の厚さに熱酸化によっ
て形成される。マスク層２７がゲート酸化物層２８の領
域の一部分を露出するために用いる。次に、露出された
酸化物がエッチングされ、ベース領域２６の一部分が露
出される。そして、マスク層２７が除去され、デグレイ
ズが（例えば１０％ＨＦで１０秒間）実行され、界面酸
化物（interfacial oxide ）を最小化する。図５に示さ
れているように、ポリシリコン層２９の様な導電性材料
の層が、構造体の表面上にＬＰＣＶＤの方法で蒸着され
る。ポリシリコン層２９は約３５００オングストローム
の厚さを持つ。
【００２０】更に図５に示されているように、マスク層
３１は、ポリシリコン層２９の領域を露出するために用
いられ、そこにＰＭＯＳゲート及びＰ形レジスタが形成
される。その後、露出された領域はボロンのような（例
えば２０Ｋｅｖで２Ｅ１５）Ｐ形不純物でインプラント
される。
３１は、ポリシリコン層２９の領域を露出するために用
いられ、そこにＰＭＯＳゲート及びＰ形レジスタが形成
される。その後、露出された領域はボロンのような（例
えば２０Ｋｅｖで２Ｅ１５）Ｐ形不純物でインプラント
される。
【００２１】図６に示されているように、マスク層３１
が除去されて、エミッタ及びＮＭＯＳゲートが形成され
る領域を露出するマスク層３２で置き換えられる。露出
された領域は、その後、砒素あるいは砒素とリンの化合
物（砒素が１００Ｋｅｖで１Ｅ１６）のようなＮ形不純
物でインプラントされる。マスク層３２がその後除去さ
れる。
が除去されて、エミッタ及びＮＭＯＳゲートが形成され
る領域を露出するマスク層３２で置き換えられる。露出
された領域は、その後、砒素あるいは砒素とリンの化合
物（砒素が１００Ｋｅｖで１Ｅ１６）のようなＮ形不純
物でインプラントされる。マスク層３２がその後除去さ
れる。
【００２２】レジスタ７０及びエミッタ３０が適切にド
ープされた後、ポリシリコン２９層がパターン形成さ
れ、図７に示すようにエッチングされ、エミッタ電極３
０と、ゲート４０と、レジスタ７０とを形成する。
ープされた後、ポリシリコン２９層がパターン形成さ
れ、図７に示すようにエッチングされ、エミッタ電極３
０と、ゲート４０と、レジスタ７０とを形成する。
【００２３】図８に示すように、次に、従来の技術を用
いて軽くドープされたドレイン（ＬＤＤ）４４と４６が
インプラントされ、側壁スペーサ４８が形成され、ソー
ス／ドレイン５２と５４が形成される。ＬＤＤ４４はオ
プションであり、必ずしも形成する必要のないことを断
っておく。側壁スペーサ４８は、誘電体層を蒸着し、異
方性エッチングすることにより、形成できる。側壁スペ
ーサ４８は、好ましくは薄い酸化物上の窒化物から成る
が、酸化物のみであってもよい。側壁スペーサ４８が形
成された後、ソース／ドレイン５２及び５４はＰ形及び
Ｎ形不純物でインプラントされ、それぞれアニールされ
る。
いて軽くドープされたドレイン（ＬＤＤ）４４と４６が
インプラントされ、側壁スペーサ４８が形成され、ソー
ス／ドレイン５２と５４が形成される。ＬＤＤ４４はオ
プションであり、必ずしも形成する必要のないことを断
っておく。側壁スペーサ４８は、誘電体層を蒸着し、異
方性エッチングすることにより、形成できる。側壁スペ
ーサ４８は、好ましくは薄い酸化物上の窒化物から成る
が、酸化物のみであってもよい。側壁スペーサ４８が形
成された後、ソース／ドレイン５２及び５４はＰ形及び
Ｎ形不純物でインプラントされ、それぞれアニールされ
る。
【００２４】ゲート４０はさらにソース／ドレイン・イ
ンプラント中にインプラントされる。このように、ＮＭ
ＯＳトランジスタゲートはエミッタ・インプラント及び
ＮＭＯＳソース／ドレイン５４のインプラントの間にイ
ンプラントされ、ＰＭＯＳトランジスタゲートはレジス
タ・インプラント及びＰＭＯＳソース／ドレイン５２の
インプラントの間にインプラントされる。こうして、Ｎ
ＭＯＳトランジスタ及びＰＭＯＳトランジスタ双方に適
したドーピングが実行される。
ンプラント中にインプラントされる。このように、ＮＭ
ＯＳトランジスタゲートはエミッタ・インプラント及び
ＮＭＯＳソース／ドレイン５４のインプラントの間にイ
ンプラントされ、ＰＭＯＳトランジスタゲートはレジス
タ・インプラント及びＰＭＯＳソース／ドレイン５２の
インプラントの間にインプラントされる。こうして、Ｎ
ＭＯＳトランジスタ及びＰＭＯＳトランジスタ双方に適
したドーピングが実行される。
【００２５】前述の方法が完了した後、ゲート４０、ソ
ース／ドレイン５２及び５４、エミッタ電極３０がケイ
化した後、図１の活性化領域に対する接触体を作るため
に、相互接続用メタライゼーションが形成される。この
ような相互接続の形成方法は、当業者には周知である。
その後個々の回路が基板１２の各部分から分離され、そ
こに、当業者には良く知られているように、外部接続を
ワイヤ・ボンディング、直接バンプ・ボンディング又は
同等の方法により、形成することができる。次に、個々
の回路が、デュアル・イン・ライン・パッケージ、チッ
プ・キャリア又は他の形式のパッケージの中に封止する
ことができる。このようなパッケージの１つの例は、１
９８５年１月２２日発行で、テキサス・インスツルメン
ツ・インコーポレイテツドに譲渡された、米国特許番号
４，４９５，３７６号に開示されている。
ース／ドレイン５２及び５４、エミッタ電極３０がケイ
化した後、図１の活性化領域に対する接触体を作るため
に、相互接続用メタライゼーションが形成される。この
ような相互接続の形成方法は、当業者には周知である。
その後個々の回路が基板１２の各部分から分離され、そ
こに、当業者には良く知られているように、外部接続を
ワイヤ・ボンディング、直接バンプ・ボンディング又は
同等の方法により、形成することができる。次に、個々
の回路が、デュアル・イン・ライン・パッケージ、チッ
プ・キャリア又は他の形式のパッケージの中に封止する
ことができる。このようなパッケージの１つの例は、１
９８５年１月２２日発行で、テキサス・インスツルメン
ツ・インコーポレイテツドに譲渡された、米国特許番号
４，４９５，３７６号に開示されている。
【００２６】本発明は説明用の実施例を参照して説明さ
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。上述の工程を異なる順序で実施す
るような、これら説明用の実施例の種々の変形及び組合
せばかりでなく、本発明の他の実施例も、本説明を参照
すればこの技術の分野の習熟者にとって明白である。し
たがって、添付の特許請求の範囲はあらゆるこれらの変
形及び組合せを包含することを意図する。
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。上述の工程を異なる順序で実施す
るような、これら説明用の実施例の種々の変形及び組合
せばかりでなく、本発明の他の実施例も、本説明を参照
すればこの技術の分野の習熟者にとって明白である。し
たがって、添付の特許請求の範囲はあらゆるこれらの変
形及び組合せを包含することを意図する。
【００２７】以上の説明の関して更に次の項を開示す
る。
る。
【００２８】（１） 半導体装置形成方法であって、半
導体基板の表面上に導電層を形成し、導電層の第１の領
域をＰ形不純物でインプラントし、前記第１の領域は複
数のＰＭＯＳトランジスタが形成される部分に対応し、
前記導電層をエッチングし、前記複数の各ＰＭＯＳトラ
ンジスタにＰＭＯＳゲートを形成し、前記半導体基板に
ＰＭＯＳソース／ドレイン領域を形成する工程を含む方
法。
導体基板の表面上に導電層を形成し、導電層の第１の領
域をＰ形不純物でインプラントし、前記第１の領域は複
数のＰＭＯＳトランジスタが形成される部分に対応し、
前記導電層をエッチングし、前記複数の各ＰＭＯＳトラ
ンジスタにＰＭＯＳゲートを形成し、前記半導体基板に
ＰＭＯＳソース／ドレイン領域を形成する工程を含む方
法。
【００２９】（２） 第１項に記載の方法において、複
数のバイポーラ・トランジスタ及び複数のＮＭＯＳトラ
ンジスタが形成される導電層の第２の領域をＮ形不純物
でインプラントし、前記導電層をエッチング工程は更に
前記複数の各ＮＭＯＳトランジスタにエミッタ電極及び
ＮＭＯＳゲートを形成し、複数のＮＭＯＳトランジスタ
の各々のために前記半導体基板に一対のＮＭＯＳソース
／ドレイン領域を形成する工程を更に含む方法。
数のバイポーラ・トランジスタ及び複数のＮＭＯＳトラ
ンジスタが形成される導電層の第２の領域をＮ形不純物
でインプラントし、前記導電層をエッチング工程は更に
前記複数の各ＮＭＯＳトランジスタにエミッタ電極及び
ＮＭＯＳゲートを形成し、複数のＮＭＯＳトランジスタ
の各々のために前記半導体基板に一対のＮＭＯＳソース
／ドレイン領域を形成する工程を更に含む方法。
【００３０】（３） 第２項に記載の方法において、前
記Ｎ形不純物が砒素から成る方法。
記Ｎ形不純物が砒素から成る方法。
【００３１】（４） 第２項に記載の方法において、前
記Ｎ形不純物が砒素及びリンから成る方法。
記Ｎ形不純物が砒素及びリンから成る方法。
【００３２】（５） 第２項に記載の方法において、前
記導電層をエッチングする前記工程の後、前記各ＰＭＯ
Ｓゲート及びＮＭＯＳゲートの反対側の軽くドープされ
た領域をインプラントし、前記ＰＭＯＳ及びＮＭＯＳゲ
ートと、前記レジスタと前記エミッタ電極との各々に隣
接する側壁酸化物を形成する工程を更に含む方法。
記導電層をエッチングする前記工程の後、前記各ＰＭＯ
Ｓゲート及びＮＭＯＳゲートの反対側の軽くドープされ
た領域をインプラントし、前記ＰＭＯＳ及びＮＭＯＳゲ
ートと、前記レジスタと前記エミッタ電極との各々に隣
接する側壁酸化物を形成する工程を更に含む方法。
【００３３】（６） 第２項に記載の方法において、前
記エミッタ電極と、前記ＮＭＯＳゲート及びＰＭＯＳゲ
ートと、前記ＮＭＯＳ及びＰＭＯＳソース／ドレイン領
域とをケイ化する工程を更に含む方法。
記エミッタ電極と、前記ＮＭＯＳゲート及びＰＭＯＳゲ
ートと、前記ＮＭＯＳ及びＰＭＯＳソース／ドレイン領
域とをケイ化する工程を更に含む方法。
【００３４】（７） 第１項に記載の方法において、前
記ＰＭＯＳソース／ドレイン領域を形成する工程が、前
記ＰＭＯＳソース／ドレイン領域及び前記ＰＭＯＳゲー
トをＰ形不純物でインプラントし、前記ＰＭＯＳソース
／ドレイン領域をアニールする工程を含む方法。
記ＰＭＯＳソース／ドレイン領域を形成する工程が、前
記ＰＭＯＳソース／ドレイン領域及び前記ＰＭＯＳゲー
トをＰ形不純物でインプラントし、前記ＰＭＯＳソース
／ドレイン領域をアニールする工程を含む方法。
【００３５】（８） 第１項に記載の方法において、前
記Ｐ形不純物がボロンから成る方法。
記Ｐ形不純物がボロンから成る方法。
【００３６】（９） 第１項に記載の方法において、前
記第１の領域もレジスタが形成される部分に対応し、前
記エッチング工程が前記レジスタを形成する方法。
記第１の領域もレジスタが形成される部分に対応し、前
記エッチング工程が前記レジスタを形成する方法。
【００３７】（１０） ＢｉＣＭＯＳ装置を形成する方
法において、第１のウエル領域を有する半導体基板の表
面上に第１の絶縁層を形成し、前記第１の絶縁層にベー
ス領域をインプラントし、前記第１の絶縁層を除去し、
前記半導体基板の前記表面上に第２の絶縁層を形成し、
前記第２の絶縁層をエッチングして前記ベース領域の一
部を露出し、前記半導体基板の表面上にポリシリコン層
を形成し、ポリシリコン層の第１の領域をＰ形不純物で
インプラントし、前記第１の領域はレジスタと複数のＰ
ＭＯＳトランジスタとが形成される部分に対応し、バイ
ポーラ・トランジスタと複数のＮＭＯＳトランジスタと
が形成される部分に対応するポリシリコン層の第２の領
域をＮ形不純物でインプラントし、前記ポリシリコン層
をエッチングしてエミッタ電極と、ＰＭＯＳゲートと、
ＮＭＯＳゲートと前記レジスタとを形成し、Ｎ形不純物
を前記ＮＭＯＳゲートに隣接する前記半導体基板にイン
プラントして、前記複数のＰＭＯＳトランジスタの各々
に一対のＰＭＯＳソース／ドレインを形成し、前記Ｎ形
不純物も同時に前記ＮＭＯＳゲートにインプラントさ
れ、前記ＢｉＣＭＯＳ装置をアニールする工程を含む方
法。
法において、第１のウエル領域を有する半導体基板の表
面上に第１の絶縁層を形成し、前記第１の絶縁層にベー
ス領域をインプラントし、前記第１の絶縁層を除去し、
前記半導体基板の前記表面上に第２の絶縁層を形成し、
前記第２の絶縁層をエッチングして前記ベース領域の一
部を露出し、前記半導体基板の表面上にポリシリコン層
を形成し、ポリシリコン層の第１の領域をＰ形不純物で
インプラントし、前記第１の領域はレジスタと複数のＰ
ＭＯＳトランジスタとが形成される部分に対応し、バイ
ポーラ・トランジスタと複数のＮＭＯＳトランジスタと
が形成される部分に対応するポリシリコン層の第２の領
域をＮ形不純物でインプラントし、前記ポリシリコン層
をエッチングしてエミッタ電極と、ＰＭＯＳゲートと、
ＮＭＯＳゲートと前記レジスタとを形成し、Ｎ形不純物
を前記ＮＭＯＳゲートに隣接する前記半導体基板にイン
プラントして、前記複数のＰＭＯＳトランジスタの各々
に一対のＰＭＯＳソース／ドレインを形成し、前記Ｎ形
不純物も同時に前記ＮＭＯＳゲートにインプラントさ
れ、前記ＢｉＣＭＯＳ装置をアニールする工程を含む方
法。
【００３８】（１１） 第１０項に記載の方法におい
て、前記Ｎ形不純物が砒素からなる方法。
て、前記Ｎ形不純物が砒素からなる方法。
【００３９】（１２） 第１０項に記載の方法におい
て、前記Ｎ形不純物が砒素とリンからなる方法。
て、前記Ｎ形不純物が砒素とリンからなる方法。
【００４０】（１３） 第１０項に記載の方法におい
て、前記Ｐ形不純物がボロンからなる方法。
て、前記Ｐ形不純物がボロンからなる方法。
【００４１】（１４） ＢｉＣＭＯＳ装置であって、半
導体基板上に形成されたＰ形ドープされたポリシリコン
・レジスタと、前記半導体基板に形成された複数の表面
チャネルＰＭＯＳトランジスタであって、前記表面チャ
ネルＰＭＯＳトランジスタは各々が第１の不純物濃度の
ポリシリコン・ゲートと、第２の不純物濃度のソース／
ドレイン領域をもち、前記第１の不純物濃度が前記第２
の不純物濃度より大きい複数の表面チャネルＰＭＯＳト
ランジスタとを有するＢｉＣＭＯＳ装置。
導体基板上に形成されたＰ形ドープされたポリシリコン
・レジスタと、前記半導体基板に形成された複数の表面
チャネルＰＭＯＳトランジスタであって、前記表面チャ
ネルＰＭＯＳトランジスタは各々が第１の不純物濃度の
ポリシリコン・ゲートと、第２の不純物濃度のソース／
ドレイン領域をもち、前記第１の不純物濃度が前記第２
の不純物濃度より大きい複数の表面チャネルＰＭＯＳト
ランジスタとを有するＢｉＣＭＯＳ装置。
【００４２】（１５） 第１４項に記載のＢｉＣＭＯＳ
装置であって、所定の厚さのポリシリコン・エミッタ電
極をもつバイポーラ・トランジスタであって、前記ドー
プされた各ポリシリコン・ゲートも前記所定の厚さであ
るバイポーラ・トランジスタを更に含むＢｉＣＭＯＳ装
置。
装置であって、所定の厚さのポリシリコン・エミッタ電
極をもつバイポーラ・トランジスタであって、前記ドー
プされた各ポリシリコン・ゲートも前記所定の厚さであ
るバイポーラ・トランジスタを更に含むＢｉＣＭＯＳ装
置。
【００４３】（１６） 第１４項に記載のＢｉＣＭＯＳ
装置であって、前記ドープされた各ポリシリコン・ゲー
トが、前記Ｐ形ドープされたポリシリコン・レジスタよ
り大きい不純物濃度を有するＢｉＣＭＯＳ装置。
装置であって、前記ドープされた各ポリシリコン・ゲー
トが、前記Ｐ形ドープされたポリシリコン・レジスタよ
り大きい不純物濃度を有するＢｉＣＭＯＳ装置。
【００４４】（１７） 第１４項に記載のＢｉＣＭＯＳ
装置であって、前記レジスタと前記ドープされたポリシ
リコン・ゲートとがボロン不純物を含むＢｉＣＭＯＳ装
置。
装置であって、前記レジスタと前記ドープされたポリシ
リコン・ゲートとがボロン不純物を含むＢｉＣＭＯＳ装
置。
【００４５】（１８） 第１４項に記載のＢｉＣＭＯＳ
装置であって、前記ドープされたポリシリコン・ゲート
と前記ポリシリコン・エミッタ電極との上のケイ化層を
さらに含むＢｉＣＭＯＳ装置。
装置であって、前記ドープされたポリシリコン・ゲート
と前記ポリシリコン・エミッタ電極との上のケイ化層を
さらに含むＢｉＣＭＯＳ装置。
【００４６】（１９） バイポーラ・トランジスタ６
０、ＰＭＯＳトランジスタ６４、及びＰ形ポリシリコン
・レジスタ７０をもつＢｉＣＭＯＳ装置１０を提供す
る。バイポーラ・トランジスタ６０は、ウエル領域１８
に形成されたエミッタ電極３０、ベース領域２６、及び
コレクタ領域を有する。ＰＭＯＳトランジスタ６４は、
ソース／ドレイン領域５２、ゲート電極４０、及びゲー
ト酸化物２８を有する。ＰＭＯＳトランジスタ６４は、
さらに同じポリシリコン層の外に形成され、同じ厚さを
持つ。もし望ましければ、エミッタ電極３０とゲート電
極４０はケイ化されても良い。
０、ＰＭＯＳトランジスタ６４、及びＰ形ポリシリコン
・レジスタ７０をもつＢｉＣＭＯＳ装置１０を提供す
る。バイポーラ・トランジスタ６０は、ウエル領域１８
に形成されたエミッタ電極３０、ベース領域２６、及び
コレクタ領域を有する。ＰＭＯＳトランジスタ６４は、
ソース／ドレイン領域５２、ゲート電極４０、及びゲー
ト酸化物２８を有する。ＰＭＯＳトランジスタ６４は、
さらに同じポリシリコン層の外に形成され、同じ厚さを
持つ。もし望ましければ、エミッタ電極３０とゲート電
極４０はケイ化されても良い。
【図１】本発明の好ましい実施例に関連するＢｉＣＭＯ
Ｓ装置の断面図。
Ｓ装置の断面図。
【図２】図１のＢｉＣＭＯＳ装置の種々の形成工程を示
す断面図。
す断面図。
【図３】図１のＢｉＣＭＯＳ装置の種々の形成工程を示
す断面図。
す断面図。
【図４】図１のＢｉＣＭＯＳ装置の種々の形成工程を示
す断面図。
す断面図。
【図５】図１のＢｉＣＭＯＳ装置の種々の形成工程を示
す断面図。
す断面図。
【図６】図１のＢｉＣＭＯＳ装置の種々の形成工程を示
す断面図。
す断面図。
【図７】図１のＢｉＣＭＯＳ装置の種々の形成工程を示
す断面図。
す断面図。
【図８】図１のＢｉＣＭＯＳ装置の種々の形成工程を示
す断面図。
す断面図。
１２ 半導体基板 １８ ウエル領域 ６０ バイポーラトランジスタ ６４ ＰＭＯＳトランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (2)
- 【請求項１】 半導体装置形成方法であって、 半導体基板の表面上に導電層を形成し、 導電層の第１の領域をＰ形不純物でインプラントし、前
記第１の領域は複数のＰＭＯＳトランジスタが形成され
る部分に対応し、 前記導電層をエッチングし、前記複数の各ＰＭＯＳトラ
ンジスタにＰＭＯＳゲートを形成し、 前記半導体基板にＰＭＯＳソース／ドレイン領域を形成
する工程を含む方法。 - 【請求項２】 ＢｉＣＭＯＳ装置であって、 半導体基板上に形成されたＰ形ドープされたポリシリコ
ン・レジスタと、 前記半導体基板に形成された複数の表面チャネルＰＭＯ
Ｓトランジスタであって、前記表面チャネルＰＭＯＳト
ランジスタは各々が第１の不純物濃度のポリシリコン・
ゲートと、第２の不純物濃度のソース／ドレイン領域を
もち、前記第１の不純物濃度が前記第２の不純物濃度よ
り大きい複数の表面チャネルＰＭＯＳトランジスタとを
有するＢｉＣＭＯＳ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/280,953 US5506158A (en) | 1994-07-27 | 1994-07-27 | BiCMOS process with surface channel PMOS transistor |
| US280953 | 2005-11-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855924A true JPH0855924A (ja) | 1996-02-27 |
Family
ID=23075330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7190832A Pending JPH0855924A (ja) | 1994-07-27 | 1995-07-26 | 表面チャネルＰＭＯＳトランジスタを有するＢｉＣＭＯＳ処理工程 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5506158A (ja) |
| EP (1) | EP0694963B1 (ja) |
| JP (1) | JPH0855924A (ja) |
| KR (1) | KR100413015B1 (ja) |
| DE (1) | DE69530441T2 (ja) |
| TW (1) | TW307044B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103560A (en) * | 1996-12-25 | 2000-08-15 | Nec Corporation | Process for manufacturing a semiconductor device |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982812A (ja) * | 1995-09-08 | 1997-03-28 | Sony Corp | 半導体装置の製造方法 |
| US5960319A (en) * | 1995-10-04 | 1999-09-28 | Sharp Kabushiki Kaisha | Fabrication method for a semiconductor device |
| KR0167274B1 (ko) * | 1995-12-07 | 1998-12-15 | 문정환 | 씨모스 아날로그 반도체장치와 그 제조방법 |
| US5796148A (en) * | 1996-05-31 | 1998-08-18 | Analog Devices, Inc. | Integrated circuits |
| JPH10242294A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| US5827762A (en) * | 1997-05-02 | 1998-10-27 | National Semiconductor Corporation | Method for forming buried interconnect structue having stability at high temperatures |
| US5776807A (en) * | 1997-08-13 | 1998-07-07 | Tritech Microelectronics, Ltd. | Method for fabricating a triple well for bicmos devices |
| US6114733A (en) * | 1997-10-24 | 2000-09-05 | Texas Instruments Incorporated | Surface protective layer for improved silicide formation |
| JP2000012714A (ja) * | 1998-06-22 | 2000-01-14 | Sony Corp | 半導体装置の製造方法 |
| US6383855B1 (en) | 1998-11-04 | 2002-05-07 | Institute Of Microelectronics | High speed, low cost BICMOS process using profile engineering |
| JP2002299469A (ja) * | 2001-04-04 | 2002-10-11 | Seiko Instruments Inc | 半導体装置 |
| KR100510783B1 (ko) * | 2002-09-17 | 2005-08-31 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| JP4108444B2 (ja) * | 2002-10-31 | 2008-06-25 | 富士通株式会社 | 半導体装置の製造方法 |
| US7112535B2 (en) * | 2003-09-30 | 2006-09-26 | International Business Machines Corporation | Precision polysilicon resistor process |
| KR100560819B1 (ko) * | 2004-08-02 | 2006-03-13 | 삼성전자주식회사 | 피모스를 구비하는 반도체 소자의 형성 방법 |
| US7846783B2 (en) * | 2008-01-31 | 2010-12-07 | Texas Instruments Incorporated | Use of poly resistor implant to dope poly gates |
| JP2009206492A (ja) * | 2008-01-31 | 2009-09-10 | Toshiba Corp | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2537357B1 (fr) | 1982-12-03 | 1985-05-31 | Cables De Lyon Geoffroy Delore | Dispositif de jonction d'armures de deux cables electriques |
| US4541167A (en) | 1984-01-12 | 1985-09-17 | Texas Instruments Incorporated | Method for integrated circuit device isolation |
| US4902640A (en) * | 1987-04-17 | 1990-02-20 | Tektronix, Inc. | High speed double polycide bipolar/CMOS integrated circuit process |
| US4958213A (en) | 1987-12-07 | 1990-09-18 | Texas Instruments Incorporated | Method for forming a transistor base region under thick oxide |
| US5171702A (en) * | 1989-07-21 | 1992-12-15 | Texas Instruments Incorporated | Method for forming a thick base oxide in a BiCMOS process |
| US5107321A (en) * | 1990-04-02 | 1992-04-21 | National Semiconductor Corporation | Interconnect method for semiconductor devices |
| US10645893B1 (en) | 2019-03-19 | 2020-05-12 | Limagrain Europe S.A. | Inbred corn line CB93 |
-
1994
- 1994-07-27 US US08/280,953 patent/US5506158A/en not_active Expired - Lifetime
-
1995
- 1995-07-25 DE DE69530441T patent/DE69530441T2/de not_active Expired - Lifetime
- 1995-07-25 EP EP95111688A patent/EP0694963B1/en not_active Expired - Lifetime
- 1995-07-26 KR KR1019950022226A patent/KR100413015B1/ko not_active IP Right Cessation
- 1995-07-26 JP JP7190832A patent/JPH0855924A/ja active Pending
- 1995-12-18 TW TW084113480A patent/TW307044B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103560A (en) * | 1996-12-25 | 2000-08-15 | Nec Corporation | Process for manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
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| EP0694963A2 (en) | 1996-01-31 |
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| DE69530441T2 (de) | 2004-03-04 |
| TW307044B (ja) | 1997-06-01 |
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