JPH10242294A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10242294A JPH10242294A JP9044243A JP4424397A JPH10242294A JP H10242294 A JPH10242294 A JP H10242294A JP 9044243 A JP9044243 A JP 9044243A JP 4424397 A JP4424397 A JP 4424397A JP H10242294 A JPH10242294 A JP H10242294A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 工程数削減によるコスト低減とチップサイズ
の縮小を達成する。 【解決手段】 領域Ａには、閾値が０．７Ｖ程度のＥ
（エンハンスメント）タイプＭＯＳトランジスタが形成
され、領域Ｂには、閾値が０．１Ｖ程度のＩタイプＭＯ
Ｓトランジスタが形成される。ＥタイプＭＯＳトランジ
スタは、ウェル領域１５中に形成される。フィ−ルド酸
化膜１９の直下には、チャネルストッパとして機能する
ウェル領域１５が形成される。つまり、ＥタイプＭＯＳ
トランジスタ用のウェル領域１５とチャネルストッパ用
のウェル領域１５は、同時に形成され、深さもほぼ同じ
である。
の縮小を達成する。 【解決手段】 領域Ａには、閾値が０．７Ｖ程度のＥ
（エンハンスメント）タイプＭＯＳトランジスタが形成
され、領域Ｂには、閾値が０．１Ｖ程度のＩタイプＭＯ
Ｓトランジスタが形成される。ＥタイプＭＯＳトランジ
スタは、ウェル領域１５中に形成される。フィ−ルド酸
化膜１９の直下には、チャネルストッパとして機能する
ウェル領域１５が形成される。つまり、ＥタイプＭＯＳ
トランジスタ用のウェル領域１５とチャネルストッパ用
のウェル領域１５は、同時に形成され、深さもほぼ同じ
である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを有する半導体装置及びその製造方法に関する。
タを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体の分野においては、チップ内の素
子の高密度化、ＬＳＩ（半導体装置）の低価格化という
市場要求は、現在においても依然として存在する。特
に、不揮発性メモリなどの半導体メモリでは、素子の高
密度化によるメモリ容量の増大、チップサイズの縮小と
共に、プロセスの簡略化による製造コストの低減が、至
急の検討課題となっている。
子の高密度化、ＬＳＩ（半導体装置）の低価格化という
市場要求は、現在においても依然として存在する。特
に、不揮発性メモリなどの半導体メモリでは、素子の高
密度化によるメモリ容量の増大、チップサイズの縮小と
共に、プロセスの簡略化による製造コストの低減が、至
急の検討課題となっている。
【０００３】そこで、まず、不揮発性メモリを例に、チ
ップサイズの縮小を達成するために、従来、どのような
工夫がなされているかについて述べる。
ップサイズの縮小を達成するために、従来、どのような
工夫がなされているかについて述べる。
【０００４】不揮発性メモリでは、デ−タの書き込み時
及び消去時に高電圧が使用される。この高電圧は、一般
に、ＬＳＩの内部において、チャ−ジポンピング技術に
基づいた昇圧回路を用いて、外部電源電圧を昇圧させる
ことにより得られる（参考文献１： 編者 飯塚「ＣＭ
ＯＳ超ＬＳＩの設計」培風館ｐｐ．１９２，１９３参
照）。
及び消去時に高電圧が使用される。この高電圧は、一般
に、ＬＳＩの内部において、チャ−ジポンピング技術に
基づいた昇圧回路を用いて、外部電源電圧を昇圧させる
ことにより得られる（参考文献１： 編者 飯塚「ＣＭ
ＯＳ超ＬＳＩの設計」培風館ｐｐ．１９２，１９３参
照）。
【０００５】しかし、昇圧回路は、極めて高い電圧を生
成しなければならないため、大きな容量のキャパシタ素
子から構成しなければならない。キャパシタ素子の容量
を大きくするということは、一般に、キャパシタ面積、
即ち、キャパシタ素子自体を大きくすることを意味す
る。よって、チップ内において昇圧回路が占める面積が
大きくなり、チップサイズやコストの増大を招く。
成しなければならないため、大きな容量のキャパシタ素
子から構成しなければならない。キャパシタ素子の容量
を大きくするということは、一般に、キャパシタ面積、
即ち、キャパシタ素子自体を大きくすることを意味す
る。よって、チップ内において昇圧回路が占める面積が
大きくなり、チップサイズやコストの増大を招く。
【０００６】従来、このような問題を解決するために、
不揮発性メモリでは、閾値が０．１Ｖ程度と極めて低
く、バックゲ−トバイアス効果が小さいＭＯＳトランジ
スタ（以後、Ｉ (intrinsic)タイプＭＯＳトランジスタ
と称する）により昇圧回路を構成し、昇圧効率を向上さ
せるようにしている。
不揮発性メモリでは、閾値が０．１Ｖ程度と極めて低
く、バックゲ−トバイアス効果が小さいＭＯＳトランジ
スタ（以後、Ｉ (intrinsic)タイプＭＯＳトランジスタ
と称する）により昇圧回路を構成し、昇圧効率を向上さ
せるようにしている。
【０００７】ＩタイプのＮチャネルＭＯＳトランジスタ
は、閾値制御用の不純物が素子領域（ＭＯＳトランジス
タのチャネル部）に何ら導入されていないもので、約２
×１０16ｃｍ-3の不純物濃度を有するＰタイプシリコン
基板に形成することができる（参考文献２： 著者
Ｓ．Ｍ．ジィ−「半導体デバイス」南日，川辺，長谷川
訳 産業図書ｐｐ．２２０，２２１ 参照）。
は、閾値制御用の不純物が素子領域（ＭＯＳトランジス
タのチャネル部）に何ら導入されていないもので、約２
×１０16ｃｍ-3の不純物濃度を有するＰタイプシリコン
基板に形成することができる（参考文献２： 著者
Ｓ．Ｍ．ジィ−「半導体デバイス」南日，川辺，長谷川
訳 産業図書ｐｐ．２２０，２２１ 参照）。
【０００８】即ち、ＩタイプＭＯＳトランジスタは、そ
のチャネル部に閾値制御用の不純物が導入されない点に
おいて、チャネル部に閾値制御用の不純物が導入される
通常のＥ（エンハンスメント）タイプＭＯＳトランジス
タと相違し、かつ、ＥタイプＭＯＳトランジスタと比べ
てバックゲ−トバイアス効果が小さいという特徴を有す
る（参考文献３： 監修 武石，原「ＭＯＳ集積回路の
基礎」近代科学社ｐｐ．１２，１３ 参照）。
のチャネル部に閾値制御用の不純物が導入されない点に
おいて、チャネル部に閾値制御用の不純物が導入される
通常のＥ（エンハンスメント）タイプＭＯＳトランジス
タと相違し、かつ、ＥタイプＭＯＳトランジスタと比べ
てバックゲ−トバイアス効果が小さいという特徴を有す
る（参考文献３： 監修 武石，原「ＭＯＳ集積回路の
基礎」近代科学社ｐｐ．１２，１３ 参照）。
【０００９】このように、チャ−ジポンピング技術に基
づく昇圧回路をＩタイプＭＯＳトランジスタにより構成
することにより、高電圧を生成するに際して、キャパシ
タ素子の容量を極力抑えることができるため、チップサ
イズの縮小に貢献することができる。
づく昇圧回路をＩタイプＭＯＳトランジスタにより構成
することにより、高電圧を生成するに際して、キャパシ
タ素子の容量を極力抑えることができるため、チップサ
イズの縮小に貢献することができる。
【００１０】ところで、半導体の分野においては、ＬＳ
Ｉの低価格化を達成するために、プロセスの簡略化（削
減）による製造コストの低減が必要不可欠である。そこ
で、従来のいくつかの製造方法について説明する。
Ｉの低価格化を達成するために、プロセスの簡略化（削
減）による製造コストの低減が必要不可欠である。そこ
で、従来のいくつかの製造方法について説明する。
【００１１】ｉ． 第１例 まず、図３２及び図３３に示すように、Ｐタイプシリコ
ン基板１１上にシリコン酸化膜１２を形成する。ＰＥＰ
（フォトエッチングプロセス）により、シリコン酸化膜
１２上にレジストパタ−ン１３を形成する。
ン基板１１上にシリコン酸化膜１２を形成する。ＰＥＰ
（フォトエッチングプロセス）により、シリコン酸化膜
１２上にレジストパタ−ン１３を形成する。
【００１２】このレジストパタ−ン１３をマスクにし
て、イオン注入法により、Ｐタイプの不純物（例えば、
ボロンイオン）１４をシリコン基板１１中に導入する。
この後、レジストパタ−ン１３は、剥離される。
て、イオン注入法により、Ｐタイプの不純物（例えば、
ボロンイオン）１４をシリコン基板１１中に導入する。
この後、レジストパタ−ン１３は、剥離される。
【００１３】次に、図３４及び図３５に示すように、長
時間の高温熱拡散を行い、シリコン基板１１中に導入さ
れたボロンイオンを拡散させることにより、Ｐタイプの
ウェル領域１５を形成する（このプロセスを「ウェル拡
散プロセス」という）。
時間の高温熱拡散を行い、シリコン基板１１中に導入さ
れたボロンイオンを拡散させることにより、Ｐタイプの
ウェル領域１５を形成する（このプロセスを「ウェル拡
散プロセス」という）。
【００１４】この後、例えば、ＬＰＣＶＤ法により、シ
リコン酸化膜１２上にシリコン窒化膜１６を形成する。
また、ＰＥＰ（フォトエッチングプロセス）により、シ
リコン窒化膜１６上にレジストパタ−ン１７を形成す
る。
リコン酸化膜１２上にシリコン窒化膜１６を形成する。
また、ＰＥＰ（フォトエッチングプロセス）により、シ
リコン窒化膜１６上にレジストパタ−ン１７を形成す
る。
【００１５】このレジストパタ−ン１７をマスクにし
て、例えば、ＲＩＥ（反応性イオンエッチング）法によ
り、シリコン窒化膜１６をパタ−ニングする。また、レ
ジストパタ−ン１７をマスクにして、イオン注入法によ
り、Ｐタイプの不純物（例えば、ボロンイオン）１８を
シリコン基板１１中に導入する。この後、レジストパタ
−ン１７は、剥離される。
て、例えば、ＲＩＥ（反応性イオンエッチング）法によ
り、シリコン窒化膜１６をパタ−ニングする。また、レ
ジストパタ−ン１７をマスクにして、イオン注入法によ
り、Ｐタイプの不純物（例えば、ボロンイオン）１８を
シリコン基板１１中に導入する。この後、レジストパタ
−ン１７は、剥離される。
【００１６】次に、図３６に示すように、シリコン窒化
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約５００ｎｍのフィ−ルド酸化
膜１９が形成されると共に、フィ−ルド酸化膜１９の直
下には、Ｐタイプの拡散領域（チャネルストッパ）２０
が形成される。この後、シリコン窒化膜１６は、剥離さ
れる。
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約５００ｎｍのフィ−ルド酸化
膜１９が形成されると共に、フィ−ルド酸化膜１９の直
下には、Ｐタイプの拡散領域（チャネルストッパ）２０
が形成される。この後、シリコン窒化膜１６は、剥離さ
れる。
【００１７】次に、図３７及び図３８に示すように、Ｐ
ＥＰ（フォトエッチングプロセス）により、シリコン酸
化膜１２上及びフィ−ルド酸化膜１９上にレジストパタ
−ン２１を形成する。このレジストパタ−ン２１は、通
常のＥタイプＭＯＳトランジスタが形成される素子領域
上に開口が設けられ、ＩタイプＭＯＳトランジスタが形
成される素子領域上を覆うようなパタ−ンを有してい
る。
ＥＰ（フォトエッチングプロセス）により、シリコン酸
化膜１２上及びフィ−ルド酸化膜１９上にレジストパタ
−ン２１を形成する。このレジストパタ−ン２１は、通
常のＥタイプＭＯＳトランジスタが形成される素子領域
上に開口が設けられ、ＩタイプＭＯＳトランジスタが形
成される素子領域上を覆うようなパタ−ンを有してい
る。
【００１８】このレジストパタ−ン２１をマスクにし
て、イオン注入法により、ＭＯＳトランジスタの閾値を
制御するためのＰタイプの不純物（例えば、ボロンイオ
ン）２２をシリコン基板１１中に導入する。この後、レ
ジストパタ−ン２１及びシリコン酸化膜１２は、剥離さ
れる。
て、イオン注入法により、ＭＯＳトランジスタの閾値を
制御するためのＰタイプの不純物（例えば、ボロンイオ
ン）２２をシリコン基板１１中に導入する。この後、レ
ジストパタ−ン２１及びシリコン酸化膜１２は、剥離さ
れる。
【００１９】次に、図３９に示すように、例えば、熱酸
化法により、フィ−ルド酸化膜１９に取り囲まれた素子
領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２
３上には、ゲ−ト電極２４が形成される。
化法により、フィ−ルド酸化膜１９に取り囲まれた素子
領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２
３上には、ゲ−ト電極２４が形成される。
【００２０】この後、ゲ−ト電極２４をマスクにして、
Ｎタイプの不純物（例えば、リン）が、セルフアライン
により、シリコン基板１１中に導入される。
Ｎタイプの不純物（例えば、リン）が、セルフアライン
により、シリコン基板１１中に導入される。
【００２１】最後に、熱酸化法により、ゲ−ト電極２４
の表面にシリコン酸化膜３０を形成すると、これと同時
に、シリコン基板１１中の不純物が活性化され、ソ−ス
・ドレイン領域２５が形成される。
の表面にシリコン酸化膜３０を形成すると、これと同時
に、シリコン基板１１中の不純物が活性化され、ソ−ス
・ドレイン領域２５が形成される。
【００２２】以上の製造プロセスにより、シリコン基板
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
【００２３】図４０は、上記製造プロセスの主要部を簡
単に示すものである。この製造プロセスの特徴は、ウェ
ル拡散プロセスが存在する点と、３回のＰＥＰが存在す
る点にある。即ち、ウェル拡散プロセスは、長時間の熱
拡散プロセスであるため、ウェル領域１５のためのイオ
ン注入と、閾値制御又はチャネルストッパのためのイオ
ン注入を同時に行うことができない問題がある。
単に示すものである。この製造プロセスの特徴は、ウェ
ル拡散プロセスが存在する点と、３回のＰＥＰが存在す
る点にある。即ち、ウェル拡散プロセスは、長時間の熱
拡散プロセスであるため、ウェル領域１５のためのイオ
ン注入と、閾値制御又はチャネルストッパのためのイオ
ン注入を同時に行うことができない問題がある。
【００２４】ii． 第２例 近年、１６０ｋｅＶを越えるような高い加速エネルギ−
を用いた高エネルギ−イオン注入技術が開発されてい
る。このイオン注入技術によれば、シリコン基板中の深
い位置に不純物（イオン）を導入することができるた
め、上述の第１例に示す“ウェル拡散プロセス”を省略
することができる。以下、高エネルギ−イオン注入技術
を用いた製造プロセスについて説明する。
を用いた高エネルギ−イオン注入技術が開発されてい
る。このイオン注入技術によれば、シリコン基板中の深
い位置に不純物（イオン）を導入することができるた
め、上述の第１例に示す“ウェル拡散プロセス”を省略
することができる。以下、高エネルギ−イオン注入技術
を用いた製造プロセスについて説明する。
【００２５】まず、図４１及び図４２に示すように、例
えば、熱酸化法により、Ｐタイプのシリコン基板１１上
にシリコン酸化膜１２を形成する。また、例えば、ＬＰ
ＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化
膜１６を形成する。この後、ＰＥＰ（フォトエッチング
プロセス）により、シリコン窒化膜１６上にレジストパ
タ−ン１７を形成する。
えば、熱酸化法により、Ｐタイプのシリコン基板１１上
にシリコン酸化膜１２を形成する。また、例えば、ＬＰ
ＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化
膜１６を形成する。この後、ＰＥＰ（フォトエッチング
プロセス）により、シリコン窒化膜１６上にレジストパ
タ−ン１７を形成する。
【００２６】また、レジストパタ−ン１７をマスクにし
て、例えば、ＲＩＥ（反応性イオンエッチング）法によ
り、シリコン窒化膜１６をパタ−ニングする。この後、
レジストパタ−ン１７は、剥離される。
て、例えば、ＲＩＥ（反応性イオンエッチング）法によ
り、シリコン窒化膜１６をパタ−ニングする。この後、
レジストパタ−ン１７は、剥離される。
【００２７】次に、図４３に示すように、シリコン窒化
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約５００ｎｍのフィ−ルド酸化
膜１９が形成される。この後、シリコン窒化膜１６は、
剥離される。
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約５００ｎｍのフィ−ルド酸化
膜１９が形成される。この後、シリコン窒化膜１６は、
剥離される。
【００２８】次に、図４４及び図４５に示すように、Ｐ
ＥＰ（フォトエッチングプロセス）により、フィ−ルド
酸化膜１９上に開口を有し、シリコン酸化膜１２上を覆
うようなレジストパタ−ン２６を形成する。
ＥＰ（フォトエッチングプロセス）により、フィ−ルド
酸化膜１９上に開口を有し、シリコン酸化膜１２上を覆
うようなレジストパタ−ン２６を形成する。
【００２９】このレジストパタ−ン２６をマスクにし
て、２５０ｋｅＶ程度の高い加速エネルギ−を用いたイ
オン注入法により、Ｐタイプの不純物（例えば、ボロン
イオン）２７をフィ−ルド酸化膜１９直下のシリコン基
板１１中に導入する。この後、レジストパタ−ン２６
は、剥離される。
て、２５０ｋｅＶ程度の高い加速エネルギ−を用いたイ
オン注入法により、Ｐタイプの不純物（例えば、ボロン
イオン）２７をフィ−ルド酸化膜１９直下のシリコン基
板１１中に導入する。この後、レジストパタ−ン２６
は、剥離される。
【００３０】次に、図４６及び図４７に示すように、Ｐ
ＥＰ（フォトエッチングプロセス）により、シリコン酸
化膜１２上及びフィ−ルド酸化膜１９上にレジストパタ
−ン２１を形成する。このレジストパタ−ン２１は、通
常のＥタイプＭＯＳトランジスタが形成される素子領域
上に開口が設けられ、ＩタイプＭＯＳトランジスタが形
成される素子領域上を覆うようなパタ−ンを有してい
る。
ＥＰ（フォトエッチングプロセス）により、シリコン酸
化膜１２上及びフィ−ルド酸化膜１９上にレジストパタ
−ン２１を形成する。このレジストパタ−ン２１は、通
常のＥタイプＭＯＳトランジスタが形成される素子領域
上に開口が設けられ、ＩタイプＭＯＳトランジスタが形
成される素子領域上を覆うようなパタ−ンを有してい
る。
【００３１】このレジストパタ−ン２１をマスクにし
て、例えば、４００ｋｅＶ及び３００ｋｅＶ程度の異な
る複数の加速エネルギ−を用いた高エネルギ−イオン注
入法により、Ｐタイプの不純物（例えば、ボロンイオ
ン）２８をシリコン基板１１中の深い位置に導入する。
て、例えば、４００ｋｅＶ及び３００ｋｅＶ程度の異な
る複数の加速エネルギ−を用いた高エネルギ−イオン注
入法により、Ｐタイプの不純物（例えば、ボロンイオ
ン）２８をシリコン基板１１中の深い位置に導入する。
【００３２】また、レジストパタ−ン２１をマスクにし
て、例えば、４０ｋｅＶ程度の低い加速エネルギ−を用
いたイオン注入法により、ＭＯＳトランジスタの閾値を
制御するためのＰタイプの不純物（例えば、ボロンイオ
ン）２９をシリコン基板１１中に導入する。
て、例えば、４０ｋｅＶ程度の低い加速エネルギ−を用
いたイオン注入法により、ＭＯＳトランジスタの閾値を
制御するためのＰタイプの不純物（例えば、ボロンイオ
ン）２９をシリコン基板１１中に導入する。
【００３３】この後、レジストパタ−ン２１及びシリコ
ン酸化膜１２は、剥離される。
ン酸化膜１２は、剥離される。
【００３４】次に、図４８に示すように、例えば、熱酸
化法により、フィ−ルド酸化膜１９に取り囲まれた素子
領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２
３上には、ゲ−ト電極２４が形成される。
化法により、フィ−ルド酸化膜１９に取り囲まれた素子
領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２
３上には、ゲ−ト電極２４が形成される。
【００３５】この後、ゲ−ト電極２４をマスクにして、
Ｎタイプの不純物（例えば、リン）が、セルフアライン
により、シリコン基板１１中に導入される。
Ｎタイプの不純物（例えば、リン）が、セルフアライン
により、シリコン基板１１中に導入される。
【００３６】最後に、熱酸化法により、ゲ−ト電極２４
の表面にシリコン酸化膜３０を形成すると、これと同時
に、シリコン基板１１中の不純物が活性化され、Ｐタイ
プのウェル領域１５、Ｐタイプの拡散領域（チャネルス
トッパ）２０及びソ−ス・ドレイン領域２５がそれぞれ
形成される。
の表面にシリコン酸化膜３０を形成すると、これと同時
に、シリコン基板１１中の不純物が活性化され、Ｐタイ
プのウェル領域１５、Ｐタイプの拡散領域（チャネルス
トッパ）２０及びソ−ス・ドレイン領域２５がそれぞれ
形成される。
【００３７】以上の製造プロセスにより、シリコン基板
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
【００３８】図４９は、上記製造プロセスの主要部を簡
単に示すものである。この製造プロセスの特徴は、高い
加速エネルギ−を用いて、シリコン基板中の深い位置に
不純物を導入し、この不純物を活性化させることにより
ウェル領域を形成している点にある。
単に示すものである。この製造プロセスの特徴は、高い
加速エネルギ−を用いて、シリコン基板中の深い位置に
不純物を導入し、この不純物を活性化させることにより
ウェル領域を形成している点にある。
【００３９】このような製造プロセスによれば、長時間
のウェル拡散プロセスが不要であるため、製造時間の短
縮による製造コストの低減に貢献できる。また、ＭＯＳ
トランジスタの閾値制御とウェル形成のためのイオン注
入を同じマスクを用いて実行できるようになるため、Ｐ
ＥＰの削減によるコストの低減にも貢献できる。
のウェル拡散プロセスが不要であるため、製造時間の短
縮による製造コストの低減に貢献できる。また、ＭＯＳ
トランジスタの閾値制御とウェル形成のためのイオン注
入を同じマスクを用いて実行できるようになるため、Ｐ
ＥＰの削減によるコストの低減にも貢献できる。
【００４０】iii. 第３例 この例は、上述の第２例の変形例である。
【００４１】まず、図５０及び図５１に示すように、例
えば、熱酸化法により、Ｐタイプのシリコン基板１１上
にシリコン酸化膜１２を形成する。また、例えば、ＬＰ
ＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化
膜１６を形成する。
えば、熱酸化法により、Ｐタイプのシリコン基板１１上
にシリコン酸化膜１２を形成する。また、例えば、ＬＰ
ＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化
膜１６を形成する。
【００４２】この後、ＰＥＰ（フォトエッチングプロセ
ス）により、シリコン窒化膜１６上にレジストパタ−ン
１７を形成する。このレジストパタ−ン１７をマスクに
して、例えば、ＲＩＥ（反応性イオンエッチング）法に
より、シリコン窒化膜１６をパタ−ニングする。
ス）により、シリコン窒化膜１６上にレジストパタ−ン
１７を形成する。このレジストパタ−ン１７をマスクに
して、例えば、ＲＩＥ（反応性イオンエッチング）法に
より、シリコン窒化膜１６をパタ−ニングする。
【００４３】また、レジストパタ−ン１７をマスクにし
て、イオン注入法により、Ｐタイプの不純物（例えば、
ボロンイオン）１８をシリコン基板１１中に導入する。
この後、レジストパタ−ン１７は、剥離される。
て、イオン注入法により、Ｐタイプの不純物（例えば、
ボロンイオン）１８をシリコン基板１１中に導入する。
この後、レジストパタ−ン１７は、剥離される。
【００４４】次に、図５２に示すように、シリコン窒化
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約５００ｎｍのフィ−ルド酸化
膜１９が形成されると共に、フィ−ルド酸化膜１９の直
下には、Ｐタイプの拡散領域（チャネルストッパ）２０
が形成される。この後、シリコン窒化膜１６は、剥離さ
れる。
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約５００ｎｍのフィ−ルド酸化
膜１９が形成されると共に、フィ−ルド酸化膜１９の直
下には、Ｐタイプの拡散領域（チャネルストッパ）２０
が形成される。この後、シリコン窒化膜１６は、剥離さ
れる。
【００４５】次に、図５３及び図５４に示すように、Ｐ
ＥＰ（フォトエッチングプロセス）により、シリコン酸
化膜１２上及びフィ−ルド酸化膜１９上にレジストパタ
−ン２１を形成する。このレジストパタ−ン２１は、通
常のＥタイプＭＯＳトランジスタが形成される素子領域
上に開口が設けられ、ＩタイプＭＯＳトランジスタが形
成される素子領域上を覆うようなパタ−ンを有してい
る。
ＥＰ（フォトエッチングプロセス）により、シリコン酸
化膜１２上及びフィ−ルド酸化膜１９上にレジストパタ
−ン２１を形成する。このレジストパタ−ン２１は、通
常のＥタイプＭＯＳトランジスタが形成される素子領域
上に開口が設けられ、ＩタイプＭＯＳトランジスタが形
成される素子領域上を覆うようなパタ−ンを有してい
る。
【００４６】このレジストパタ−ン２１をマスクにし
て、例えば、４００ｋｅＶ及び３００ｋｅＶ程度の異な
る複数の加速エネルギ−を用いた高エネルギ−イオン注
入法により、Ｐタイプの不純物（例えば、ボロンイオ
ン）２８をシリコン基板１１中の深い位置に導入する。
て、例えば、４００ｋｅＶ及び３００ｋｅＶ程度の異な
る複数の加速エネルギ−を用いた高エネルギ−イオン注
入法により、Ｐタイプの不純物（例えば、ボロンイオ
ン）２８をシリコン基板１１中の深い位置に導入する。
【００４７】また、レジストパタ−ン２１をマスクにし
て、例えば、４０ｋｅＶ程度の低い加速エネルギ−を用
いたイオン注入法により、ＭＯＳトランジスタの閾値を
制御するためのＰタイプの不純物（例えば、ボロンイオ
ン）２９をシリコン基板１１中に導入する。
て、例えば、４０ｋｅＶ程度の低い加速エネルギ−を用
いたイオン注入法により、ＭＯＳトランジスタの閾値を
制御するためのＰタイプの不純物（例えば、ボロンイオ
ン）２９をシリコン基板１１中に導入する。
【００４８】この後、レジストパタ−ン２１及びシリコ
ン酸化膜１２は、剥離される。
ン酸化膜１２は、剥離される。
【００４９】次に、図５５に示すように、例えば、熱酸
化法により、フィ−ルド酸化膜１９に取り囲まれた素子
領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２
３上には、ゲ−ト電極２４が形成される。
化法により、フィ−ルド酸化膜１９に取り囲まれた素子
領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２
３上には、ゲ−ト電極２４が形成される。
【００５０】この後、ゲ−ト電極２４をマスクにして、
Ｎタイプの不純物（例えば、リン）が、セルフアライン
により、シリコン基板１１中に導入される。
Ｎタイプの不純物（例えば、リン）が、セルフアライン
により、シリコン基板１１中に導入される。
【００５１】最後に、熱酸化法により、ゲ−ト電極２４
の表面にシリコン酸化膜３０を形成すると、これと同時
に、シリコン基板１１中の不純物が活性化され、Ｐタイ
プのウェル領域１５及びソ−ス・ドレイン領域２５がそ
れぞれ形成される。
の表面にシリコン酸化膜３０を形成すると、これと同時
に、シリコン基板１１中の不純物が活性化され、Ｐタイ
プのウェル領域１５及びソ−ス・ドレイン領域２５がそ
れぞれ形成される。
【００５２】以上の製造プロセスにより、シリコン基板
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
【００５３】図５６は、上記製造プロセスの主要部を簡
単に示すものである。この製造プロセスの特徴は、高い
加速エネルギ−を用いて、シリコン基板中の深い位置に
不純物を導入し、この不純物を活性化させることにより
ウェル領域を形成している点にある。
単に示すものである。この製造プロセスの特徴は、高い
加速エネルギ−を用いて、シリコン基板中の深い位置に
不純物を導入し、この不純物を活性化させることにより
ウェル領域を形成している点にある。
【００５４】このような製造プロセスによれば、長時間
のウェル拡散プロセスが不要であるため、製造時間の短
縮による製造コストの低減に貢献できる。また、ＭＯＳ
トランジスタの閾値制御とウェル形成のためのイオン注
入を同じマスクを用いて実行できるようになるため、Ｐ
ＥＰの削減によるコストの低減にも貢献できる。
のウェル拡散プロセスが不要であるため、製造時間の短
縮による製造コストの低減に貢献できる。また、ＭＯＳ
トランジスタの閾値制御とウェル形成のためのイオン注
入を同じマスクを用いて実行できるようになるため、Ｐ
ＥＰの削減によるコストの低減にも貢献できる。
【００５５】また、Ｐタイプの拡散領域（チャネルスト
ッパ）２０を形成するためのイオン注入の際に用いるマ
スクパタ−ン（レジストパタ−ン１７）と、フィ−ルド
酸化膜１９を形成するために用いるマスク（シリコン窒
化膜１６）のパタ−ンが同じであるため、全体として、
ＰＥＰを１回分だけ減らすことができる。
ッパ）２０を形成するためのイオン注入の際に用いるマ
スクパタ−ン（レジストパタ−ン１７）と、フィ−ルド
酸化膜１９を形成するために用いるマスク（シリコン窒
化膜１６）のパタ−ンが同じであるため、全体として、
ＰＥＰを１回分だけ減らすことができる。
【００５６】
【発明が解決しようとする課題】このように、半導体の
分野においては、チップ内の素子の高密度化によるチッ
プサイズの縮小や、製造プロセスの簡略化による製造コ
ストの低減が、市場要求として強く存在する。
分野においては、チップ内の素子の高密度化によるチッ
プサイズの縮小や、製造プロセスの簡略化による製造コ
ストの低減が、市場要求として強く存在する。
【００５７】例えば、不揮発性メモリの場合には、チッ
プ内の昇圧回路の面積を縮小し、チップサイズの縮小を
図るために、昇圧回路をＩタイプのＭＯＳトランジスタ
により構成し、また、製造プロセスの簡略化による製造
コストの低減を図るために、高エネルギ−イオン注入法
を用いてＰＥＰの回数を減らしている。
プ内の昇圧回路の面積を縮小し、チップサイズの縮小を
図るために、昇圧回路をＩタイプのＭＯＳトランジスタ
により構成し、また、製造プロセスの簡略化による製造
コストの低減を図るために、高エネルギ−イオン注入法
を用いてＰＥＰの回数を減らしている。
【００５８】しかし、ＥタイプのＭＯＳトランジスタと
ＩタイプのＭＯＳトランジスタが混在しているＬＳＩ
（半導体装置）の製造プロセスを、ＩタイプのＭＯＳト
ランジスタを有しないＬＳＩにそのまま適用すると、プ
ロセスに無駄が生じる場合がある。
ＩタイプのＭＯＳトランジスタが混在しているＬＳＩ
（半導体装置）の製造プロセスを、ＩタイプのＭＯＳト
ランジスタを有しないＬＳＩにそのまま適用すると、プ
ロセスに無駄が生じる場合がある。
【００５９】また、ＭＯＳトランジスタを有するＬＳＩ
の全てに適用でき、かつ、チップ内の素子の高密度化に
よるチップサイズの縮小と製造プロセスの簡略化による
製造コストの低減を同時に達成できる技術の開発が望ま
れている。
の全てに適用でき、かつ、チップ内の素子の高密度化に
よるチップサイズの縮小と製造プロセスの簡略化による
製造コストの低減を同時に達成できる技術の開発が望ま
れている。
【００６０】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＭＯＳトランジスタを有するＬＳ
Ｉ（半導体装置）において、チップサイズの縮小及び製
造コストの低減を同時に達成できる半導体装置及びその
製造方法を提供することである。
もので、その目的は、ＭＯＳトランジスタを有するＬＳ
Ｉ（半導体装置）において、チップサイズの縮小及び製
造コストの低減を同時に達成できる半導体装置及びその
製造方法を提供することである。
【００６１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、第１導電タイプの半導体基
板と、前記半導体基板中に形成される第１導電タイプの
ウェル領域と、前記ウェル領域中に形成される第２導電
タイプの第１トランジスタと、前記半導体基板中に形成
される第２導電タイプの第２トランジスタとを備え、前
記ウェル領域は、前記第２トランジスタを取り囲むよう
に配置されている。
め、本発明の半導体装置は、第１導電タイプの半導体基
板と、前記半導体基板中に形成される第１導電タイプの
ウェル領域と、前記ウェル領域中に形成される第２導電
タイプの第１トランジスタと、前記半導体基板中に形成
される第２導電タイプの第２トランジスタとを備え、前
記ウェル領域は、前記第２トランジスタを取り囲むよう
に配置されている。
【００６２】前記ウェル領域は、素子領域に配置される
第１部分と素子分離膜の直下に配置される第２部分とか
ら構成され、前記第１トランジスタは、前記ウェル領域
の第１部分に形成され、前記第２トランジスタは、前記
ウェル領域の第２部分に取り囲まれている。
第１部分と素子分離膜の直下に配置される第２部分とか
ら構成され、前記第１トランジスタは、前記ウェル領域
の第１部分に形成され、前記第２トランジスタは、前記
ウェル領域の第２部分に取り囲まれている。
【００６３】前記ウェル領域の第２部分と前記第２トラ
ンジスタのソ−ス・ドレイン領域は、所定のオフセット
幅だけ、互いに離れている。一方、前記ウェル領域の第
２部分と前記第２トランジスタのソ−ス・ドレイン領域
は、互いに接触していてもよい。
ンジスタのソ−ス・ドレイン領域は、所定のオフセット
幅だけ、互いに離れている。一方、前記ウェル領域の第
２部分と前記第２トランジスタのソ−ス・ドレイン領域
は、互いに接触していてもよい。
【００６４】前記ウェル領域の第２部分と前記第２トラ
ンジスタのソ−ス・ドレイン領域は、少なくとも前記第
２トランジスタのチャネル幅方向については所定のオフ
セット幅だけ互いに離れていてもよい。
ンジスタのソ−ス・ドレイン領域は、少なくとも前記第
２トランジスタのチャネル幅方向については所定のオフ
セット幅だけ互いに離れていてもよい。
【００６５】前記ウェル領域の第１部分は、前記ウェル
領域の第２部分よりも深い。前記素子分離膜は、ＬＯＣ
ＯＳ構造及びＳＴＩ構造のうちのいずれか１つの構造を
有している。
領域の第２部分よりも深い。前記素子分離膜は、ＬＯＣ
ＯＳ構造及びＳＴＩ構造のうちのいずれか１つの構造を
有している。
【００６６】前記第２トランジスタのチャネル部の不純
物濃度は、前記半導体基板の不純物濃度と実質的に同じ
である。また、前記第２トランジスタの閾値の絶対値
は、前記第１トランジスタの閾値の絶対値よりも小さ
い。
物濃度は、前記半導体基板の不純物濃度と実質的に同じ
である。また、前記第２トランジスタの閾値の絶対値
は、前記第１トランジスタの閾値の絶対値よりも小さ
い。
【００６７】本発明の半導体装置の製造方法は、第１導
電タイプの半導体基板上に素子分離膜を形成した後、第
１素子領域上及び前記素子分離膜上に開口を有し、第２
素子領域を覆うようなマスクを設けたうえで、前記第１
素子領域及び前記素子分離膜直下に同時に第１導電タイ
プの第１不純物をイオン注入し、前記第１及び第２素子
領域上にそれぞれゲ−ト電極を形成し、前記ゲ−ト電極
をマスクにして、前記第１及び第２素子領域に同時に第
２導電タイプの第２不純物をイオン注入し、熱処理によ
り、前記第１不純物を活性化して前記第１素子領域及び
前記素子分離膜直下に第１導電タイプのウェル領域を形
成すると同時に、前記第２不純物を活性化して前記第１
及び第２素子領域にソ−ス・ドレイン領域を形成する、
という一連の工程を備えている。
電タイプの半導体基板上に素子分離膜を形成した後、第
１素子領域上及び前記素子分離膜上に開口を有し、第２
素子領域を覆うようなマスクを設けたうえで、前記第１
素子領域及び前記素子分離膜直下に同時に第１導電タイ
プの第１不純物をイオン注入し、前記第１及び第２素子
領域上にそれぞれゲ−ト電極を形成し、前記ゲ−ト電極
をマスクにして、前記第１及び第２素子領域に同時に第
２導電タイプの第２不純物をイオン注入し、熱処理によ
り、前記第１不純物を活性化して前記第１素子領域及び
前記素子分離膜直下に第１導電タイプのウェル領域を形
成すると同時に、前記第２不純物を活性化して前記第１
及び第２素子領域にソ−ス・ドレイン領域を形成する、
という一連の工程を備えている。
【００６８】前記第１不純物は、前記第２素子領域を取
り囲むように、前記素子分離膜直下にイオン注入され
る。
り囲むように、前記素子分離膜直下にイオン注入され
る。
【００６９】前記第１不純物をイオン注入する直前又は
直後に、前記マスクを用いて、前記第１素子領域の表面
領域に、ＭＯＳトランジスタの閾値制御のための第３不
純物が選択的にイオン注入される。
直後に、前記マスクを用いて、前記第１素子領域の表面
領域に、ＭＯＳトランジスタの閾値制御のための第３不
純物が選択的にイオン注入される。
【００７０】前記熱処理により、前記ゲ−ト電極の表面
に酸化膜が形成される。前記第１不純物は、複数の加速
エネルギ−を用いてイオン注入される。
に酸化膜が形成される。前記第１不純物は、複数の加速
エネルギ−を用いてイオン注入される。
【００７１】本発明の半導体装置は、第１導電タイプの
半導体基板と、前記半導体基板中に形成される第２導電
タイプの第１トランジスタを取り囲む第１素子分離膜
と、前記半導体基板中に形成される第２導電タイプの第
２トランジスタを取り囲む第２素子分離膜と、前記第１
素子分離膜と前記第２素子分離膜の間における前記半導
体基板中に形成される第１導電タイプの拡散領域とを備
える。
半導体基板と、前記半導体基板中に形成される第２導電
タイプの第１トランジスタを取り囲む第１素子分離膜
と、前記半導体基板中に形成される第２導電タイプの第
２トランジスタを取り囲む第２素子分離膜と、前記第１
素子分離膜と前記第２素子分離膜の間における前記半導
体基板中に形成される第１導電タイプの拡散領域とを備
える。
【００７２】前記半導体基板中には、第２導電タイプの
ウェル領域が形成され、前記ウェル領域中には、第１導
電タイプの第３トランジスタが形成される。
ウェル領域が形成され、前記ウェル領域中には、第１導
電タイプの第３トランジスタが形成される。
【００７３】前記第１及び第２トランジスタのチャネル
部の不純物濃度は、前記半導体基板の不純物濃度と実質
的に同じである。前記第１及び第２ＭＯＳトランジスタ
の閾値の絶対値は、前記第３トランジスタの閾値の絶対
値よりも小さい。
部の不純物濃度は、前記半導体基板の不純物濃度と実質
的に同じである。前記第１及び第２ＭＯＳトランジスタ
の閾値の絶対値は、前記第３トランジスタの閾値の絶対
値よりも小さい。
【００７４】前記第１及び第２素子分離膜は、ＬＯＣＯ
Ｓ構造及びＳＴＩ構造のうちのいずれか１つの構造を有
している。
Ｓ構造及びＳＴＩ構造のうちのいずれか１つの構造を有
している。
【００７５】本発明の半導体装置の製造方法は、第１導
電タイプの半導体基板上に、少なくとも第１素子領域を
取り囲む第１素子分離膜及び第２素子領域を取り囲む第
２素子分離膜を形成した後、第３素子領域に第２導電タ
イプの第１不純物をイオン注入し、前記第１、第２及び
第３素子領域上にそれぞれゲ−ト電極を形成し、前記ゲ
−ト電極をマスクにして、前記第１及び第２素子領域に
同時に第２導電タイプの第２不純物をイオン注入し、前
記第３素子領域並びに前記第１及び第２素子分離膜の間
における前記半導体基板中にそれぞれ第１導電タイプの
第３不純物をイオン注入し、熱処理により、前記第１不
純物を活性化して前記第３素子領域に第２導電タイプの
ウェル領域を形成すると同時に、前記第２及び第３不純
物を活性化して前記第１、第２及び第３素子領域にソ−
ス・ドレイン領域を形成し、前記第１及び第２素子分離
膜の間における前記半導体基板中に第１導電型の拡散領
域を形成する、という一連の工程を備える。
電タイプの半導体基板上に、少なくとも第１素子領域を
取り囲む第１素子分離膜及び第２素子領域を取り囲む第
２素子分離膜を形成した後、第３素子領域に第２導電タ
イプの第１不純物をイオン注入し、前記第１、第２及び
第３素子領域上にそれぞれゲ−ト電極を形成し、前記ゲ
−ト電極をマスクにして、前記第１及び第２素子領域に
同時に第２導電タイプの第２不純物をイオン注入し、前
記第３素子領域並びに前記第１及び第２素子分離膜の間
における前記半導体基板中にそれぞれ第１導電タイプの
第３不純物をイオン注入し、熱処理により、前記第１不
純物を活性化して前記第３素子領域に第２導電タイプの
ウェル領域を形成すると同時に、前記第２及び第３不純
物を活性化して前記第１、第２及び第３素子領域にソ−
ス・ドレイン領域を形成し、前記第１及び第２素子分離
膜の間における前記半導体基板中に第１導電型の拡散領
域を形成する、という一連の工程を備える。
【００７６】前記拡散領域は、前記第１及び第２素子領
域を取り囲むように形成される。
域を取り囲むように形成される。
【００７７】前記第１不純物をイオン注入する直前又は
直後に、前記第３素子領域の表面領域のみに、ＭＯＳト
ランジスタの閾値制御のための第４不純物が選択的にイ
オン注入される。
直後に、前記第３素子領域の表面領域のみに、ＭＯＳト
ランジスタの閾値制御のための第４不純物が選択的にイ
オン注入される。
【００７８】前記熱処理により、前記ゲ−ト電極の表面
に酸化膜が形成される。前記第１不純物は、複数の加速
エネルギ−を用いてイオン注入される。
に酸化膜が形成される。前記第１不純物は、複数の加速
エネルギ−を用いてイオン注入される。
【００７９】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置及びその製造方法について詳細に説明す
る。
明の半導体装置及びその製造方法について詳細に説明す
る。
【００８０】図１は、本発明の第１実施の形態に関わる
半導体装置を示している。図２は、図１のＩＩ−ＩＩ線
に沿う断面図である。
半導体装置を示している。図２は、図１のＩＩ−ＩＩ線
に沿う断面図である。
【００８１】この実施の形態においては、イオン注入に
より閾値（０．７Ｖ程度）が制御されるＥ（エンハンス
メント）タイプのＭＯＳトランジスタと、閾値が０．１
Ｖ程度のＩタイプのＭＯＳトランジスタとを有する半導
体装置（例えば、フラッシュＥＥＰＲＯＭなど）につい
て説明する。
より閾値（０．７Ｖ程度）が制御されるＥ（エンハンス
メント）タイプのＭＯＳトランジスタと、閾値が０．１
Ｖ程度のＩタイプのＭＯＳトランジスタとを有する半導
体装置（例えば、フラッシュＥＥＰＲＯＭなど）につい
て説明する。
【００８２】Ｐタイプのシリコン基板１１上の領域は、
Ｅタイプ又はＤ（デプレッション）タイプのＭＯＳトラ
ンジスタが形成される領域Ａと、ＩタイプのＭＯＳトラ
ンジスタが形成される領域Ｂとから構成されている。
Ｅタイプ又はＤ（デプレッション）タイプのＭＯＳトラ
ンジスタが形成される領域Ａと、ＩタイプのＭＯＳトラ
ンジスタが形成される領域Ｂとから構成されている。
【００８３】領域Ａにおいて、フィ−ルド酸化膜１９に
取り囲まれた素子領域には、例えば、ＥタイプのＮチャ
ネルＭＯＳトランジスタが形成されている。このＭＯＳ
トランジスタは、Ｐタイプのウェル領域１５中に形成さ
れている。
取り囲まれた素子領域には、例えば、ＥタイプのＮチャ
ネルＭＯＳトランジスタが形成されている。このＭＯＳ
トランジスタは、Ｐタイプのウェル領域１５中に形成さ
れている。
【００８４】ウェル領域１５は、素子領域直下の深い部
分と、フィ−ルド酸化膜１９直下の浅い部分とから構成
されている。ウェル領域１５の浅い部分は、チャネルス
トッパとして機能するが、深い部分と一体形成されてい
る（不純物濃度がほぼ同じ）点において、従来のフィ−
ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違
している。
分と、フィ−ルド酸化膜１９直下の浅い部分とから構成
されている。ウェル領域１５の浅い部分は、チャネルス
トッパとして機能するが、深い部分と一体形成されてい
る（不純物濃度がほぼ同じ）点において、従来のフィ−
ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違
している。
【００８５】領域Ａ中のＭＯＳトランジスタは、ゲ−ト
酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレイン領域２
５を有している。また、ゲ−ト電極２４の表面には、シ
リコン酸化膜３０が形成されている。
酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレイン領域２
５を有している。また、ゲ−ト電極２４の表面には、シ
リコン酸化膜３０が形成されている。
【００８６】領域Ｂにおいて、フィ−ルド酸化膜１９に
取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯ
Ｓトランジスタが形成されている。このＭＯＳトランジ
スタは、シリコン基板１１中に直接形成されている。
取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯ
Ｓトランジスタが形成されている。このＭＯＳトランジ
スタは、シリコン基板１１中に直接形成されている。
【００８７】領域Ｂのフィ−ルド酸化膜１９の直下に
は、チャネルストッパとして機能するウェル領域１５が
形成されている。領域Ｂのウェル領域１５は、領域Ａの
ウェル領域１５と一体形成され（不純物濃度がほぼ同
じ）、かつ、その深さは、領域Ａのウェル領域１５の浅
い部分とほぼ同じになっている。
は、チャネルストッパとして機能するウェル領域１５が
形成されている。領域Ｂのウェル領域１５は、領域Ａの
ウェル領域１５と一体形成され（不純物濃度がほぼ同
じ）、かつ、その深さは、領域Ａのウェル領域１５の浅
い部分とほぼ同じになっている。
【００８８】領域Ｂのウェル領域１５は、上述のよう
に、フィ−ルド酸化膜１９の直下にチャネルが形成され
ることを防止するチャネルストッパとして機能するが、
領域Ａのウェル領域１５と一体形成されている点におい
て、従来のフィ−ルド酸化膜直下のみに設けるＰタイプ
の拡散領域と相違している。
に、フィ−ルド酸化膜１９の直下にチャネルが形成され
ることを防止するチャネルストッパとして機能するが、
領域Ａのウェル領域１５と一体形成されている点におい
て、従来のフィ−ルド酸化膜直下のみに設けるＰタイプ
の拡散領域と相違している。
【００８９】領域Ｂ中のＭＯＳトランジスタは、ゲ−ト
酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレイン領域２
５を有している。また、ゲ−ト電極２４の表面には、シ
リコン酸化膜３０が形成されている。
酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレイン領域２
５を有している。また、ゲ−ト電極２４の表面には、シ
リコン酸化膜３０が形成されている。
【００９０】上記構成の半導体装置によれば、Ｉタイプ
のＭＯＳトランジスタが領域Ｂに形成されており、この
ＭＯＳトランジスタを、チャ−ジポンピング技術による
昇圧回路などに使用すれば、チップサイズの縮小に貢献
することができる。
のＭＯＳトランジスタが領域Ｂに形成されており、この
ＭＯＳトランジスタを、チャ−ジポンピング技術による
昇圧回路などに使用すれば、チップサイズの縮小に貢献
することができる。
【００９１】また、フィ−ルド酸化膜１９の直下には、
チャネルストッパとして機能するウェル領域１５が形成
され、かつ、このウェル領域１５は、Ｅタイプ又はＤタ
イプのＭＯＳトランジスタが形成されるウェル領域１５
と一体形成されている。
チャネルストッパとして機能するウェル領域１５が形成
され、かつ、このウェル領域１５は、Ｅタイプ又はＤタ
イプのＭＯＳトランジスタが形成されるウェル領域１５
と一体形成されている。
【００９２】つまり、本実施の形態の半導体装置の場
合、従来のように、ウェル領域とチャネルストッパとし
ての拡散領域とを別個に作る必要がないため、製造工程
の簡略化が可能であり、製造コストの低減に貢献でき
る。
合、従来のように、ウェル領域とチャネルストッパとし
ての拡散領域とを別個に作る必要がないため、製造工程
の簡略化が可能であり、製造コストの低減に貢献でき
る。
【００９３】図３は、上述の第１実施の形態に関わる半
導体装置の領域Ｂのみを示している。図４は、図３のＩ
Ｖ−ＩＶ線に沿う断面図である。
導体装置の領域Ｂのみを示している。図４は、図３のＩ
Ｖ−ＩＶ線に沿う断面図である。
【００９４】第１の実施の形態では、ウェル領域１５と
ソ−ス・ドレイン領域２５が、一定のオフセット幅（例
えば、１μｍ程度）Ｓだけ互いに離れるように構成して
いる。このオフセット幅Ｓは、ＩタイプＭＯＳトランジ
スタの閾値のばらつきや、ナロ−チャネル効果（チャネ
ル幅が狭くなる効果）を防止するために設けられる。
ソ−ス・ドレイン領域２５が、一定のオフセット幅（例
えば、１μｍ程度）Ｓだけ互いに離れるように構成して
いる。このオフセット幅Ｓは、ＩタイプＭＯＳトランジ
スタの閾値のばらつきや、ナロ−チャネル効果（チャネ
ル幅が狭くなる効果）を防止するために設けられる。
【００９５】図５は、本発明の第２実施の形態に関わる
半導体装置を示している。図６は、図５のＶＩ−ＶＩ線
に沿う断面図である。
半導体装置を示している。図６は、図５のＶＩ−ＶＩ線
に沿う断面図である。
【００９６】この実施の形態の半導体装置は、上述の第
１実施の形態の変形例に関する。即ち、上述の第１の実
施の形態では、ウェル領域１５とソ−ス・ドレイン領域
２５が一定のオフセット幅Ｓだけ互いに離れるように構
成されるが、本実施の形態では、ウェル領域１５とソ−
ス・ドレイン領域２５の間のオフセット幅Ｓは、零に設
定されている。
１実施の形態の変形例に関する。即ち、上述の第１の実
施の形態では、ウェル領域１５とソ−ス・ドレイン領域
２５が一定のオフセット幅Ｓだけ互いに離れるように構
成されるが、本実施の形態では、ウェル領域１５とソ−
ス・ドレイン領域２５の間のオフセット幅Ｓは、零に設
定されている。
【００９７】この実施の形態は、ウェル領域１５中の不
純物がＭＯＳトランジスタのチャネル領域に進入するこ
とによるＭＯＳトランジスタの閾値のばらつきや、ナロ
−チャネル効果が無視できるような、大きなゲ−ト幅、
ゲ−ト長を有するＭＯＳトランジスタから構成される半
導体装置に有効である。
純物がＭＯＳトランジスタのチャネル領域に進入するこ
とによるＭＯＳトランジスタの閾値のばらつきや、ナロ
−チャネル効果が無視できるような、大きなゲ−ト幅、
ゲ−ト長を有するＭＯＳトランジスタから構成される半
導体装置に有効である。
【００９８】図７は、本発明の第３実施の形態に関わる
半導体装置を示している。図８は、図７のＶＩＩＩ−Ｖ
ＩＩＩ線に沿う断面図である。
半導体装置を示している。図８は、図７のＶＩＩＩ−Ｖ
ＩＩＩ線に沿う断面図である。
【００９９】この実施の形態では、ＭＯＳトランジスタ
のチャネル幅方向については、ウェル領域１５とソ−ス
・ドレイン領域２５が一定のオフセット幅Ｓだけ互いに
離れるように設定し、ＭＯＳトランジスタのチャネル長
方向については、ウェル領域１５とソ−ス・ドレイン領
域２５のオフセット幅Ｓが零となるように設定してい
る。
のチャネル幅方向については、ウェル領域１５とソ−ス
・ドレイン領域２５が一定のオフセット幅Ｓだけ互いに
離れるように設定し、ＭＯＳトランジスタのチャネル長
方向については、ウェル領域１５とソ−ス・ドレイン領
域２５のオフセット幅Ｓが零となるように設定してい
る。
【０１００】つまり、チャネル幅方向については、ウェ
ル領域１５とソ−ス・ドレイン領域２５との間にオフセ
ット幅Ｓを設けることにより、ＭＯＳトランジスタの閾
値のばらつきやナロ−チャネル効果を有効に防止でき
る。また、チャネル長方向については、ウェル領域１５
とソ−ス・ドレイン領域２５との間にオフセット幅Ｓを
設けないことにより、素子（ＭＯＳトランジスタ）の高
密度化に貢献することができる。
ル領域１５とソ−ス・ドレイン領域２５との間にオフセ
ット幅Ｓを設けることにより、ＭＯＳトランジスタの閾
値のばらつきやナロ−チャネル効果を有効に防止でき
る。また、チャネル長方向については、ウェル領域１５
とソ−ス・ドレイン領域２５との間にオフセット幅Ｓを
設けないことにより、素子（ＭＯＳトランジスタ）の高
密度化に貢献することができる。
【０１０１】図９は、本発明の第４実施の形態に関わる
半導体装置を示している。図１０は、図９のＸ−Ｘ線に
沿う断面図である。
半導体装置を示している。図１０は、図９のＸ−Ｘ線に
沿う断面図である。
【０１０２】この実施の形態は、ＭＯＳトランジスタの
チャネル幅方向及びチャネル長方向の双方について、ウ
ェル領域１５とソ−ス・ドレイン領域２５のオフセット
幅Ｓを零に設定したものである。
チャネル幅方向及びチャネル長方向の双方について、ウ
ェル領域１５とソ−ス・ドレイン領域２５のオフセット
幅Ｓを零に設定したものである。
【０１０３】この場合、チャネル幅方向については、ウ
ェル領域１５中の不純物がＭＯＳトランジスタのチャネ
ル内に進入し、ＭＯＳトランジスタの閾値のばらつき
や、チャネル幅がＣ１からＣ２へと狭くなるナロ−チャ
ネル効果を生じさせる。
ェル領域１５中の不純物がＭＯＳトランジスタのチャネ
ル内に進入し、ＭＯＳトランジスタの閾値のばらつき
や、チャネル幅がＣ１からＣ２へと狭くなるナロ−チャ
ネル効果を生じさせる。
【０１０４】よって、本実施の形態は、素子の高密度化
が要求され、かつ、ＭＯＳトランジスタの閾値のばらつ
きや、ナロ−チャネル効果が無視できるような、大きな
ゲ−ト幅、ゲ−ト長を有するＭＯＳトランジスタから構
成される半導体装置に有効である。
が要求され、かつ、ＭＯＳトランジスタの閾値のばらつ
きや、ナロ−チャネル効果が無視できるような、大きな
ゲ−ト幅、ゲ−ト長を有するＭＯＳトランジスタから構
成される半導体装置に有効である。
【０１０５】図１１は、本発明の第５実施の形態に関わ
る半導体装置を示している。図１２は、図１１のＸＩＩ
−ＸＩＩ線に沿う断面図である。
る半導体装置を示している。図１２は、図１１のＸＩＩ
−ＸＩＩ線に沿う断面図である。
【０１０６】この実施の形態の半導体装置は、上述の第
１実施の形態の変形例に関する。即ち、上述の第１の実
施の形態では、素子分離膜として、ＬＯＣＯＳ法による
フィ−ルド酸化膜を用いたが、本実施の形態では、素子
分離膜として、ＳＴＩ（shallow trench isolation）構
造の酸化膜を用いている。
１実施の形態の変形例に関する。即ち、上述の第１の実
施の形態では、素子分離膜として、ＬＯＣＯＳ法による
フィ−ルド酸化膜を用いたが、本実施の形態では、素子
分離膜として、ＳＴＩ（shallow trench isolation）構
造の酸化膜を用いている。
【０１０７】この実施の形態においても、例えばＥタイ
プのＭＯＳトランジスタが形成される領域Ａにおいて
は、素子分離膜１９´の直下及び素子領域に、それぞれ
Ｐタイプのウェル領域１５が形成され、ＩタイプのＭＯ
Ｓトランジスタが形成される領域Ｂにおいては、素子分
離膜１９´の直下に、Ｐタイプのウェル領域１５が形成
される。
プのＭＯＳトランジスタが形成される領域Ａにおいて
は、素子分離膜１９´の直下及び素子領域に、それぞれ
Ｐタイプのウェル領域１５が形成され、ＩタイプのＭＯ
Ｓトランジスタが形成される領域Ｂにおいては、素子分
離膜１９´の直下に、Ｐタイプのウェル領域１５が形成
される。
【０１０８】次に、本発明の半導体装置の製造方法につ
いて説明する。
いて説明する。
【０１０９】この製造方法は、上述の第１乃至第４の実
施の形態に関わる半導体装置の全てに適用可能である。
また、素子分離膜の形成方法を除いて、上述の第５の実
施の形態に関わる半導体装置にも適用できる。
施の形態に関わる半導体装置の全てに適用可能である。
また、素子分離膜の形成方法を除いて、上述の第５の実
施の形態に関わる半導体装置にも適用できる。
【０１１０】まず、図１３及び図１４に示すように、例
えば、熱酸化法により、Ｐタイプのシリコン基板１１上
にシリコン酸化膜１２を形成する。また、例えば、ＬＰ
ＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化
膜１６を形成する。この後、ＰＥＰ（フォトエッチング
プロセス）により、シリコン窒化膜１６上にレジストパ
タ−ン１７を形成する。
えば、熱酸化法により、Ｐタイプのシリコン基板１１上
にシリコン酸化膜１２を形成する。また、例えば、ＬＰ
ＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化
膜１６を形成する。この後、ＰＥＰ（フォトエッチング
プロセス）により、シリコン窒化膜１６上にレジストパ
タ−ン１７を形成する。
【０１１１】また、レジストパタ−ン１７をマスクにし
て、例えば、ＲＩＥ（反応性イオンエッチング）法によ
り、シリコン窒化膜１６をパタ−ニングする。この後、
レジストパタ−ン１７は、剥離される。
て、例えば、ＲＩＥ（反応性イオンエッチング）法によ
り、シリコン窒化膜１６をパタ−ニングする。この後、
レジストパタ−ン１７は、剥離される。
【０１１２】次に、図１５に示すように、シリコン窒化
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約６００ｎｍのフィ−ルド酸化
膜１９が形成される。
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約６００ｎｍのフィ−ルド酸化
膜１９が形成される。
【０１１３】この後、シリコン窒化膜１６及びシリコン
酸化膜１２が除去される。
酸化膜１２が除去される。
【０１１４】なお、ＳＴＩ構造の素子分離膜を用いる場
合は、シリコン基板１１中に溝を形成し、例えば、ＬＰ
ＣＶＤ法及びＣＭＰ（化学的機械的研磨）法を用いて、
この溝内にシリコン酸化膜を埋め込めばよい。
合は、シリコン基板１１中に溝を形成し、例えば、ＬＰ
ＣＶＤ法及びＣＭＰ（化学的機械的研磨）法を用いて、
この溝内にシリコン酸化膜を埋め込めばよい。
【０１１５】次に、図１６及び図１７に示すように、熱
酸化法により、フィ−ルド酸化膜１９に取り囲まれた素
子領域に、約２０ｎｍのシリコン酸化膜１２´を新たに
形成する。
酸化法により、フィ−ルド酸化膜１９に取り囲まれた素
子領域に、約２０ｎｍのシリコン酸化膜１２´を新たに
形成する。
【０１１６】また、ＰＥＰ（フォトエッチングプロセ
ス）により、フィ−ルド酸化膜１９上及び一部の素子領
域（Ｅタイプ又はＤタイプのＭＯＳトランジスタが形成
される領域）上にそれぞれ開口を有し、他の一部の素子
領域（ＩタイプのＭＯＳトランジスタが形成される領
域）上を覆うようなレジストパタ−ン３１を形成する。
ス）により、フィ−ルド酸化膜１９上及び一部の素子領
域（Ｅタイプ又はＤタイプのＭＯＳトランジスタが形成
される領域）上にそれぞれ開口を有し、他の一部の素子
領域（ＩタイプのＭＯＳトランジスタが形成される領
域）上を覆うようなレジストパタ−ン３１を形成する。
【０１１７】このレジストパタ−ン３１をマスクにし
て、まず、４０ｋｅＶ程度の低い加速エネルギ−を用い
たイオン注入法により、Ｐタイプの不純物（例えば、ボ
ロンイオン）３２を、ド−ズ量約２．５×１０13ｃｍ-2
の条件でシリコン基板１１中に注入する。
て、まず、４０ｋｅＶ程度の低い加速エネルギ−を用い
たイオン注入法により、Ｐタイプの不純物（例えば、ボ
ロンイオン）３２を、ド−ズ量約２．５×１０13ｃｍ-2
の条件でシリコン基板１１中に注入する。
【０１１８】このイオン注入（ＭＯＳトランジスタの閾
値制御用）は、加速エネルギ−が小さいため、不純物３
２は、シリコン基板１１の一部の素子領域の表面部のみ
に注入される。
値制御用）は、加速エネルギ−が小さいため、不純物３
２は、シリコン基板１１の一部の素子領域の表面部のみ
に注入される。
【０１１９】続けて、レジストパタ−ン３１をマスクに
して、３００ｋｅＶ程度及び４００ｋｅＶ程度の高い加
速エネルギ−を用いたイオン注入法により、Ｐタイプの
不純物（例えば、ボロンイオン）３３を、ド−ズ量約２
×１０13ｃｍ-2の条件でシリコン基板１１中に注入す
る。
して、３００ｋｅＶ程度及び４００ｋｅＶ程度の高い加
速エネルギ−を用いたイオン注入法により、Ｐタイプの
不純物（例えば、ボロンイオン）３３を、ド−ズ量約２
×１０13ｃｍ-2の条件でシリコン基板１１中に注入す
る。
【０１２０】このイオン注入（ウェル領域形成用）は、
加速エネルギ−が大きいため、不純物３３は、シリコン
基板１１の一部の素子領域の深い部分、及びフィ−ルド
酸化膜１９直下のシリコン基板１１中に注入される。
加速エネルギ−が大きいため、不純物３３は、シリコン
基板１１の一部の素子領域の深い部分、及びフィ−ルド
酸化膜１９直下のシリコン基板１１中に注入される。
【０１２１】なお、高エネルギ−イオン注入において、
不純物（イオン）の加速エネルギ−は、２種類用いた
が、当然に、１種類でも、又は３種類以上であってもよ
い。また、閾値制御用のイオン注入とウェル領域形成用
のイオン注入の順序は、どちらが先であってもよい。
不純物（イオン）の加速エネルギ−は、２種類用いた
が、当然に、１種類でも、又は３種類以上であってもよ
い。また、閾値制御用のイオン注入とウェル領域形成用
のイオン注入の順序は、どちらが先であってもよい。
【０１２２】この後、レジストパタ−ン３１及びシリコ
ン酸化膜１２´は、剥離される。
ン酸化膜１２´は、剥離される。
【０１２３】次に、図１８に示すように、例えば、熱酸
化法により、フィ−ルド酸化膜１９に取り囲まれた素子
領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２
３上には、ゲ−ト電極２４が形成される。
化法により、フィ−ルド酸化膜１９に取り囲まれた素子
領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２
３上には、ゲ−ト電極２４が形成される。
【０１２４】この後、ゲ−ト電極２４をマスクにして、
Ｎタイプの不純物（例えば、砒素）３４が、セルフアラ
インにより、加速エネルギ−約６０ｋｅＶ、ド−ズ量約
４．０×１０15ｃｍ-2の条件で、シリコン基板１１中に
導入される。
Ｎタイプの不純物（例えば、砒素）３４が、セルフアラ
インにより、加速エネルギ−約６０ｋｅＶ、ド−ズ量約
４．０×１０15ｃｍ-2の条件で、シリコン基板１１中に
導入される。
【０１２５】最後に、図１９に示すように、酸素雰囲気
中において、温度約８５０℃、時間４０分の熱酸化を行
うと、ゲ−ト電極２４の表面にシリコン酸化膜３０が形
成され、これと同時に、シリコン基板１１中の不純物が
活性化され、Ｐタイプのウェル領域１５及びソ−ス・ド
レイン領域２５がそれぞれ形成される。
中において、温度約８５０℃、時間４０分の熱酸化を行
うと、ゲ−ト電極２４の表面にシリコン酸化膜３０が形
成され、これと同時に、シリコン基板１１中の不純物が
活性化され、Ｐタイプのウェル領域１５及びソ−ス・ド
レイン領域２５がそれぞれ形成される。
【０１２６】以上の製造プロセスにより、シリコン基板
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
【０１２７】図２０は、上記製造プロセスの主要部を簡
単に示すものである。
単に示すものである。
【０１２８】この製造プロセスの第一の特徴は、高い加
速エネルギ−を用いて、シリコン基板中の深い位置に不
純物を導入し、この不純物を活性化させることによりウ
ェル領域を形成している点にある。これにより、長時間
のウェル拡散プロセスが不要となり、製造時間の短縮に
よる製造コストの低減に貢献できる。
速エネルギ−を用いて、シリコン基板中の深い位置に不
純物を導入し、この不純物を活性化させることによりウ
ェル領域を形成している点にある。これにより、長時間
のウェル拡散プロセスが不要となり、製造時間の短縮に
よる製造コストの低減に貢献できる。
【０１２９】また、上述の製造プロセスの第二の特徴
は、ＭＯＳトランジスタの閾値制御とウェル形成のため
のイオン注入を同じマスクを用いて実行している点にあ
る。これにより、ＰＥＰの回数（マスクの数）が従来よ
りも削減され、製造コストの低減に貢献できる。
は、ＭＯＳトランジスタの閾値制御とウェル形成のため
のイオン注入を同じマスクを用いて実行している点にあ
る。これにより、ＰＥＰの回数（マスクの数）が従来よ
りも削減され、製造コストの低減に貢献できる。
【０１３０】また、上述の製造プロセスの第三の特徴
は、Ｅタイプ又はＤタイプのＭＯＳトランジスタのため
のウェル領域と、フィ−ルド酸化膜直下のチャネルスト
ッパとしてのウェル領域が、一度の高エネルギ−イオン
注入により、同時に形成される点にある。これにより、
ＰＥＰの回数（マスクの数）が従来よりも削減され、製
造コストの低減に貢献できる。
は、Ｅタイプ又はＤタイプのＭＯＳトランジスタのため
のウェル領域と、フィ−ルド酸化膜直下のチャネルスト
ッパとしてのウェル領域が、一度の高エネルギ−イオン
注入により、同時に形成される点にある。これにより、
ＰＥＰの回数（マスクの数）が従来よりも削減され、製
造コストの低減に貢献できる。
【０１３１】図２１は、本発明の第６実施の形態に関わ
る半導体装置を示している。図２２は、図２１のＸＸＩ
Ｉ−ＸＸＩＩ線に沿う断面図である。
る半導体装置を示している。図２２は、図２１のＸＸＩ
Ｉ−ＸＸＩＩ線に沿う断面図である。
【０１３２】この実施の形態においては、イオン注入に
より閾値（０．７Ｖ程度）が制御されるＥ（エンハンス
メント）タイプのＭＯＳトランジスタと、閾値が０．１
Ｖ程度のＩタイプのＭＯＳトランジスタとを有するＣＭ
ＯＳタイプの半導体装置（例えば、フラッシュＥＥＰＲ
ＯＭなど）について説明する。
より閾値（０．７Ｖ程度）が制御されるＥ（エンハンス
メント）タイプのＭＯＳトランジスタと、閾値が０．１
Ｖ程度のＩタイプのＭＯＳトランジスタとを有するＣＭ
ＯＳタイプの半導体装置（例えば、フラッシュＥＥＰＲ
ＯＭなど）について説明する。
【０１３３】Ｐタイプのシリコン基板１１上の領域は、
Ｅタイプ又はＤタイプのＮチャネル、ＰチャネルＭＯＳ
トランジスタが形成される領域Ａと、ＩタイプのＮチャ
ネルＭＯＳトランジスタが形成される領域Ｂとから構成
されている。
Ｅタイプ又はＤタイプのＮチャネル、ＰチャネルＭＯＳ
トランジスタが形成される領域Ａと、ＩタイプのＮチャ
ネルＭＯＳトランジスタが形成される領域Ｂとから構成
されている。
【０１３４】領域Ａにおいて、フィ−ルド酸化膜１９に
取り囲まれた素子領域には、例えば、ＥタイプのＮチャ
ネルＭＯＳトランジスタ及びＥタイプのＰチャネルＭＯ
Ｓトランジスタが形成されている。ＮチャネルＭＯＳト
ランジスタは、Ｐタイプのウェル領域１５中に形成さ
れ、ＰチャネルＭＯＳトランジスタは、Ｎタイプのウェ
ル領域１５´中に形成されている。
取り囲まれた素子領域には、例えば、ＥタイプのＮチャ
ネルＭＯＳトランジスタ及びＥタイプのＰチャネルＭＯ
Ｓトランジスタが形成されている。ＮチャネルＭＯＳト
ランジスタは、Ｐタイプのウェル領域１５中に形成さ
れ、ＰチャネルＭＯＳトランジスタは、Ｎタイプのウェ
ル領域１５´中に形成されている。
【０１３５】領域Ａ中のＮチャネルＭＯＳトランジスタ
は、ゲ−ト酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレ
イン領域２５を有している。また、領域Ａ中のＰチャネ
ルＭＯＳトランジスタは、ゲ−ト酸化膜２３´、ゲ−ト
電極２４´、ソ−ス・ドレイン領域２５´を有してい
る。ゲ−ト電極２４，２４´の表面には、シリコン酸化
膜３０が形成されている。
は、ゲ−ト酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレ
イン領域２５を有している。また、領域Ａ中のＰチャネ
ルＭＯＳトランジスタは、ゲ−ト酸化膜２３´、ゲ−ト
電極２４´、ソ−ス・ドレイン領域２５´を有してい
る。ゲ−ト電極２４，２４´の表面には、シリコン酸化
膜３０が形成されている。
【０１３６】領域Ｂにおいて、フィ−ルド酸化膜１９に
取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯ
Ｓトランジスタが形成されている。このＭＯＳトランジ
スタは、シリコン基板１１中に直接形成されている。
取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯ
Ｓトランジスタが形成されている。このＭＯＳトランジ
スタは、シリコン基板１１中に直接形成されている。
【０１３７】領域Ｂにおいては、素子領域と素子領域の
間に、チャネルストッパとして機能するＰタイプの拡散
領域３５が設けられている。この拡散領域３５は、フィ
−ルド酸化膜１９の直下に形成されるのではなく、フィ
−ルド酸化膜１９の間に形成されている。
間に、チャネルストッパとして機能するＰタイプの拡散
領域３５が設けられている。この拡散領域３５は、フィ
−ルド酸化膜１９の直下に形成されるのではなく、フィ
−ルド酸化膜１９の間に形成されている。
【０１３８】但し、必要に応じて、高エネルギ−又は低
エネルギ−でのイオン注入技術を用いて、フィ−ルド酸
化膜１９の直下にも、チャネルストッパとしてのＰタイ
プの拡散領域を設けても構わない。
エネルギ−でのイオン注入技術を用いて、フィ−ルド酸
化膜１９の直下にも、チャネルストッパとしてのＰタイ
プの拡散領域を設けても構わない。
【０１３９】Ｐタイプの拡散領域３５の深さは、領域Ａ
に形成されるＰチャネルＭＯＳトランジスタのソ−ス・
ドレイン領域２５´の深さと同じである。即ち、Ｐタイ
プの拡散領域３５とＰチャネルＭＯＳトランジスタのソ
−ス・ドレイン領域２５´は、同時に形成される。
に形成されるＰチャネルＭＯＳトランジスタのソ−ス・
ドレイン領域２５´の深さと同じである。即ち、Ｐタイ
プの拡散領域３５とＰチャネルＭＯＳトランジスタのソ
−ス・ドレイン領域２５´は、同時に形成される。
【０１４０】領域Ｂ中のＩタイプのＮチャネルＭＯＳト
ランジスタは、ゲ−ト酸化膜２３、ゲ−ト電極２４、ソ
−ス・ドレイン領域２５を有している。また、ゲ−ト電
極２４の表面には、シリコン酸化膜３０が形成されてい
る。
ランジスタは、ゲ−ト酸化膜２３、ゲ−ト電極２４、ソ
−ス・ドレイン領域２５を有している。また、ゲ−ト電
極２４の表面には、シリコン酸化膜３０が形成されてい
る。
【０１４１】上記構成の半導体装置によれば、Ｉタイプ
のＭＯＳトランジスタが領域Ｂに形成されており、この
ＭＯＳトランジスタを、チャ−ジポンピング技術による
昇圧回路などに使用すれば、チップサイズの縮小に貢献
することができる。
のＭＯＳトランジスタが領域Ｂに形成されており、この
ＭＯＳトランジスタを、チャ−ジポンピング技術による
昇圧回路などに使用すれば、チップサイズの縮小に貢献
することができる。
【０１４２】また、チャネルストッパとして機能する拡
散領域３５は、フィ−ルド酸化膜１９直下ではなく、フ
ィ−ルド酸化膜１９の間の新たな領域に形成されてい
る。つまり、この拡散領域３５は、ＰチャネルＭＯＳト
ランジスタのソ−ス・ドレイン領域の形成と同時に形成
できるため、拡散領域３５のためのＰＥＰ（マスクの形
成）は、不要である。
散領域３５は、フィ−ルド酸化膜１９直下ではなく、フ
ィ−ルド酸化膜１９の間の新たな領域に形成されてい
る。つまり、この拡散領域３５は、ＰチャネルＭＯＳト
ランジスタのソ−ス・ドレイン領域の形成と同時に形成
できるため、拡散領域３５のためのＰＥＰ（マスクの形
成）は、不要である。
【０１４３】よって、本実施の形態の半導体装置によれ
ば、製造工程が簡略化でき、製造コストの低減に貢献で
きる。
ば、製造工程が簡略化でき、製造コストの低減に貢献で
きる。
【０１４４】図２３は、本発明の第７実施の形態に関わ
る半導体装置を示している。図２４は、図２３のＸＸＩ
Ｖ−ＸＸＩＶ線に沿う断面図である。
る半導体装置を示している。図２４は、図２３のＸＸＩ
Ｖ−ＸＸＩＶ線に沿う断面図である。
【０１４５】この実施の形態の半導体装置は、上述の第
６実施の形態の変形例に関する。即ち、上述の第６の実
施の形態では、素子分離膜として、ＬＯＣＯＳ法による
フィ−ルド酸化膜を用いたが、本実施の形態では、素子
分離膜として、ＳＴＩ（shallow trench isolation）構
造の酸化膜を用いている。
６実施の形態の変形例に関する。即ち、上述の第６の実
施の形態では、素子分離膜として、ＬＯＣＯＳ法による
フィ−ルド酸化膜を用いたが、本実施の形態では、素子
分離膜として、ＳＴＩ（shallow trench isolation）構
造の酸化膜を用いている。
【０１４６】この実施の形態においても、例えばＥタイ
プのＭＯＳトランジスタが形成される領域Ａにおいて
は、素子分離膜１９´の直下及び素子領域に、Ｐタイプ
のウェル領域１５又はＮタイプのウェル領域１５´が形
成され、ＩタイプのＭＯＳトランジスタが形成される領
域Ｂにおいては、素子分離膜１９´の間に、素子領域を
取り囲むようなＰタイプの拡散領域３５が形成される。
プのＭＯＳトランジスタが形成される領域Ａにおいて
は、素子分離膜１９´の直下及び素子領域に、Ｐタイプ
のウェル領域１５又はＮタイプのウェル領域１５´が形
成され、ＩタイプのＭＯＳトランジスタが形成される領
域Ｂにおいては、素子分離膜１９´の間に、素子領域を
取り囲むようなＰタイプの拡散領域３５が形成される。
【０１４７】次に、本発明の半導体装置の製造方法につ
いて説明する。
いて説明する。
【０１４８】この製造方法は、上述の第６の実施の形態
に関わる半導体装置に適用可能である。但し、ここで
は、説明の簡略化のため、Ｅタイプ又はＤタイプのＭＯ
Ｓトランジスタが形成される領域に関し、ＮチャネルＭ
ＯＳトランジスタについてだけを示すものとする。
に関わる半導体装置に適用可能である。但し、ここで
は、説明の簡略化のため、Ｅタイプ又はＤタイプのＭＯ
Ｓトランジスタが形成される領域に関し、ＮチャネルＭ
ＯＳトランジスタについてだけを示すものとする。
【０１４９】また、この製造方法は、素子分離膜の形成
方法を除いて、上述の第７の実施の形態に関わる半導体
装置にも適用できる。
方法を除いて、上述の第７の実施の形態に関わる半導体
装置にも適用できる。
【０１５０】まず、図２５及び図２６に示すように、例
えば、熱酸化法により、Ｐタイプのシリコン基板１１上
にシリコン酸化膜１２を形成する。また、例えば、ＬＰ
ＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化
膜１６を形成する。この後、ＰＥＰ（フォトエッチング
プロセス）により、シリコン窒化膜１６上にレジストパ
タ−ン１７を形成する。
えば、熱酸化法により、Ｐタイプのシリコン基板１１上
にシリコン酸化膜１２を形成する。また、例えば、ＬＰ
ＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化
膜１６を形成する。この後、ＰＥＰ（フォトエッチング
プロセス）により、シリコン窒化膜１６上にレジストパ
タ−ン１７を形成する。
【０１５１】また、レジストパタ−ン１７をマスクにし
て、例えば、ＲＩＥ（反応性イオンエッチング）法によ
り、シリコン窒化膜１６をパタ−ニングする。この後、
レジストパタ−ン１７は、剥離される。
て、例えば、ＲＩＥ（反応性イオンエッチング）法によ
り、シリコン窒化膜１６をパタ−ニングする。この後、
レジストパタ−ン１７は、剥離される。
【０１５２】次に、図２７に示すように、シリコン窒化
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約６００ｎｍのフィ−ルド酸化
膜１９が形成される。
膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリ
コン基板１１上に膜厚が約６００ｎｍのフィ−ルド酸化
膜１９が形成される。
【０１５３】この後、シリコン窒化膜１６及びシリコン
酸化膜１２が除去される。
酸化膜１２が除去される。
【０１５４】なお、ＳＴＩ構造の素子分離膜を用いる場
合は、シリコン基板１１中に溝を形成し、例えば、ＬＰ
ＣＶＤ法及びＣＭＰ（化学的機械的研磨）法を用いて、
この溝内にシリコン酸化膜を埋め込めばよい。
合は、シリコン基板１１中に溝を形成し、例えば、ＬＰ
ＣＶＤ法及びＣＭＰ（化学的機械的研磨）法を用いて、
この溝内にシリコン酸化膜を埋め込めばよい。
【０１５５】次に、図２８及び図２９に示すように、熱
酸化法により、フィ−ルド酸化膜１９に取り囲まれた素
子領域に、約２０ｎｍのシリコン酸化膜１２´を新たに
形成する。
酸化法により、フィ−ルド酸化膜１９に取り囲まれた素
子領域に、約２０ｎｍのシリコン酸化膜１２´を新たに
形成する。
【０１５６】また、ＰＥＰ（フォトエッチングプロセ
ス）により、Ｅタイプ又はＤタイプのＭＯＳトランジス
タが形成される領域Ａ上に開口を有し、ＩタイプのＭＯ
Ｓトランジスタが形成される領域Ｂ上を覆うレジストパ
タ−ン３６を形成する。
ス）により、Ｅタイプ又はＤタイプのＭＯＳトランジス
タが形成される領域Ａ上に開口を有し、ＩタイプのＭＯ
Ｓトランジスタが形成される領域Ｂ上を覆うレジストパ
タ−ン３６を形成する。
【０１５７】このレジストパタ−ン３１をマスクにし
て、まず、４０ｋｅＶ程度の低い加速エネルギ−を用い
たイオン注入法により、Ｐタイプの不純物（例えば、ボ
ロンイオン）３７を、ド−ズ量約２．５×１０13ｃｍ-2
の条件でシリコン基板１１中に注入する。
て、まず、４０ｋｅＶ程度の低い加速エネルギ−を用い
たイオン注入法により、Ｐタイプの不純物（例えば、ボ
ロンイオン）３７を、ド−ズ量約２．５×１０13ｃｍ-2
の条件でシリコン基板１１中に注入する。
【０１５８】このイオン注入（ＭＯＳトランジスタの閾
値制御用）は、加速エネルギ−が小さいため、不純物３
７は、領域Ａにおいてシリコン基板１１の素子領域の表
面部のみに注入される。
値制御用）は、加速エネルギ−が小さいため、不純物３
７は、領域Ａにおいてシリコン基板１１の素子領域の表
面部のみに注入される。
【０１５９】続けて、レジストパタ−ン３６をマスクに
して、３００ｋｅＶ程度及び４００ｋｅＶ程度の高い加
速エネルギ−を用いたイオン注入法により、Ｐタイプの
不純物（例えば、ボロンイオン）３８を、ド−ズ量約２
×１０13ｃｍ-2の条件でシリコン基板１１中に注入す
る。
して、３００ｋｅＶ程度及び４００ｋｅＶ程度の高い加
速エネルギ−を用いたイオン注入法により、Ｐタイプの
不純物（例えば、ボロンイオン）３８を、ド−ズ量約２
×１０13ｃｍ-2の条件でシリコン基板１１中に注入す
る。
【０１６０】このイオン注入（ウェル領域形成用）は、
加速エネルギ−が大きいため、不純物３８は、シリコン
基板１１の一部の素子領域の深い部分、及びフィ−ルド
酸化膜１９直下のシリコン基板１１中に注入される。
加速エネルギ−が大きいため、不純物３８は、シリコン
基板１１の一部の素子領域の深い部分、及びフィ−ルド
酸化膜１９直下のシリコン基板１１中に注入される。
【０１６１】なお、高エネルギ−イオン注入において、
不純物（イオン）の加速エネルギ−は、２種類用いた
が、当然に、１種類でも、又は３種類以上であってもよ
い。また、閾値制御用のイオン注入とウェル領域形成用
のイオン注入の順序は、どちらが先であってもよい。
不純物（イオン）の加速エネルギ−は、２種類用いた
が、当然に、１種類でも、又は３種類以上であってもよ
い。また、閾値制御用のイオン注入とウェル領域形成用
のイオン注入の順序は、どちらが先であってもよい。
【０１６２】この後、レジストパタ−ン３６及びシリコ
ン酸化膜１２´は、剥離される。
ン酸化膜１２´は、剥離される。
【０１６３】次に、図３０及び図３１に示すように、例
えば、熱酸化法により、フィ−ルド酸化膜１９に取り囲
まれた素子領域上にゲ−ト酸化膜２３を形成する。ゲ−
ト酸化膜２３上には、ゲ−ト電極２４が形成される。
えば、熱酸化法により、フィ−ルド酸化膜１９に取り囲
まれた素子領域上にゲ−ト酸化膜２３を形成する。ゲ−
ト酸化膜２３上には、ゲ−ト電極２４が形成される。
【０１６４】この後、ＰチャネルＭＯＳトランジスタが
形成される領域をフォトレジスト（図示せず）で覆い、
ゲ−ト電極２４をマスクにして、Ｎタイプの不純物（例
えば、砒素）が、セルフアラインにより、加速エネルギ
−約６０ｋｅＶ、ド−ズ量約４．０×１０15ｃｍ-2の条
件で、シリコン基板１１中に導入される。
形成される領域をフォトレジスト（図示せず）で覆い、
ゲ−ト電極２４をマスクにして、Ｎタイプの不純物（例
えば、砒素）が、セルフアラインにより、加速エネルギ
−約６０ｋｅＶ、ド−ズ量約４．０×１０15ｃｍ-2の条
件で、シリコン基板１１中に導入される。
【０１６５】また、ＮチャネルＭＯＳトランジスタが形
成される領域をフォトレジスト（図示せず）で覆い、ゲ
−ト電極をマスクにして、Ｐタイプの不純物（例えば、
ボロン）が、セルフアラインにより、加速エネルギ−約
６０ｋｅＶ、ド−ズ量約４．０×１０15ｃｍ-2の条件
で、シリコン基板１１中に導入される。
成される領域をフォトレジスト（図示せず）で覆い、ゲ
−ト電極をマスクにして、Ｐタイプの不純物（例えば、
ボロン）が、セルフアラインにより、加速エネルギ−約
６０ｋｅＶ、ド−ズ量約４．０×１０15ｃｍ-2の条件
で、シリコン基板１１中に導入される。
【０１６６】この時、Ｐタイプの不純物は、領域Ｂにお
いてフィ−ルド酸化膜１９の間のシリコン基板１１中に
も導入される。
いてフィ−ルド酸化膜１９の間のシリコン基板１１中に
も導入される。
【０１６７】最後に、酸素雰囲気中において、温度約８
５０℃、時間４０分の熱酸化を行うと、ゲ−ト電極２４
の表面にシリコン酸化膜３０が形成され、これと同時
に、シリコン基板１１中の不純物が活性化され、Ｐタイ
プのウェル領域１５、ソ−ス・ドレイン領域２５及びＰ
タイプの拡散領域（チャネルストッパ）３５がそれぞれ
形成される。
５０℃、時間４０分の熱酸化を行うと、ゲ−ト電極２４
の表面にシリコン酸化膜３０が形成され、これと同時
に、シリコン基板１１中の不純物が活性化され、Ｐタイ
プのウェル領域１５、ソ−ス・ドレイン領域２５及びＰ
タイプの拡散領域（チャネルストッパ）３５がそれぞれ
形成される。
【０１６８】以上の製造プロセスにより、シリコン基板
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
１１上に半導体素子（ＭＯＳトランジスタ）が形成され
る。
【０１６９】この製造プロセスの第一の特徴は、高い加
速エネルギ−を用いて、シリコン基板中の深い位置に不
純物を導入し、この不純物を活性化させることによりウ
ェル領域を形成している点にある。これにより、長時間
のウェル拡散プロセスが不要となり、製造時間の短縮に
よる製造コストの低減に貢献できる。
速エネルギ−を用いて、シリコン基板中の深い位置に不
純物を導入し、この不純物を活性化させることによりウ
ェル領域を形成している点にある。これにより、長時間
のウェル拡散プロセスが不要となり、製造時間の短縮に
よる製造コストの低減に貢献できる。
【０１７０】また、上述の製造プロセスの第二の特徴
は、ＭＯＳトランジスタの閾値制御とウェル形成のため
のイオン注入を同じマスクを用いて実行している点にあ
る。これにより、ＰＥＰの回数（マスクの数）が従来よ
りも削減され、製造コストの低減に貢献できる。
は、ＭＯＳトランジスタの閾値制御とウェル形成のため
のイオン注入を同じマスクを用いて実行している点にあ
る。これにより、ＰＥＰの回数（マスクの数）が従来よ
りも削減され、製造コストの低減に貢献できる。
【０１７１】また、上述の製造プロセスの第三の特徴
は、フィ−ルド酸化膜１９の間に形成される拡散領域
（チャネルストッパ）３５のイオン注入は、シリコン基
板１１上のＰチャネルＭＯＳトランジスタのソ−ス・ド
レイン領域のイオン注入と同時に行われる点にある。こ
れにより、ＰＥＰの回数（マスクの数）が従来よりも削
減され、製造コストの低減に貢献できる。
は、フィ−ルド酸化膜１９の間に形成される拡散領域
（チャネルストッパ）３５のイオン注入は、シリコン基
板１１上のＰチャネルＭＯＳトランジスタのソ−ス・ド
レイン領域のイオン注入と同時に行われる点にある。こ
れにより、ＰＥＰの回数（マスクの数）が従来よりも削
減され、製造コストの低減に貢献できる。
【０１７２】
【発明の効果】以上、説明したように、本発明の半導体
装置及びその製造方法によれば、次のような効果を奏す
る。
装置及びその製造方法によれば、次のような効果を奏す
る。
【０１７３】高い加速エネルギ−を用いて、シリコン基
板中の深い位置に不純物を導入し、この不純物を活性化
させることによりウェル領域を形成しているため、長時
間のウェル拡散プロセスが不要となり、製造時間の短縮
による製造コストの低減に貢献できる。
板中の深い位置に不純物を導入し、この不純物を活性化
させることによりウェル領域を形成しているため、長時
間のウェル拡散プロセスが不要となり、製造時間の短縮
による製造コストの低減に貢献できる。
【０１７４】また、ＭＯＳトランジスタの閾値制御とウ
ェル領域形成のためのイオン注入を同じマスクを用いて
実行しているため、ＰＥＰの回数（マスクの数）が従来
よりも削減され、製造コストの低減に貢献できる。
ェル領域形成のためのイオン注入を同じマスクを用いて
実行しているため、ＰＥＰの回数（マスクの数）が従来
よりも削減され、製造コストの低減に貢献できる。
【０１７５】さらに、チャネルストッパは、ウェル領域
形成のためのイオン注入時に、同時に、フィ−ルド酸化
膜直下にイオンを注入することにより形成できる。
形成のためのイオン注入時に、同時に、フィ−ルド酸化
膜直下にイオンを注入することにより形成できる。
【０１７６】また、チャネルストッパのためのイオン注
入は、ＰチャネルＭＯＳトランジスタのソ−ス・ドレイ
ン領域のイオン注入と同時に行ってもよい。この場合、
チャネルストッパは、フィ−ルド酸化膜の間に形成され
る。
入は、ＰチャネルＭＯＳトランジスタのソ−ス・ドレイ
ン領域のイオン注入と同時に行ってもよい。この場合、
チャネルストッパは、フィ−ルド酸化膜の間に形成され
る。
【０１７７】本発明は、閾値制御用のイオン注入が必要
なＥタイプのＭＯＳトランジスタと閾値制御用のイオン
注入が不要なＩタイプのＭＯＳトランジスタが混載され
た半導体装置に適用すると、チップサイズの縮小及びコ
ストの低減という効果が最も顕著に現れる。
なＥタイプのＭＯＳトランジスタと閾値制御用のイオン
注入が不要なＩタイプのＭＯＳトランジスタが混載され
た半導体装置に適用すると、チップサイズの縮小及びコ
ストの低減という効果が最も顕著に現れる。
【図１】本発明の第１実施の形態に関わる半導体装置を
示す平面図。
示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１の半導体装置の一部を詳細に示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】本発明の第２実施の形態に関わる半導体装置を
示す平面図。
示す平面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】本発明の第３実施の形態に関わる半導体装置を
示す平面図。
示す平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】本発明の第４実施の形態に関わる半導体装置を
示す平面図。
示す平面図。
【図１０】図９のＸ−Ｘ線に沿う断面図。
【図１１】本発明の第５実施の形態に関わる半導体装置
を示す平面図。
を示す平面図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】本発明の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】本発明の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図１６】本発明の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面
図。
図。
【図１８】本発明の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図１９】本発明の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図２０】本発明の製造方法の主要部を簡略的に示す
図。
図。
【図２１】本発明の第６実施の形態に関わる半導体装置
を示す平面図。
を示す平面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面
図。
図。
【図２３】本発明の第７実施の形態に関わる半導体装置
を示す平面図。
を示す平面図。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面
図。
図。
【図２５】本発明の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面
図。
図。
【図２７】本発明の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図２８】本発明の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図２９】図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面
図。
図。
【図３０】本発明の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図３１】図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面
図。
図。
【図３２】従来の半導体装置の製造方法の一工程を示す
平面図。
平面図。
【図３３】図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿
う断面図。
う断面図。
【図３４】従来の半導体装置の製造方法の一工程を示す
平面図。
平面図。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面
図。
図。
【図３６】従来の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図３７】従来の半導体装置の製造方法の一工程を示す
平面図。
平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線
に沿う断面図。
に沿う断面図。
【図３９】従来の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図４０】従来の製造方法の主要部を簡略的に示す図。
【図４１】従来の半導体装置の製造方法の一工程を示す
平面図。
平面図。
【図４２】図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面
図。
図。
【図４３】従来の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図４４】従来の半導体装置の製造方法の一工程を示す
平面図。
平面図。
【図４５】図４４のＸＬＶ−ＸＬＶ線に沿う断面図。
【図４６】従来の半導体装置の製造方法の一工程を示す
平面図。
平面図。
【図４７】図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断
面図。
面図。
【図４８】従来の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図４９】従来の製造方法の主要部を簡略的に示す図。
【図５０】従来の半導体装置の製造方法の一工程を示す
平面図。
平面図。
【図５１】図５０のＬＩ−ＬＩ線に沿う断面図。
【図５２】従来の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図５３】従来の半導体装置の製造方法の一工程を示す
平面図。
平面図。
【図５４】図５３のＬＩＶ−ＬＩＶ線に沿う断面図。
【図５５】従来の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図５６】従来の製造方法の主要部を簡略的に示す図。
【符号の説明】 １１ ：Ｐタイプシリコン基板、 １２，３０ ：シリコン酸化膜、 １３，１７，２１，２６，３１，３６ ：レジストパタ
−ン、 １４，１８，２２，２７〜２９，３２，３３，３７，３
８：不純物（ボロンイオン）、 １５ ：Ｐタイプウェル領域、 １６ ：シリコン窒化膜、 １９ ：フィ−ルド酸化膜、 １９´ ：ＳＴＩ酸化膜、 ２０，３５ ：Ｐタイプ拡散領域（チャネル
ストッパ）、 ２３ ：ゲ−ト酸化膜、 ２４ ：ゲ−ト電極、 ２５ ：ソ−ス・ドレイン領域、 ３４ ：不純物（砒素イオン）。
−ン、 １４，１８，２２，２７〜２９，３２，３３，３７，３
８：不純物（ボロンイオン）、 １５ ：Ｐタイプウェル領域、 １６ ：シリコン窒化膜、 １９ ：フィ−ルド酸化膜、 １９´ ：ＳＴＩ酸化膜、 ２０，３５ ：Ｐタイプ拡散領域（チャネル
ストッパ）、 ２３ ：ゲ−ト酸化膜、 ２４ ：ゲ−ト電極、 ２５ ：ソ−ス・ドレイン領域、 ３４ ：不純物（砒素イオン）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４８１
Claims (24)
- 【請求項１】 第１導電タイプの半導体基板と、前記半
導体基板中に形成される第１導電タイプのウェル領域
と、前記ウェル領域中に形成される第２導電タイプの第
１トランジスタと、前記半導体基板中に形成される第２
導電タイプの第２トランジスタとを備え、前記ウェル領
域は、前記第２トランジスタを取り囲むように配置され
ていることを特徴とする半導体装置。 - 【請求項２】 前記ウェル領域は、素子領域に配置され
る第１部分と素子分離膜の直下に配置される第２部分と
から構成され、前記第１トランジスタは、前記ウェル領
域の第１部分に形成され、前記第２トランジスタは、前
記ウェル領域の第２部分に取り囲まれていることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記ウェル領域の第２部分と前記第２ト
ランジスタのソ−ス・ドレイン領域は、所定のオフセッ
ト幅だけ、互いに離れていることを特徴とする請求項２
記載の半導体装置。 - 【請求項４】 前記ウェル領域の第２部分と前記第２ト
ランジスタのソ−ス・ドレイン領域は、互いに接触して
いることを特徴とする請求項２記載の半導体装置。 - 【請求項５】 前記ウェル領域の第２部分と前記第２ト
ランジスタのソ−ス・ドレイン領域は、少なくとも前記
第２トランジスタのチャネル幅方向について所定のオフ
セット幅だけ互いに離れていることを特徴とする請求項
２記載の半導体装置。 - 【請求項６】 前記ウェル領域の第１部分は、前記ウェ
ル領域の第２部分よりも深いことを特徴とする請求項２
記載の半導体装置。 - 【請求項７】 前記素子分離膜は、ＬＯＣＯＳ構造及び
ＳＴＩ構造のうちのいずれか１つの構造を有しているこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項８】 前記第２トランジスタのチャネル部の不
純物濃度は、前記半導体基板の不純物濃度と実質的に同
じであることを特徴とする請求項１記載の半導体装置。 - 【請求項９】 前記第２トランジスタの閾値の絶対値
は、前記第１トランジスタの閾値の絶対値よりも小さい
ことを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 第１導電タイプの半導体基板上に素子
分離膜を形成する工程と、第１素子領域上及び前記素子
分離膜上に開口を有し、第２素子領域を覆うようなマス
クを設けたうえで、前記第１素子領域及び前記素子分離
膜直下に同時に第１導電タイプの第１不純物をイオン注
入する工程と、前記第１及び第２素子領域上にそれぞれ
ゲ−ト電極を形成する工程と、前記ゲ−ト電極をマスク
にして、前記第１及び第２素子領域に同時に第２導電タ
イプの第２不純物をイオン注入する工程と、熱処理によ
り、前記第１不純物を活性化して前記第１素子領域及び
前記素子分離膜直下に第１導電タイプのウェル領域を形
成すると同時に、前記第２不純物を活性化して前記第１
及び第２素子領域にソ−ス・ドレイン領域を形成する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項１１】 前記第１不純物は、前記第２素子領域
を取り囲むように、前記素子分離膜直下にイオン注入さ
れることを特徴とする請求項１０記載の半導体装置の製
造方法。 - 【請求項１２】 前記第１不純物をイオン注入する直前
又は直後に、前記マスクを用いて、前記第１素子領域の
表面領域に、ＭＯＳトランジスタの閾値制御のための第
３不純物を選択的にイオン注入することを特徴とする請
求項１０記載の半導体装置の製造方法。 - 【請求項１３】 前記熱処理により、前記ゲ−ト電極の
表面に酸化膜を形成することを特徴とする請求項１０記
載の半導体装置の製造方法。 - 【請求項１４】 前記第１不純物は、複数の加速エネル
ギ−を用いてイオン注入されることを特徴とする請求項
１０記載の半導体装置の製造方法。 - 【請求項１５】 第１導電タイプの半導体基板と、前記
半導体基板中に形成される第２導電タイプの第１トラン
ジスタを取り囲む第１素子分離膜と、前記半導体基板中
に形成される第２導電タイプの第２トランジスタを取り
囲む第２素子分離膜と、前記第１素子分離膜と前記第２
素子分離膜の間における前記半導体基板中に形成される
第１導電タイプの拡散領域とを具備することを特徴とす
る半導体装置。 - 【請求項１６】 前記半導体基板中に第２導電タイプの
ウェル領域が形成され、前記ウェル領域中には、第１導
電タイプの第３トランジスタが形成されていることを特
徴とする請求項１５記載の半導体装置。 - 【請求項１７】 前記第１及び第２トランジスタのチャ
ネル部の不純物濃度は、前記半導体基板の不純物濃度と
実質的に同じであることを特徴とする請求項１５又は１
６記載の半導体装置。 - 【請求項１８】 前記第１及び第２トランジスタの閾値
の絶対値は、前記第３トランジスタの閾値の絶対値より
も小さいことを特徴とする請求項１７記載の半導体装
置。 - 【請求項１９】 前記第１及び第２素子分離膜は、ＬＯ
ＣＯＳ構造及びＳＴＩ構造のうちのいずれか１つの構造
を有していることを特徴とする請求項１５記載の半導体
装置。 - 【請求項２０】 第１導電タイプの半導体基板上に、少
なくとも第１素子領域を取り囲む第１素子分離膜及び第
２素子領域を取り囲む第２素子分離膜を形成する工程
と、第３素子領域に第２導電タイプの第１不純物をイオ
ン注入する工程と、前記第１、第２及び第３素子領域上
にそれぞれゲ−ト電極を形成する工程と、前記ゲ−ト電
極をマスクにして、前記第１及び第２素子領域に同時に
第２導電タイプの第２不純物をイオン注入すると共に、
前記第３素子領域並びに前記第１及び第２素子分離膜の
間における前記半導体基板中にそれぞれ第１導電タイプ
の第３不純物をイオン注入する工程と、熱処理により、
前記第１不純物を活性化して前記第３素子領域に第２導
電タイプのウェル領域を形成すると同時に、前記第２及
び第３不純物を活性化して前記第１、第２及び第３素子
領域にソ−ス・ドレイン領域を形成し、前記第１及び第
２素子分離膜の間における前記半導体基板中に第１導電
型の拡散領域を形成する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項２１】 前記拡散領域は、前記第１及び第２素
子領域を取り囲むように形成されることを特徴とする請
求項２０記載の半導体装置の製造方法。 - 【請求項２２】 前記第１不純物をイオン注入する直前
又は直後に、前記第３素子領域の表面領域のみに、ＭＯ
Ｓトランジスタの閾値制御のための第４不純物を選択的
にイオン注入することを特徴とする請求項２０記載の半
導体装置の製造方法。 - 【請求項２３】 前記熱処理により、前記ゲ−ト電極の
表面に酸化膜を形成することを特徴とする請求項２０記
載の半導体装置の製造方法。 - 【請求項２４】 前記第１不純物は、複数の加速エネル
ギ−を用いてイオン注入されることを特徴とする請求項
２０記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044243A JPH10242294A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置及びその製造方法 |
| US09/030,128 US6111295A (en) | 1997-02-27 | 1998-02-25 | Semiconductor device having channel stopper portions integrally formed as part of a well |
| KR1019980006073A KR100316174B1 (ko) | 1997-02-27 | 1998-02-26 | 반도체 장치 및 그 제조 방법 |
| US09/613,830 US6461921B1 (en) | 1997-02-27 | 2000-07-11 | Semiconductor device having channel stopper portions integrally formed as part of a well |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044243A JPH10242294A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置及びその製造方法 |
Related Child Applications (1)
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044243A Pending JPH10242294A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置及びその製造方法 |
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|---|---|
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| JP (1) | JPH10242294A (ja) |
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-
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- 1998-02-26 KR KR1019980006073A patent/KR100316174B1/ko not_active IP Right Cessation
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| US6461921B1 (en) | 2002-10-08 |
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