JP4224243B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の構造とその製造方法とに関し、とくに低電圧読み出しが可能であり、かつ半導体記憶装置のメモリ特性向上と製造の容易さと高信頼性に関するものである。
【０００２】
【従来の技術】
電気的に書き込みが可能である半導体記憶装置としては、浮遊ゲート中に電子を注入し書き込みを行う高集積半導体記憶装置として知られているフラッシュ型ＥＥＰＲＯＭや、ＭＯＮＯＳ型メモリとして知られている絶縁膜中に電子を注入し書き込みを行う半導体記憶装置などがある。これらの従来技術について以下説明する。
【０００３】
［第１の従来例：図１８］
従来、半導体記憶装置としてフラッシュ型ＥＥＰＲＯＭが考えられている。
以下、図１８を参照にしながら、従来の半導体記憶装置の一例を説明する。図１８は従来の半導体記憶装置構造の一例を示す断面図である。
Ｎ型の半導体基板１に、第１のＰウェル領域１１を設ける。この第１のＰウェル領域１１に、酸化絶縁膜である第１の酸化膜２１が形成され、さらに第１の酸化膜２１の上には多結晶シリコン膜で形成した浮遊ゲート３１と第２の酸化膜２２と多結晶シリコン膜で形成した制御ゲート３２からなるメモリトランジスタ５１を複数個（図面では２個）設け、積層型メモリセル５２を形成する。メモリトランジスタ５１の整合した領域の第１のＰウェル領域１１に高濃度Ｎ型拡散層４１を設ける。積層型メモリセル５２の周辺の半導体基板１には、積層型メモリセル５２の動作を制御する周辺回路５５を設ける。この周辺回路５５は、半導体基板１に設けたＮウェル領域１３に形成するＰチャネル型ＭＯＳトランジスタ５４と、第２のＰウェル領域１２に形成するＮチャネル型ＭＯＳトランジスタ５３とから構成する。
【０００４】
この積層型メモリセル５２では、通常、消去は一括消去であるため、全ての制御ゲート３２を０Ｖにし、一度に全ビット同時に消去する。すなわち、Ｎ型の半導体基板１と第１のＰウェル領域１１に高電圧を印加し、高濃度Ｎ型拡散層４１はフローティングにする。浮遊ゲート３１より半導体基板１の第１のＰウェル領域１１へ電子が第１の酸化膜２１はトンネル効果で抜け、メモリトランジスタ５１のしきい値電圧が正から負へシフトする。このためＰウェルをメモリセル５２用の第１のＰウェル領域１１と、周辺回路５５用の第２のＰウェル領域１２とに分け、消去時は周辺回路５５用の第２のウェル領域１２は常に０Ｖに保つようにする。
【０００５】
このように、Ｐウェルをメモリセル５２用の第１のウェル領域１１と周辺回路５５用の第２のＰウェル領域１２とに分け、消去時の高バイアス印加による周辺回路５５用のＭＯＳトランジスタ５３，５４の破壊または劣化を防いでいる。
【０００６】
さらに、周辺回路５５用のＭＯＳトランジスタ５３とメモリトランジスタ５１の初期しきい値電圧をそれぞれのＰウェル領域の濃度により制御している。これにより、メモリトランジスタ５１の書き込み時に用いるホットエレクトロンの発生を増すために、メモリトランジスタ５１用の第１のＰウェル領域１１の濃度を濃くすることができ、高速書き込みが可能となっている。これに対し、周辺回路５５用の第２のＰウェル領域１２の濃度は、薄くすることができ、ウェル濃度上昇によるドレイン耐圧低下を防ぐ事を可能としている。
【０００７】
［第２の従来例：図１９］
さらに、フラッシュ型メモリトランジスタは図１９に示すように、絶縁膜に囲まれた導電性の蓄積電荷層を設けた構造を有する
図１９は、代表的なフラッシュメモリセルを模式的に示す断面図である。
半導体基板１のＰウェル領域１１に、第１の酸化膜２１と、浮遊ゲート３１と、第２の酸化膜２２と、制御ゲート３２とを順次設ける。制御ゲート３２に整合する領域のＰウェル領域１１にソース４２とドレイン４１を設ける。
【０００８】
書き込みをドレイン４１側で、消去をソース４２側で行うため、ドレイン４１、ソース４２の拡散層は、それぞれ目的に合わせて最適化し、ドレイン４１、ソース４２は非対称構造としている。すなわちドレイン４１側はホットエレクトロンの注入効率を高めるためにＰウェル領域１１の濃度より濃くしたＰ層１４が設けられ、また、書き込み時のデータディスターブを抑制するためにドレイン４１領域はソース４２に比べ低濃度化されている。これに対して、ソース４２は消去動作時の表面空乏化を防止するためにドレイン４１に比べ高濃度化されている。これらのドレイン４１、ソース４２およびＰ層１４のように、フラッシュ型メモリトランジスタは、複雑な構造を有している。
【０００９】
[第３の従来例：図２０]
一方、比較的低電圧で書き込み消去が可能であるＭＯＮＯＳ型メモリトランジスタ５６を有する半導体記憶装置では、ＭＯＮＯＳ型メモリトランジスタ５６とＭＯＳトランジスタ５３とは、図２０に示すように同一のＰウェル領域１１内に形成することが可能である。半導体基板１のＰウェル領域１１に、トンネル酸化膜７１とメモリ窒化膜７２とトップ酸化膜７３とゲート電極３３とを順次設けたＭＯＮＯＳ型メモリトランジスタ５６と、ゲート酸化膜７４とゲート電極３３とを順次設けたＭＯＳトランジスタ５３とを設けるゲート電極３３に整合した領域のＰウェル領域１１に高濃度Ｎ型拡散層４１を設ける。しかし一般的には、上記ＭＯＮＯＳ型メモリトランジスタ５６のチャネル部分に不純物を導入したチャネルドープ層１４を形成し、ＭＯＮＯＳ型メモリトランジスタ５６の初期しきい値電圧を制御している。チャネルドープ層１４によるＭＯＮＯＳ型メモリトランジスタ５６の初期しきい値電圧の制御は、センスレベルに対するデータ保持特性の最終収束しきい値電圧を設定するためである。
【００１０】
図２０で説明したＭＯＮＯＳ型メモリトランジスタ５６のデータを読み出す回路を図２１の回路図を用いて説明する。
図２１は、ＭＯＮＯＳ型メモリトランジスタ５６を読み出す回路構成を示す図である。この図２１に示す読み出し回路において、書き込みと消去における中央のしきい値電圧にセンスレベルを設定するように、Ｐチャネル型ＭＯＳトランジスタ５４のオン抵抗を制御している。Ｐチャネル型ＭＯＳトランジスタ５４とＮチャネル型ＭＯＳトランジスタ５３とＭＯＮＯＳ型メモリトランジスタ５６と出力インバータ６１とから構成しており、データ読み出し時には、Ｎチャネル型ＭＯＳトランジスタ５３とＰチャネル型ＭＯＳトランジスタ５４とをオンする。この場合、出力インバータ６１の入力値は、ＭＯＮＯＳ型メモリトランジスタ５６のオン抵抗が高い書き込み状態では、これに比べＰチャネル型ＭＯＳトランジスタ５４のオン抵抗が低くなりハイレベルとなる。逆に、ＭＯＮＯＳ型メモリトランジスタ５６のオン抵抗が低い消去状態では、ロウレベルとなる。すなわち、Ｐチャネル型ＭＯＳトランジスタ５４とＭＯＮＯＳ型メモリトランジスタ５６とのオン抵抗比でデータを読み出している。このため、Ｐチャネル型ＭＯＳトランジスタ５４は、ＭＯＮＯＳ型メモリトランジスタ５６の書き込みと消去におけるしきい値の中央値をセンスレベルの電圧に設定するようにオン抵抗を制御している。このため、初期、書き込み後、消去後のそれぞれのしきい値電圧管理を行っている。
【００１１】
【発明が解決しようとする課題】
このように、図１８を用いて説明したフラッシュＥＥＰＲＯＭでは、書き込みまたは消去時のバイアス印加による周辺回路５５用ＭＯＳトランジスタの破壊または劣化を防ぐためにＰウェル領域１１，１２をメモリセル５２用と周辺回路５５用とに分けている。このため製造プロセスが長くなるとともに、Ｐウェル領域を制御するための回路も必要となり、チップ面積が大きくなるという問題点を有している。
【００１２】
さらに、図１９を用いて説明したフラッシュＥＥＰＲＯＭのメモリトランジスタの構造は、上記したようにホットエレクトロンの発生を増すために、ドレイン領域に接する部分にＰ層１４を設けてウェル濃度１１を濃くするなど、トランジスタ構造自体が複雑になっている。このように、Ｐ層１４の濃度が高いためにドレイン耐圧の低下が問題となり、さらに複雑な構造を得るための製造プロセスが長くなるという問題点を有している。
【００１３】
このように、製造プロセスが長くなるということは、工程数の増加とともに、工程の複雑化が進み、各工程での歩留り低下要因が増加することとなる。 とくに、少数ビットの搭載で十分なシステムＬＳＩでは、製造プロセスの複雑化は歩留りの面からも問題である。
【００１４】
また、図２１で示した上述の読み出し回路では、書き込みと消去における各しきい値電圧の中央の電圧にセンスレベルを設定するようにＰチャネル型ＭＯＳトランジスタ５４のオン抵抗を制御している。このしきい値電圧中央の電圧はメモリトランジスタ５６の初期しきい値電圧に近い値となるように通常設定する。このため、初期読み出しデータはプロセスばらつきにより、書き込み、消去状態が混在することとなる。製品の初期検査では、各メモリトランジスタの書き込み消去特性を評価する必要があるため、テスティング時に一括消去動作を行い、データを消去状態にしてから書き込みを行う必要がある。
【００１５】
さらに、センスレベルを上記のように、初期しきい値電圧に近い電圧に設定しているため、データ保持特性は書き込み側、消去側のいずれかで決まる事になり、データ保持特性ばらつきが発生する要因となる。
また、図２１に示した読み出し回路では、常時メモリトランジスタ５６のドレインとソース側で電位差があるため、ドレインディスターブによるデータ変化が生じ問題である。
【００１６】
［発明の目的］
この発明は、このような半導体記憶装置を構成するための製造工程の増加およびチップサイズの増大をなくし、さらに、低電圧読み出しが可能であり、信頼性の高い半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
この発明による半導体記憶装置は、上記目的を達成するために、次のような半導体記憶装置を提供する。
【００１８】
この発明による半導体記憶装置は、ソースを電源電位に接続するＰチャネル型ＭＯＳトランジスタと、Ｐチャネル型ＭＯＳトランジスタのドレインと接地電位との間に直列接続する少なくとも１つのＭＯＮＯＳ型メモリトランジスタと、 ＭＯＮＯＳ型メモリトランジスタと並列接続するＮチャネル型ＭＯＳトランジスタと、を有し、ＭＯＮＯＳ型メモリトランジスタおよびＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとの接続点を出力とし、この出力を出力インバータの入力に接続することを特徴とする。
【００１９】
この発明による半導体記憶装置は、請求項２記載の半導体記憶装置において、Ｐチャネル型ＭＯＳトランジスタのソースに定電圧発生回路を接続することを特徴とする。
【００２２】
［作用］
本発明の半導体記憶装置は、周辺回路用ＭＯＳトランジスタとメモリトランジスタが同一Ｐウェル内に形成し、かつＭＯＳトランジスタを構成するゲート酸化膜厚より、メモリトランジスタを構成するメモリ絶縁膜の実効酸化膜厚を薄くすることにより、メモリトランジスタのしきい値電圧を周辺回路用ＭＯＳトランジスタのしきい値電圧より低く設定している。さらに、周辺回路用ＭＯＳトランジスタとメモリトランジスタを構成するドレインとソースの拡散層の不純物濃度を同じで構成しているため、メモリトランジスタの周辺回路との混載が容易となり、製造プロセスが簡易となる。
【００２３】
このように、メモリトランジスタを構成するメモリ絶縁膜の実効酸化膜厚を制御することにより、メモリトランジスタの初期しきい値を設定している。したがって、読み出し回路によるメモリトランジスタのデータ読み出しの初期値は一定の値を示し安定する。
【００２４】
本発明の半導体記憶装置では、トンネル酸化膜厚を３２から４５Åと厚くし、半導体基板からの正孔注入が９ＭＶ／ｃｍ以下の電界で生じない構成としているため、メモリトランジスタの初期しきい値からしきい値電圧が低下することがない。このため、読み出し回路において、安定して初期データを消去状態とすることが可能となり、データ保持特性を電子注入による書き込み側のみで決める事ができ、特性が安定化できる。
【００２５】
さらに、通常メモリトランジスタでは、初期しきい値電圧のばらつきを緩和するために、テスティング時に一括消去を行った後にデータ書き込みを行うが、本発明では、メモリトランジスタを構成するメモリ絶縁膜の膜厚により初期しきい値電圧を制御しているため、上記のように初期しきい値電圧はすべて消去状態となっており、正孔注入を利用するため電子注入に比べ比較的長い時間の必要な消去動作を行わなくてよく、テスティング時間の短縮となる利点も得られる。
【００２６】
本発明の半導体記憶装置は、ＭＯＳトランジスタを構成するゲート酸化膜とメモリトランジスタを構成するメモリ絶縁膜の膜厚を制御することにより、同一Ｐウェル濃度で、ＭＯＳしきい値電圧０．４から０．６Ｖ、ＭＯＮＯＳ型メモリトランジスタのしきい値電圧を０．３Ｖ以下と制御しているため、複雑なプロセスが必要なく、しかも、しきい値電圧を低く設定しているため、１Ｖ電源での低電圧動作が可能である。
【００２７】
本発明の半導体記憶装置は、メモリトランジスタの初期データをＰチャネル型ＭＯＳトランジスタのＯＮ抵抗を制御し、消去状態とし、データ保持特性は電子注入状態である書き込み側のみで決まるように設定している。このため、テスティングでの消去動作が不要である。
【００２８】
また、Ｎチャネル型ＭＯＳトランジスタをＭＯＮＯＳ型メモリトランジスタに並列に接続した構成としており、データ読み出しを行わない待機時には、このＮチャネル型ＭＯＳトランジスタをオンとしているため、待機時のＭＯＮＯＳ型メモリトランジスタのソース、ドレイン両端子は同電位となっている。したがって、メモリトランジスタで問題となるドレイン電圧印加による電子あるいは正孔の注入または引き抜きによるデータ変化すなわちディスターブ問題が発生せず信頼性の高い半導体記憶装置が得られる。
【００２９】
本発明の半導体記憶装置は、ＭＯＮＯＳ型メモリトランジスタのデータ保持特性を向上するためにトンネル酸化膜厚を厚くすると、書き込み方法はホットエレクトロンの注入方式となる。この書き込み方式では、ドレイン近傍に電子電荷が蓄積されるため、データ読み出しをする場合、この電子電荷の影響でメモリ特性がドレイン電圧依存性を持つ。このためＰＭＯＳ負荷による読み出し回路の電源電圧依存性はＰＭＯＳのオン抵抗の変化よりもＭＯＮＯＳメモリトランジスタの依存性の方が大きくなり、電源電圧によりセンスレベルが大きく変化する。したがって、電源電圧変動をなくすために読み出し回路を定電圧発生回路による定電圧により駆動する構成とし、センスレベルの電圧変動を無くし、データ保持時間を向上することができる。
【００３０】
本発明の半導体記憶装置は、請求項４記載の回路構成と同様でメモリトランジスタを複数個接続する事が可能で、高集積化が可能であり、上記したデータ保持特性の向上など同様な効果が得られる。
【００３１】
本発明の半導体記憶装置の製造方法においては、同一ウェル内にＮチャネル型トランジスタとＮチャネル型ＭＯＮＯＳ型メモリトランジスタとを搭載し、工程数を削減することができる。
【００３２】
【発明の実施の形態】
以下、図面を用いてこの発明による半導体記憶装置の構造およびその製造方法の最適な形態を詳細に説明する。
【００３３】
［この発明による半導体記憶装置の第１の実施形態：図１］
この発明による半導体記憶装置の第１の実施形態の構造を、図１の模式的な断面図を用いて説明する。
図１に示す半導体記憶装置は、導電型がＮ型の半導体基板１の表面の素子分離領域にフィールド酸化膜１５を設けている。
【００３４】
そして、その半導体基板１には、導電型がＰ型のＰウェル領域１１と導電型がＮ型のＮウェル領域１３を設けている。
【００３５】
その導電型がＮ型のＮウェル領域１３の表面には、厚さが１３ｎｍのシリコン酸化膜からなるゲート酸化膜７４と、多結晶シリコン膜からなるゲート電極３３と、高濃度Ｐ型拡散層４２からなるソース、ドレインと、Ｐ型ＬＤＤ層４６とから構成するＰチャネル型ＭＯＳトランジスタ５４を設けている。
【００３６】
そして、導電型がＰ型のＰウェル領域１１の表面には、厚さが３ｎｍのシリコン酸化膜からなるトンネル酸化膜７１を設け、そのトンネル酸化膜７１上に設けた厚さ８ｎｍのシリコン窒化膜からなるメモリ窒化膜７２と、厚さ３ｎｍのシリコン酸化膜からなるトップ酸化膜７３とによってメモリ絶縁膜７５を構成し、その上に多結晶シリコンからなるゲート電極３３を設け、高濃度Ｎ型拡散層４１からなるソース、ドレインと、Ｎ型ＬＤＤ層４５とから構成するＭＯＮＯＳ型メモリトランジスタ５６を設けている。
【００３７】
このメモリ絶縁膜７５の実効酸化膜厚は、シリコン酸化膜の比誘電率３．８とシリコン窒化膜の比誘電率７．０から求めると約１０ｎｍである。
【００３８】
さらに、ＭＯＮＯＳ型メモリトランジスタ５６を設けた同一のＰウェル領域１１の表面には、厚さが１３ｎｍのシリコン酸化膜からなるゲート酸化膜７４と、多結晶シリコンからなるゲート電極３３と、高濃度Ｎ型拡散層４１からなるソース、ドレインと、Ｎ型ＬＤＤ層４５とから構成するＮチャネル型ＭＯＳトランジスタ５３を設けている。このＮチャネル型ＭＯＳトランジスタ５３とＰチャネル型ＭＯＳトランジスタ５４は、ＭＯＮＯＳ型メモリトランジスタ５６のメモリセルを構成するＭＯＳトランジスタおよびＭＯＮＯＳ型メモリトランジスタ５６を制御する周辺回路用ＭＯＳトランジスタと同一の構造を用いている。
【００３９】
そして、ＭＯＮＯＳ型メモリトランジスタ５６とＮチャネル型ＭＯＳトランジスタ５３間のＰウェル領域１１にはフィールド酸化膜１５を設け、全面に二酸化シリコン膜を主体とする層間絶縁膜１６を設け、その層間絶縁膜１６に形成された各コンタクトホール１７を介して配線１８を設けている。
【００４０】
これより、同一濃度であるＰウェル領域１１の表面に、ゲート酸化膜厚が１３ｎｍのＮチャネル型ＭＯＳトランジスタ５３と実効酸化膜厚が１０ｎｍのＭＯＮＯＳ型メモリトランジスタ５６を設けているので、ゲート酸化膜厚の薄いほど、同一Ｐウェル領域１１内に設けたトランジスタは、ゲート電界の影響が強くなり、しきい値電圧は低下するため、ＭＯＮＯＳ型メモリトランジスタ５６の初期しきい値電圧をＮチャネル型ＭＯＳトランジスタ５３のしきい値電圧より低く設定している。
【００４１】
具体的には、Ｎチャネル型ＭＯＳトランジスタ５３のしきい値電圧を０．５Ｖに設定すると、ＭＯＮＯＳ型メモリトランジスタ５６の初期しきい値電圧は０．３Ｖ以下となるようにＰウェル領域１１の濃度を制御している。
【００４２】
これによって、Ｎチャネル型ＭＯＳトランジスタ５３とＭＯＮＯＳ型メモリトランジスタ５６とを構成する高濃度Ｎ型拡散層４１、Ｎ型ＬＤＤ層４５、ゲート電極３３とを共通にしており、チップ面積の縮小が可能となる。
【００４３】
図１を用いて説明した、この発明による半導体記憶装置の構造を使用した回路構成を図２を用いて説明する。
【００４４】
図２は、ＭＯＮＯＳ型メモリトランジスタ５６のデータを読み出す回路構成を示している。この読み出し回路は、Ｐチャネル型ＭＯＳトランジスタ５４と、Ｎチャネル型ＭＯＳトランジスタ５３と、ＭＯＮＯＳ型メモリトランジスタ５６と、出力インバータ６１とを備えている。
【００４５】
Ｐチャネル型ＭＯＳトランジスタ５４のソースは電源電位に接続し、ドレインは並列接続したＮチャネル型ＭＯＳトランジスタ５３とＭＯＮＯＳ型メモリトランジスタ５６とのドレインに接続し、この出力を出力インバータ６１の入力に接続し、Ｎチャネル型ＭＯＳトランジスタ５３とＭＯＮＯＳ型メモリトランジスタ５６のソースは接地電位に接続している。
【００４６】
ＭＯＮＯＳ型メモリトランジスタ５６は、チャネル幅４μｍ、チャネル長０．８μｍで構成し、Ｎチャネル型ＭＯＳトランジスタ５３は、チャネル幅２μｍ、チャネル長２μｍで構成している。
【００４７】
ＭＯＮＯＳ型メモリトランジスタ５６の初期しきい値電圧は、第１の実施形態で説明したように０．３Ｖ以下としている。
【００４８】
本発明では、読み出し回路の初期データを消去とするようにセンスレベルを０．３Ｖより高い電圧である０．５Ｖ程度になるようにＰチャネル型ＭＯＳトランジスタ５４のチャネル幅、チャネル長を決めており、この場合、チャネル幅２μｍ、チャネル長２０μｍとしている。
【００４９】
これにより、図２で示す読み出し回路の初期データは出力インバータ６１の出力でハイレベル出力となるように設定している。
【００５０】
具体的には、読み出しの場合には、電源電圧を１Ｖとし、Ｎチャネル型ＭＯＳトランジスタ５３はオフとし、ＭＯＮＯＳ型メモリトランジスタ５６のゲート端子は１Ｖ、Ｐチャネル型ＭＯＳトランジスタ５４はオン状態とする。
【００５１】
上記のように、初期データはＭＯＮＯＳ型メモリトランジスタ５６のオン抵抗よりＰチャネル型ＭＯＳトランジスタ５４のオン抵抗を高く設定しているため、出力インバータ６１の入力はロウレベルとなり、出力はハイレベルとなる。すなわち消去データとしている。
【００５２】
ＭＯＮＯＳ型メモリトランジスタ５６へのデータ書き込みは、Ｎチャネル型ＭＯＳトランジスタ５３をオンにし、ＭＯＮＯＳ型メモリトランジスタ５６のゲート端子に９Ｖの電圧を時間２００マイクロ秒間印加し、電子をメモリ絶縁膜中に注入させて行う。
【００５３】
書き込み後の待機状態では、Ｐチャネル型ＭＯＳトランジスタ５４をオフにし、Ｎチャネル型ＭＯＳトランジスタ５３をオンにすることにより、ＭＯＮＯＳ型メモリトランジスタ５６のソース、ドレインが０Ｖとなり、ドレインディスターブを防ぐことが可能となる。
【００５４】
このような簡単な回路構成で、ドレインディスターブを防止でき、さらに、初期データを消去状態に設定しているため、書き込み動作のみのワンタイムＲＯＭとしても利用できる。
【００５５】
［この発明による半導体記憶装置の第２の実施形態：図３、図４］
この発明による半導体記憶装置の第２の実施形態の回路構成を図３の回路図と図４のグラフを用いて説明する。
【００５６】
図３は、図２を用いて説明した第２の実施形態のＭＯＮＯＳ型メモリトランジスタ５６のデータを読み出す回路と同一のものであり、この読み出し回路の読み出し動作を定電圧発生回路６２で作成した定電圧で行う構成としている。この定電圧発生回路６２は一般的なカレントミラー型の定電圧回路を用いる。
【００５７】
第２の実施形態で説明した方法とは異なる手段でＭＯＮＯＳ型メモリトランジスタ５６にデータを書き込む場合を以下で説明する。
【００５８】
Ｎチャネル型ＭＯＳトランジスタ５３はオフ状態にし、Ｐチャネル型ＭＯＳトランジスタ５４はオン状態とする。
【００５９】
Ｐチャネル型ＭＯＳトランジスタ５４のソース端子とＭＯＮＯＳ型メモリトランジスタ５６のゲート端子とに書き込み電圧である９Ｖの電圧を時間２００マイクロ秒間印加し、ホットエレクトロンをＭＯＮＯＳ型メモリトランジスタ５６のドレイン近傍のメモリ絶縁膜へ注入し書き込みを行う。
【００６０】
この書き込み方法では、ＭＯＮＯＳ型メモリトランジスタ５６のドレイン近傍に電子電荷が蓄積されるため、データ読み出しを行う場合、この電荷の影響でメモリ特性がドレイン電圧依存性を持つ。この相関を図４に示す。
【００６１】
図４は、横軸に電源電圧を示し、縦軸にＭＯＮＯＳ型メモリトランジスタのしきい値電圧（Ｖｔｈと示す）を示している。
【００６２】
ＭＯＮＯＳ型メモリトランジスタに電荷注入がない初期しきい値電圧の場合、図４に示すように消去８２特性となり、電源電圧依存性はないが、ホットエレクトロン注入により書き込みを行った場合には、書き込み８１後のしきい値電圧で示すように、電源電圧が高くなるとしきい値電圧は低くなるという傾向を示す。
【００６３】
このしきい値電圧の電源電圧依存性は、ドレイン近傍のメモリ絶縁膜中に局所的に電荷が蓄積されていることが起因している。ドレイン近傍の蓄積電荷がドレイン電圧の影響を受けることにより、ＭＯＮＯＳ型メモリトランジスタ５６のしきい値電圧が図４のグラフのように変わっている。
【００６４】
また、第２の実施形態で示したように、センスレベルを決めているＰチャネル型ＭＯＳトランジスタ５４のオン抵抗の電源電圧依存性よりもＭＯＮＯＳ型メモリトランジスタ５６のオン抵抗の方が電源電圧依存性が大きくなり、図４の破線に示すように電源電圧によりセンスレベル８５が大きく変化し、高い電源電圧側でのマージンが低下するためデータ保持特性が悪くなる。
【００６５】
このため、図３で説明した電源電圧変動が生じても一定電圧となる定電圧発生回路６２により読み出し回路を動作することにより本発明のセンスレベル８４の電源電圧変動をなくし、データ保持特性を向上させることができる。
【００６６】
［この発明による半導体記憶装置の第３の実施形態：図５］
この発明による半導体記憶装置の第３の実施形態の回路構成を図５の回路図を用いて説明する。
【００６７】
図５は、ＭＯＮＯＳ型メモリトランジスタ５６のデータを読み出す回路構成を示している。この読み出し回路は、Ｐチャネル型ＭＯＳトランジスタ５４と、Ｎチャネル型ＭＯＳトランジスタ５３と、ＭＯＮＯＳ型メモリトランジスタ５６と、出力インバータ６１とを備えている。
【００６８】
図２と異なる点は、ＭＯＮＯＳ型メモリトランジスタ５６を、複数個のＭＯＮＯＳ型メモリトランジスタ５６ａ〜ｈを直列に接続している点であり、この場合、８個のＭＯＮＯＳ型メモリトランジスタ５６ａ〜ｈを接続し、メモリセルを構成している。
【００６９】
この直列に接続した複数個のＭＯＮＯＳ型メモリトランジスタ５６ａ〜ｈとＮチャネル型ＭＯＳトランジスタ５３を並列に接続しているため、待機時に、このＮチャネル型ＭＯＳトランジスタ５３をオンすることにより、複数個のＭＯＮＯＳ型メモリトランジスタ５６ａ〜ｈで構成するメモリセルのＭＯＮＯＳ型メモリトランジスタ５６ａのソースと、ＭＯＮＯＳ型メモリトランジスタ５６ｈのドレインが同電位にでき、ディスターブを防止するとともに、消去状態のＭＯＮＯＳ型メモリトランジスタ５６ａ〜ｈの微少リーク電流を抑制することができる。
【００７０】
［この発明による半導体記憶装置の製造方法の実施形態：図６〜図１６と図１］
次に、図１を用いて説明したこの発明による半導体記憶装置を製造する方法を説明する。
図６から図１６は、その製造方法の各工程における半導体記憶装置またはその材料を示す模式的な断面図である。これらの各図と完成状態を示す図１とを用いて半導体記憶装置の製造方法の実施形態を説明する。
【００７１】
まず図６に示すように、導電型がＮ型の半導体基板１を水蒸気酸化雰囲気中で酸化処理を行い、厚さ５５０ｎｍの二酸化シリコン膜からなる酸化膜１４１を全面に形成する。
【００７２】
つぎに、その酸化膜１４１の全面にフォトレジストを形成し、所定のフォトマスクを用いて露光および現像処理を行い、Ｎチャネル型ＭＯＳトランジスタおよびＮチャネル型のＭＯＮＯＳ型メモリトランジスタを形成する領域であるＮチャネル領域１４２を開口し、Ｐチャネル型ＭＯＳトランジスタを形成するＰチャネル領域１４３を被覆するように、フォトレジスト１１０をパターン形成する。
【００７３】
そして、このフォトレジスト１１０をエッチングマスクとして、酸化膜１４１をフッ酸緩衝液によりエッチングし、Ｎチャネル領域１４２の酸化膜１４１を除去する。その後、エッチングマスクとして用いたフォトレジスト１１０を除去する。
【００７４】
つぎに、酸素と窒素との混合気体中で酸化処理を行い、図７に示すように厚さ８０ｎｍの二酸化シリコン膜からなる第１のバッファ酸化膜１４４を形成する。その結果、Ｐチャネル型ＭＯＳトランジスタを形成する領域であるＰチャネル領域１４３は厚い酸化膜である酸化膜１４１が半導体基板１の表面に形成され、Ｎチャネル領域１４２は酸化膜１４１より薄い酸化膜である第１のバッファ酸化膜１４４が半導体基板１表面に形成される。
【００７５】
その後、Ｐ型の不純物であるボロンを加速エネルギー６０ＫｅＶ、イオン注入量３．５×１０１３atoms/cm２程度でイオン注入する。
このボロンイオン注入は、酸化膜の膜厚が薄いＮチャネル領域１４２の半導体基板１中のみになされる。その後、酸化膜１４１と第１のバッファ酸化膜１４４とをフッ酸緩衝液で全面エッチングして除去する。
【００７６】
そして、酸素と窒素との混合気体中で酸化処理を行い、図８に示すように、半導体基板１の全面に厚さ４０ｎｍの二酸化シリコン膜からなる第２のバッファ酸化膜１４５を形成する。
その後、全面にフォトレジストを形成し、所定のフォトマスクを用いて露光および現像処理を行い、Ｐチャネル領域１４３を開口するように、フォトレジスト１１１をパターン形成する。
【００７７】
そして、このフォトレジスト１１１をイオン注入マスクとして使用して、導電型がＮ型の不純物であるリンを加速エネルギーが１００ＫｅＶ、イオン注入量が２．０×１０１３atoms/cm２程度の条件で、Ｐチャネル領域１４３の半導体基板１中にイオン注入する。
その後、フォトレジスト１１１を除去し、さらに第２のバッファ酸化膜１４５をフッ酸緩衝液で全面エッチングする。
【００７８】
つぎに、この半導体基板１を酸素と窒素との混合気体中で熱処理する。この熱処理により、イオン注入した不純物が活性化され、図９に示すようにＮチャネル領域１４２にはＰウェル領域１１を、Ｐチャネル領域１４３にはＮウェル領域１３を形成する。
さらに、この熱処理により厚さ２０ｎｍの二酸化シリコン膜からなるパッド酸化膜１４６をこの半導体基板１の全面に形成する。
【００７９】
ついで、この図９に示すパッド酸化膜１４６上の全面に、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）のガスを用いて、温度７４０℃で化学気相成長法（以下「ＣＶＤ法」と称す）によって、窒化シリコン膜からなるナイトライド膜１４７を、膜厚１２０ｎｍ程度に形成する。
【００８０】
その後、そのナイトライド膜１４７の全面に感光性樹脂であるフォトレジストを形成し、所定のフォトマスクを用いて露光および現像処理を行い、図１０に示すように、素子領域の周囲のフィールド領域を開口するようにフォトレジスト１１２を形成する。
【００８１】
そして、このフォトレジスト１１２をエッチングマスクとして使用して、ナイトライド膜１４７をエッチングする。
このナイトライド膜１４７のエッチングは、ＳＦ６とＣＨＦ３とＨｅとの混合ガスを用いてドライエッチング法により行う。
【００８２】
そして、素子領域の周囲のフィールド領域を、ナイトライド膜１４７の耐酸化膜をマスクにして酸化する、いわゆる選択酸化処理により、図１１に示すように、フィールド酸化膜１５を７００ｎｍの厚さで形成する。
この選択酸化処理は、水蒸気酸化雰囲気中で、温度１０００℃で酸化処理することにより行う。
【００８３】
つぎに、１８０℃に加熱した熱燐酸（Ｈ３ＰＯ４）を用いて、ナイトライド膜１４７を除去し、さらに、フッ酸緩衝液によりパッド酸化膜１４６をエッチング除去する。図１１はナイトライド膜１４７とパッド酸化膜１４６の除去後の状態を示している。
【００８４】
その後、酸素と窒素との混合気体中で酸化処理を行い図１２に示すように、厚さ４０ｎｍ程度を有する二酸化シリコン膜からなる犠牲酸化膜７６を半導体基板１のＮチャネル領域１４２とＰチャネル領域１４３の全面に形成する。
【００８５】
その後、全面にフォトレジストを形成し、所定のフォトマスクを用いて露光および現像処理を行い、ＭＯＮＯＳ型メモリトランジスタを形成する領域を開口するようにフォトレジスト１１３をパターン形成する。
【００８６】
そして、このフォトレジスト１１３をエッチングマスクとして、開口部の犠牲酸化膜７６をフッ酸緩衝液によりエッチングする。その後、エッチングマスクとして用いたフォトレジスト１１３を除去する。
【００８７】
つぎに、酸素と窒素との混合気体中で酸化処理を行って、図１３に示すように、厚さ３ｎｍ程度の二酸化シリコンからなるトンネル酸化膜７１を、この半導体基板１に形成する。この場合、フィールド酸化膜１５または犠牲酸化膜７６がすでに形成されている表面は、トンネル酸化膜７１の厚さが３ｎｍと薄いために膜厚増加はなく、トンネル酸化膜７１は、犠牲酸化膜７６を除去したＭＯＮＯＳ型メモリトランジスタの形成領域のみに形成される。
【００８８】
つぎに、このトンネル酸化膜７１上を含む全面にＣＶＤ法により、窒化シリコン膜からなるメモリ窒化膜７２を１０ｎｍ程度の厚さで形成する。
このメモリ窒化膜７２の形成は、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）との混合ガスを用いて、温度７００℃でＣＶＤ法によって形成する。
【００８９】
さらに、温度９５０℃、水蒸気酸化雰囲気中で酸化処理を行い、メモリ窒化膜７２を酸化して、このメモリ窒化膜７２上に膜厚３ｎｍの二酸化シリコン膜からなるトップ酸化膜７３を形成する。
この酸化処理により、メモリ窒化膜７２の膜厚は８ｎｍ程度となる。
【００９０】
これにより、ＭＯＮＯＳ型メモリトランジスタを構成するメモリ絶縁膜７５は、厚さ３ｎｍのトンネル酸化膜７１と、厚さ８ｎｍのメモリ窒化膜７２と、厚さ３ｎｍのトップ酸化膜７３とからなり、このメモリ絶縁膜７５の実効酸化膜厚は１０ｎｍとなる。
【００９１】
つぎに、全面にフォトレジストを形成して、所定のフォトマスクを用いて露光および現像処理を行い、メモリ絶縁膜７５を形成する領域に、図１３に示すようにフォトレジスト１１４をパターン形成する。
【００９２】
そして、このフォトレジスト１１４をエッチングマスクとして、トップ酸化膜７３とメモリ絶縁膜７２とトンネル酸化膜７１、およびＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの形成領域の犠牲酸化膜７６を、ＣＦ４とＨｅとＨＢｒ３とＯ２との混合気体をエッチングガスに用いるドライエッチング法によりエッチングする。
その後、エッチングマスクとして使用したフォトレジスト１１４を除去する。
【００９３】
その後、酸素と窒素との混合気体中で酸化処理を行い、図１４に示すように、厚さ１３ｎｍ程度を有する二酸化シリコン膜からなるゲート酸化膜７４を半導体基板１の全面に形成する。
【００９４】
このゲート酸化膜７４の膜厚は、メモリ絶縁膜７５の実効酸化膜１０ｎｍより厚い１３ｎｍに設定している。これにより、Ｎチャネル型ＭＯＳトランジスタのしきい値電圧は０．５Ｖ程度に、ＭＯＮＯＳ型メモリトランジスタの初期しきい値電圧は０．３Ｖ以下にすることができる。
すなわち、同一ウェル領域１１の濃度を用いて、酸化膜厚を変えることにより、Ｎチャネル型ＭＯＳトランジスタとＭＯＮＯＳ型メモリトランジスタのしきい値電圧をそれぞれ設定している。
【００９５】
その後、半導体基板１の全面にモノシラン（ＳｉＨ４）のガスを用いて、温度６００℃でＣＶＤ法によって多結晶シリコン膜からなるゲート電極材料３４を４５０ｎｍ程度の厚さで形成する。
【００９６】
つぎに、このゲート電極材料３４の全面にフォトレジストを形成し、所定のフォトマスクを用いて露光および現像を行って、ゲート電極を形成する領域に図１４に示すようにフォトレジスト１１５をパターン形成する。
【００９７】
そして、このフォトレジスト１１５をエッチングマスクとして使用して、ゲート電極材料３４をＳＦ６とＯ２との混合気体をエッチングガスとして用いるドライエッチング法によりエッチングし、図１５に示すように、ゲート電極３３を形成する。その後、フォトレジストを除去する。
【００９８】
さらに、この半導体基板１の全面にフォトレジストを形成し、所定のフォトマスクを用いて露光および現像処理を行い、Ｎチャネル領域１４２を開口するようにフォトレジスト１１６をパターン形成する。
このフォトレジスト１１６をイオン注入のマスクとして使用して、導電型がＮ型の不純物であるリンを、加速エネルギー５０ＫｅＶ、イオン注入量が３．０×１０１３atoms/cm２程度で、Ｎチャネル領域１４２のＰウェル領域１１にイオン注入し、Ｎ型ＬＤＤ層４５を形成する。その後、フォトレジスト１１６を除去する。
【００９９】
図示は省略するが、再び半導体基板１の全面にフォトレジストを形成し、所定のフォトマスクを用いて露光および現像処理を行い、Ｐチャネル領域１４３を開口するようにフォトレジストを形成する。
このフォトレジストをイオン注入のマスクとして用いて、Ｐ型の不純物であるボロンを、加速エネルギー３０ＫｅＶ、イオン注入量３．０×１０１３atoms/cm２程度でイオン注入し、Ｐ型ＬＤＤ層４６を形成する。その後、フォトレジストを除去する。
【０１００】
つぎに、全面に二酸化シリコン膜を主体とする絶縁膜を形成する。その後、図１６に示すサイドウォール３５を形成するために、Ｃ２Ｆ６とＨｅとＣＨＦ３との混合気体をエッチングガスとして用いるドライエッチング法を用いて全面に形成した絶縁膜をエッチングする。
これにより、ゲート電極３３の側壁にサイドウォール３５を形成する。
【０１０１】
さらに、図１５で説明したイオン注入と同様に、この半導体基板１の全面にフォトレジストを形成し、所定のフォトマスクを用いて露光および現像処理を行い、Ｎチャネル領域１４２を開口するようにフォトレジストをパターン形成する。このフォトレジストをイオン注入のマスクとして使用して、導電型がＮ型の不純物である砒素を、加速エネルギー６０ＫｅＶ、イオン注入量が３．０×１０１５atoms/cm２程度で、Ｎチャネル領域１４２のＰウェル領域１１にイオン注入する。その後、フォトレジストを除去する。
【０１０２】
同様に、半導体基板１の全面にフォトレジストを形成し、所定のフォトマスクを用いて露光および現像処理を行い、Ｐチャネル領域１４３を開口するようにフォトレジストを形成する。
このフォトレジストをイオン注入のマスクとして用いて、Ｐ型の不純物であるボロンを、加速エネルギー４０ＫｅＶ、イオン注入量３．０×１０１５atoms/cm２程度でイオン注入する。その後、フォトレジストを除去する。
【０１０３】
つぎに、全面に二酸化シリコン膜を主体とする層間絶縁膜１６を形成する。
その後、イオン注入した不純物の活性化と層間絶縁膜１６のリフローを兼ねて、窒素雰囲気中で、温度９００℃の熱処理を行う。
【０１０４】
その結果、Ｎチャネル型ＭＯＳトランジスタ５３およびＭＯＮＯＳ型メモリトランジスタ５６に高濃度Ｎ型拡散層４１からなるソースとドレインおよびＮ型ＬＤＤ層４５と、Ｐチャネル型ＭＯＳトランジスタ５４の高濃度Ｐ型拡散層４２からなるソースとドレインおよびＰ型ＬＤＤ層４６とを形成できる。
【０１０５】
ついで、図示は省略するが、層間絶縁膜１６上にコンタクトホール１７を開口するためのフォトレジストをパターン形成する。そして、そのフォトレジストをエッチングマスクにして層間絶縁膜１６をエッチングして、図１６に示すように、各トランジスタのゲート電極、ソース、ドレインに対応する位置にコンタクトホール１７を設ける。
【０１０６】
このコンタクトホール１７を形成するためのエッチングは、Ｃ２Ｆ６とＨｅとＣＨＦ３との混合気体をエッチングガスとして用いるドライエッチング法により行う。その後、フォトレジストを除去する。
【０１０７】
つぎに、アルミニウムを主体とする配線材料を、層間絶縁膜１６の全面に設け、その配線材料上に配線を形成するためのフォトレジストをパターン形成する。そして、そのフォトレジストをマスクに使用して配線材料をエッチングし、図１に示した各配線１８を設ける。
【０１０８】
この配線材料のエッチングは、ＢＣｌ３とＣＨＣｌ３とＣｌ２とＮ２との混合気体をエッチングガスとして用いるドライエッチング法により行う。
これにより、図１に示した本発明の半導体記憶装置が完成する。
【０１０９】
［この発明の作用効果に係る説明］
ここで、この発明による半導体記憶装置の作用効果を図１７に示すデータ保持特性を示す特性図を用いて説明する。
このデータ保持特性を示す特性図は、従来例を破線８６，８７で表し、この発明によるデータ保持特性を実線８１，８３で表し、比較して示してある。
【０１１０】
図１で説明した、この発明による半導体記憶装置では、ＭＯＮＯＳ型メモリトランジスタの初期しきい値電圧をＮチャネル型ＭＯＳトランジスタと同一のＰウェル領域に形成し、かつ、ＭＯＮＯＳ型メモリトランジスタを構成するメモリ絶縁膜の実効酸化膜厚をＮチャネル型ＭＯＳトランジスタのゲート酸化膜厚より薄く設計しているため、図１７に示すようにＭＯＮＯＳ型メモリトランジスタの初期しきい値電圧８３を０．３Ｖ以下とすることができる。
【０１１１】
さらに、図２で示した読み出し回路で初期しきい値電圧状態でのデータを消去状態とするようにＰチャネル型ＭＯＳトランジスタのＯＮ抵抗を設定しているため、図１７に示すセンスレベルの電圧（０．５Ｖ）でＭＯＮＯＳ型メモリトランジスタのデータが書き込み状態か消去状態かを決定している。
【０１１２】
したがって、従来例で示すように、消去８７側のデータが電子注入状態である書き込み８６側より早くセンスレベルに達する場合には、消去８７側の特性によりデータ保持特性が決まることになる。
【０１１３】
さらに、従来例で示したようにＭＯＮＯＳ型メモリトランジスタのウェル濃度を周辺ＭＯＳと変えて形成した場合には、それぞれの製造ばらつきがしきい値電圧に影響を与え、センスレベルに達する時間特性が必ずしも消去８７側、書き込み８６側のどちらか一方の特性にならず、製造ばらつきを反映し、データ保持特性がばらつく結果となる。
【０１１４】
また、この発明では、ＭＯＮＯＳ型メモリトランジスタを周辺ＭＯＳトランジスタと同一ウェル領域内に形成し、ソース、ドレイン領域も同一構造としているため、製造ばらつきを小さく抑えることが可能としている。
さらに、ＭＯＮＯＳ型メモリトランジスタのしきい値電圧をＭＯＳトランジスタとの実効酸化膜厚差で制御しているため、センスレベル８４をＭＯＮＯＳ型メモリトランジスタの初期しきい値電圧８３より高い電圧に設定すれば、図１７に示すようにデータ保持特性は書き込み８１側のみで決めることができ、信頼性を高めることができる。
【０１１５】
さらに、トンネル酸化膜を３．２〜４．５ｎｍと厚くし、消去できないデバイス構造とした場合にも初期しきい値電圧は消去８３状態に設定しているため、１回のみ書き込みが可能である信頼性の高いワンタイムＲＯＭとしても利用できる。
【０１１６】
ここで、この発明による半導体記憶装置の他の作用効果を、図４の特性図を用いて説明する。
図４は、前記したように、横軸に電源電圧、縦軸にＭＯＮＯＳ型メモリトランジスタのしきい値電圧（Ｖｔｈ）を示したグラフである。
【０１１７】
ＭＯＮＯＳ型メモリトランジスタを電子のホットエレクトロン注入による書き込みを行った場合の書き込み８１側のしきい値電圧は、ドレイン側に局所的に注入された電荷の影響で、図４に示すように電源電圧依存性を持ち、電源電圧が高いほどしきい値電圧が低下する傾向を示す。
【０１１８】
したがって、従来例で示した読み出し回路のセンスレベルでは、電源電圧依存性がＰチャネル型ＭＯＳトランジスタのオン抵抗変化よりも、上記ＭＯＮＯＳ型メモリトランジスタのオン抵抗変化が大きく影響し、図４に示すようにセンスレベル８５は電源電圧に依存し、電源電圧の上昇にともない上昇するため、データ保持特性を考慮した特性では、高電源電圧側でのマージンが低下する。
【０１１９】
このため、この発明では、定電圧発生回路６２で発生した定電圧で動作させることにより、図４に示すように本発明８４のセンスレベルを一定とすることができ、しかも、１Ｖ程度の低電圧での読み出しが可能であり、かつ、データ保持特性を向上することができる。
【０１２０】
【発明の効果】
以上説明してきたように、本発明の半導体記憶装置において、同一Ｐウェル領域内にＮチャネル型ＭＯＳトランジスタとＮチャネル型のＭＯＮＯＳ型メモリトランジスタとを形成し、このＮチャネル型ＭＯＳトランジスタを構成するゲート酸化膜とＭＯＮＯＳ型メモリトランジスタを構成するメモリ絶縁膜との各膜厚を制御することにより、ＭＯＮＯＳ型メモリトランジスタの初期しきい値電圧をＮチャネル型ＭＯＳトランジスタのしきい値電圧より低くしている。さらに、周辺回路を構成するＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとは同一しきい値電圧に設定している。このため、Ｎチャネル型ＭＯＮＯＳ型メモリトランジスタ専用のＰウェル領域形成は必要でなく、従来に比べ製造プロセスが簡単である半導体記憶装置を提供することができる。
【０１２１】
本発明によれば、ＭＯＮＯＳ型メモリトランジスタの初期データを消去状態となるように、Ｐチャネル型ＭＯＳトランジスタの負荷抵抗（オン抵抗）を制御しているため、テスティングでの消去動作が不要となり、テスト工程を簡略化することができる。
【０１２２】
さらに、本発明によれば、トンネル酸化膜厚を厚く設定しているため、消去できないワンタイムＲＯＭとして使用でき、データ保持特性を書き込み側のみで決めることができ、データ保持特性のばらつきを抑え、高信頼性の半導体記憶装置を提供することができる。
【０１２３】
さらに、本発明によれば、ＭＯＮＯＳ型メモリトランジスタのデータ読み出しを行わない待機時には、ＭＯＮＯＳ型メモリトランジスタと並列に接続したＮチャネル型ＭＯＳトランジスタをオン状態とし、ＭＯＮＯＳ型メモリトランジスタのソース、ドレイン両端子を同一電位としているため、ドレインディスターブを完全に抑制することができる。さらに、ＭＯＮＯＳ型メモリトランジスタが消去データ時のメモリセルのリーク電流を抑制することができる。
【０１２４】
さらに、本発明によれば、上記、リーク電流およびドレインディスターブを抑制したＭＯＮＯＳ型メモリトランジスタの高集積化が可能である。
【０１２５】
本発明によれば、センスレベルの電源電圧依存性がなくなり、電源電圧変動によるデータ保持特性の変化を防止でき、１Ｖ程度の低電圧での読み出しが可能であり、かつ、安定したデータ保持特性が得られ高信頼性を備えた半導体記憶装置が提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体記憶装置の構造を示す断面図である。
【図２】本発明の実施形態における半導体記憶装置の構成を示す回路図である。
【図３】本発明の実施形態における半導体記憶装置の構成を示す回路図である。
【図４】本発明の実施形態と従来例における半導体記憶装置の電源電圧としきい値電圧との相関を示した特性図である。
【図５】本発明の実施形態における半導体記憶装置の構成を示す回路図である。
【図６】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図７】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図８】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図９】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図１０】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図１１】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図１２】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図１３】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図１４】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図１５】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図１６】本発明の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図１７】本発明の実施形態と従来例における半導体記憶装置のデータ保持特性を示した特性図である。
【図１８】従来例における半導体記憶装置の構造を示す断面図である。
【図１９】従来例における半導体記憶装置の構造を示す断面図である。
【図２０】従来例における半導体記憶装置の構造を示す断面図である。
【図２１】従来例における半導体記憶装置の構成を示す回路図である。
【符号の説明】
１ 半導体基板
１１ 第１のＰウェル領域
１２ 第２のＰウェル領域
１３ Ｎウェル領域
１４ チャネルドープ層
１５ フィールド酸化膜
１６ 層間絶縁膜
１７ コンタクトホール
１８ 配線
２１ 第１の酸化膜
２２ 第２の酸化膜
３１ 浮遊ゲート
３２ 制御ゲート
３３ ゲート電極
３４ ゲート電極材料
３５ サイドウォール
４１ 高濃度Ｎ型拡散層
４２ 高濃度Ｐ型拡散層
４３ ドレイン
４４ ソース
４５ Ｎ型ＬＤＤ層
４６ Ｐ型ＬＤＤ層
５１ メモリトランジスタ
５３ Ｎチャネル型ＭＯＳトランジスタ
５４ Ｐチャネル型ＭＯＳトランジスタ
５５ 周辺回路
５６ ＭＯＮＯＳ型メモリトランジスタ
６１ 出力インバータ
７１ トンネル酸化膜
７２ メモリ窒化膜
７３ トップ酸化膜
７４ ゲート酸化膜
７５ メモリ絶縁膜
７６ 犠牲酸化膜

Claims (2)

1. ソースを電源電位に接続するＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタのドレインと接地電位との間に直列接続する少なくとも１つのＭＯＮＯＳ型メモリトランジスタと、該ＭＯＮＯＳ型メモリトランジスタと並列接続するＮチャネル型ＭＯＳトランジスタと、を有し、
   前記ＭＯＮＯＳ型メモリトランジスタおよび前記Ｎチャネル型ＭＯＳトランジスタと前記Ｐチャネル型ＭＯＳトランジスタとの接続点を出力とし、該出力を出力インバータの入力に接続することを特徴とする半導体記憶装置。
2. 前記Ｐチャネル型ＭＯＳトランジスタのソースに定電圧発生回路を接続することを特徴とする請求項１に記載の半導体記憶装置。

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