JPH10289957A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10289957A JPH10289957A JP9097758A JP9775897A JPH10289957A JP H10289957 A JPH10289957 A JP H10289957A JP 9097758 A JP9097758 A JP 9097758A JP 9775897 A JP9775897 A JP 9775897A JP H10289957 A JPH10289957 A JP H10289957A
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Abstract
(57)【要約】
【課題】フローティングゲートからコントロールゲート
へのキャリアの漏れを小さくする。 【解決手段】記憶素子３０、４０は、半導体基板１２の
上部に、第１絶縁層を介してｎ型半導体によって成形し
たフローティングゲート１４が設けてある。このフロー
ティングゲート１４の上部には、第２絶縁層を介してｐ
型半導体からなるコントロールゲート３２が形成してあ
る。フローティングゲート１４をｎ型半導体により、コ
ントロールゲート３２をｐ型半導体により形成したた
め、両ゲート１４、３２間の第２絶縁層に印加される電
圧が両ゲートの仕事関数差の分だけ低くなり、フローテ
ィングゲート１４からコントロールゲート３２に漏れる
キャリアの量を少なくすることができる。
へのキャリアの漏れを小さくする。 【解決手段】記憶素子３０、４０は、半導体基板１２の
上部に、第１絶縁層を介してｎ型半導体によって成形し
たフローティングゲート１４が設けてある。このフロー
ティングゲート１４の上部には、第２絶縁層を介してｐ
型半導体からなるコントロールゲート３２が形成してあ
る。フローティングゲート１４をｎ型半導体により、コ
ントロールゲート３２をｐ型半導体により形成したた
め、両ゲート１４、３２間の第２絶縁層に印加される電
圧が両ゲートの仕事関数差の分だけ低くなり、フローテ
ィングゲート１４からコントロールゲート３２に漏れる
キャリアの量を少なくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性の記憶素
子を有する半導体装置に係り、特にＥＰＲＯＭまたはＥ
ＥＰＲＯＭを有する半導体装置およびその製造方法に関
する。
子を有する半導体装置に係り、特にＥＰＲＯＭまたはＥ
ＥＰＲＯＭを有する半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】図１１は、従来の不揮発性メモリの一種
である電気的に消去できるＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＲＯＭ）を模式的に示した一部断面図
を示したものであって、同図（１）はＳＡＭＯＳ（Ｓｔ
ａｃｋｅｄ−ｇａｔｅ Ａｖａｌａｎｃｈｅ−ｉｎｊｅ
ｃｔｉｏｎ ＭＯＳ）とよばれるものの記憶素子の断面
図であり、同図（２）はＦｌｏｔｏｘ（Ｆｌｏａｔｉｎ
ｇ−ｇａｔｅ ｔｕｎｎｅｌ ｏｘｉｄｅ）とよばれる
ものの記憶素子の断面図である。
である電気的に消去できるＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＲＯＭ）を模式的に示した一部断面図
を示したものであって、同図（１）はＳＡＭＯＳ（Ｓｔ
ａｃｋｅｄ−ｇａｔｅ Ａｖａｌａｎｃｈｅ−ｉｎｊｅ
ｃｔｉｏｎ ＭＯＳ）とよばれるものの記憶素子の断面
図であり、同図（２）はＦｌｏｔｏｘ（Ｆｌｏａｔｉｎ
ｇ−ｇａｔｅ ｔｕｎｎｅｌ ｏｘｉｄｅ）とよばれる
ものの記憶素子の断面図である。
【０００３】図１１（１）において、ＳＡＭＯＳの記憶
素子１０は、例えばｐ型シリコン（ｐ型Ｓｉ）からなる
半導体基板１２の上部に、ＳｉＯ2 からなる図示しない
ゲート酸化膜（絶縁層）を介してフローティングゲート
１４が設けてあり、その上部に図示しない絶縁層を介し
てコントロールゲート１６が設けてある。そして、これ
らのゲート１４、１６は、キャリアが電子であるｎ型の
多結晶シリコン（ポリシリコン）（ｎ+ 型拡散層）によ
って形成してある。また、フローティングゲート１４の
両側下部の半導体基板１２の表層部には、半導体基板１
２と導電型が異なるｎ型半導体によって形成したソース
領域１８とドレイン領域２０とが設けてある。
素子１０は、例えばｐ型シリコン（ｐ型Ｓｉ）からなる
半導体基板１２の上部に、ＳｉＯ2 からなる図示しない
ゲート酸化膜（絶縁層）を介してフローティングゲート
１４が設けてあり、その上部に図示しない絶縁層を介し
てコントロールゲート１６が設けてある。そして、これ
らのゲート１４、１６は、キャリアが電子であるｎ型の
多結晶シリコン（ポリシリコン）（ｎ+ 型拡散層）によ
って形成してある。また、フローティングゲート１４の
両側下部の半導体基板１２の表層部には、半導体基板１
２と導電型が異なるｎ型半導体によって形成したソース
領域１８とドレイン領域２０とが設けてある。
【０００４】このように構成してある記憶素子１０は、
情報を書き込む場合、ソース領域１８を接地してドレイ
ン領域２０に正電圧を印加することにより、ソース領域
１８とドレイン領域２０との間に形成されるチャンネル
領域２２にキャリアである電子をソース領域１８側から
ドレイン領域２０側に流し、アバランシェ崩壊を起こさ
せる。そして、コントロールゲート１６に適度の正電圧
を印加してフローティングゲート１４を容量結合により
正電位にし、アバランシェ崩壊によって生じた電子を吸
引してゲート絶縁膜を介してフローテングゲート１４に
注入する。一方、書き込んだ情報を消去する場合には、
コントロールゲート１６を接地し、ソース領域１８に正
の電圧を印加することにより、フローティングゲート１
４に注入した電子をソース領域１８に放出させることに
より行う。
情報を書き込む場合、ソース領域１８を接地してドレイ
ン領域２０に正電圧を印加することにより、ソース領域
１８とドレイン領域２０との間に形成されるチャンネル
領域２２にキャリアである電子をソース領域１８側から
ドレイン領域２０側に流し、アバランシェ崩壊を起こさ
せる。そして、コントロールゲート１６に適度の正電圧
を印加してフローティングゲート１４を容量結合により
正電位にし、アバランシェ崩壊によって生じた電子を吸
引してゲート絶縁膜を介してフローテングゲート１４に
注入する。一方、書き込んだ情報を消去する場合には、
コントロールゲート１６を接地し、ソース領域１８に正
の電圧を印加することにより、フローティングゲート１
４に注入した電子をソース領域１８に放出させることに
より行う。
【０００５】図１１（２）に示したＦｌｏｔｏｘの記憶
素子２４は、ドレイン領域２０の上部に設けた絶縁層
（酸化絶縁膜）の一部を他より薄くしてトンネル領域２
６としている。そして、フローティングゲート１４とコ
ントロールゲート１６とは、チャンネル領域２２とドレ
イン領域２０とを覆うように形成してある。この記憶素
子２４は、情報を書き込む場合、ドレイン領域２０を接
地してコントロールゲート１６に正電圧を印加する。こ
れにより、コントロールゲート１６に印加された電圧に
よって正電位となっているフローティングゲート１４に
トンネル領域２６を介してドレイン領域２０から電子が
注入される。そして、逆に、コントロールゲート１６を
接地してドレイン領域２０に正電圧を印加すると、フロ
ーティングゲート１４に注入された電子がドレイン領域
２０に放出され、情報が消去される。
素子２４は、ドレイン領域２０の上部に設けた絶縁層
（酸化絶縁膜）の一部を他より薄くしてトンネル領域２
６としている。そして、フローティングゲート１４とコ
ントロールゲート１６とは、チャンネル領域２２とドレ
イン領域２０とを覆うように形成してある。この記憶素
子２４は、情報を書き込む場合、ドレイン領域２０を接
地してコントロールゲート１６に正電圧を印加する。こ
れにより、コントロールゲート１６に印加された電圧に
よって正電位となっているフローティングゲート１４に
トンネル領域２６を介してドレイン領域２０から電子が
注入される。そして、逆に、コントロールゲート１６を
接地してドレイン領域２０に正電圧を印加すると、フロ
ーティングゲート１４に注入された電子がドレイン領域
２０に放出され、情報が消去される。
【０００６】なお、記憶素子１０または記憶素子２４に
書き込まれた情報を読み出す場合、ソース領域１８を接
地してドレイン領域２０に１〜２Ｖ程度の正電圧をかけ
るとともに、コントロールゲート１６に５Ｖ程度の正電
圧をかけ、チャンネル領域２２に電流が流れるか否かに
よって、フローティングゲート１４に電子が注入されて
いる“０”の状態か、フローティングゲート１４に電子
が注入されていない“１”の状態かを判断することによ
り行われる。
書き込まれた情報を読み出す場合、ソース領域１８を接
地してドレイン領域２０に１〜２Ｖ程度の正電圧をかけ
るとともに、コントロールゲート１６に５Ｖ程度の正電
圧をかけ、チャンネル領域２２に電流が流れるか否かに
よって、フローティングゲート１４に電子が注入されて
いる“０”の状態か、フローティングゲート１４に電子
が注入されていない“１”の状態かを判断することによ
り行われる。
【０００７】そして、上記のように構成した記憶素子１
０、２４は、コントロールゲート１６に電圧をかけた場
合、コントロールゲート１６とフローティングゲート１
４とは容量結合されている、と見なすことができる。そ
して、情報の読み出し時にコントロールゲート１６に与
える電圧をＶ0 とし、コントロールゲート１６の静電容
量をＣ1 、フローティングゲート１４の静電容量をＣ2
、これらの静電容量によって分割されたコントロール
ゲート１６とフローティングゲート１４との間の電圧を
Ｖ1 とすると、
０、２４は、コントロールゲート１６に電圧をかけた場
合、コントロールゲート１６とフローティングゲート１
４とは容量結合されている、と見なすことができる。そ
して、情報の読み出し時にコントロールゲート１６に与
える電圧をＶ0 とし、コントロールゲート１６の静電容
量をＣ1 、フローティングゲート１４の静電容量をＣ2
、これらの静電容量によって分割されたコントロール
ゲート１６とフローティングゲート１４との間の電圧を
Ｖ1 とすると、
【０００８】
【数１】
【０００９】と表すことができる。同様にフローティン
グゲート１４と半導体基板１２との間の電圧Ｖ2 は、
グゲート１４と半導体基板１２との間の電圧Ｖ2 は、
【００１０】
【数２】
【００１１】と表すことができる。
【００１２】
【発明が解決しようとする課題】ところで、電子機器の
高度化、高機能化に伴ってＥＰＲＯＭ、ＥＥＰＲＯＭな
どの半導体装置の高集積化が急速に進展し、記憶素子
（セル）が小型化されている。ところが、フローティン
グゲートに電子などのキャリアを注入するいわゆるトン
ネル領域は、書き込み性能の確保等の制約から簡単に小
さくすることができない。このため、フローティングゲ
ートとコントロールゲートとの容量比Ｃ2 ／（Ｃ1 ＋Ｃ
2 ）を一定に保つため、両者間の絶縁層が薄膜化されて
きている。しかし、フロティングゲート１４とコントロ
ールゲート１６との間の絶縁層は、ポリシリコンの酸化
膜によって形成されており、両者間を完全に絶縁するこ
とが困難で、情報の読み出し時にコントロールゲート１
６に電圧をかけると、絶縁層の薄膜化に伴ってフローテ
ィングゲート１４に蓄積されている電子のコントロール
ゲート１６側への漏れが増大し、長期にわたる情報の保
持を困難にする。そして、両者間の絶縁層を２層のシリ
コン酸化膜の間にシリコン窒化膜を配置した３層構造に
して絶縁性能の向上を図っているが、上記の問題点を充
分に解決することができない。
高度化、高機能化に伴ってＥＰＲＯＭ、ＥＥＰＲＯＭな
どの半導体装置の高集積化が急速に進展し、記憶素子
（セル）が小型化されている。ところが、フローティン
グゲートに電子などのキャリアを注入するいわゆるトン
ネル領域は、書き込み性能の確保等の制約から簡単に小
さくすることができない。このため、フローティングゲ
ートとコントロールゲートとの容量比Ｃ2 ／（Ｃ1 ＋Ｃ
2 ）を一定に保つため、両者間の絶縁層が薄膜化されて
きている。しかし、フロティングゲート１４とコントロ
ールゲート１６との間の絶縁層は、ポリシリコンの酸化
膜によって形成されており、両者間を完全に絶縁するこ
とが困難で、情報の読み出し時にコントロールゲート１
６に電圧をかけると、絶縁層の薄膜化に伴ってフローテ
ィングゲート１４に蓄積されている電子のコントロール
ゲート１６側への漏れが増大し、長期にわたる情報の保
持を困難にする。そして、両者間の絶縁層を２層のシリ
コン酸化膜の間にシリコン窒化膜を配置した３層構造に
して絶縁性能の向上を図っているが、上記の問題点を充
分に解決することができない。
【００１３】本発明は、前記従来技術の欠点を解消する
ためになされたもので、フローティングゲートからコン
トロールゲートへのキャリアの漏れを小さくすることが
できる半導体装置およびその製造方法を提供することを
目的としている。
ためになされたもので、フローティングゲートからコン
トロールゲートへのキャリアの漏れを小さくすることが
できる半導体装置およびその製造方法を提供することを
目的としている。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体装置は、フローティングゲー
トとコントロールゲートとを備え、コントロールゲート
に印加する電圧を制御して前記フローティングゲートに
対するキャリアの注入、放出により記憶動作を行う記憶
素子を有する半導体装置において、前記フローティング
ゲートを第１導電型の半導体により形成するとともに、
前記コントロールゲートを第１導電型と異なる第２導電
の半導体により形成した構成となっている。フローティ
ングゲートへのキャリアの注入は、フローティングゲー
トの下部に形成されたソース領域とドレイン領域との間
に形成されるチャンネル領域を介して行われるいわゆる
ＳＡＭＯＳであっても、フローティングゲートの下部に
形成したドレイン領域を介して行われるいわゆるＦｌｏ
ｔｏｘであってもよい。また、フローティングゲートを
形成する第１導電型の半導体はｎ型半導体であり、コン
トロールゲートを形成する第２導電型の半導体はｐ型半
導体であって、キャリアは電子とすることができるが、
フローティングゲートをｐ型半導体、コントロールゲー
トをｎ型半導体とし、キャリアが正孔であるものも可能
である。
めに、本発明に係る半導体装置は、フローティングゲー
トとコントロールゲートとを備え、コントロールゲート
に印加する電圧を制御して前記フローティングゲートに
対するキャリアの注入、放出により記憶動作を行う記憶
素子を有する半導体装置において、前記フローティング
ゲートを第１導電型の半導体により形成するとともに、
前記コントロールゲートを第１導電型と異なる第２導電
の半導体により形成した構成となっている。フローティ
ングゲートへのキャリアの注入は、フローティングゲー
トの下部に形成されたソース領域とドレイン領域との間
に形成されるチャンネル領域を介して行われるいわゆる
ＳＡＭＯＳであっても、フローティングゲートの下部に
形成したドレイン領域を介して行われるいわゆるＦｌｏ
ｔｏｘであってもよい。また、フローティングゲートを
形成する第１導電型の半導体はｎ型半導体であり、コン
トロールゲートを形成する第２導電型の半導体はｐ型半
導体であって、キャリアは電子とすることができるが、
フローティングゲートをｐ型半導体、コントロールゲー
トをｎ型半導体とし、キャリアが正孔であるものも可能
である。
【００１５】そして、本発明に係る半導体装置の製造方
法の第１は、フローティングゲートとコントロールゲー
トとを備え、コントロールゲートに印加する電圧を制御
して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、半導体基板の上部に前記キャ
リアが透過可能な第１絶縁層を形成する工程と、この第
１絶縁層の上部に第１導電型からなる前記フローティン
グゲートを形成する工程と、前記フローティングゲート
の上部に第２絶縁層を介して前記第１導電型と異なる第
２導電型の半導体からなる前記コントロールゲートを形
成する工程と、前記フローティングゲートの両側部下方
の前記半導体基板に、半導体基板と異なる導電型のソー
ス領域とドレイン領域とを形成する工程とを含む構成に
してある。
法の第１は、フローティングゲートとコントロールゲー
トとを備え、コントロールゲートに印加する電圧を制御
して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、半導体基板の上部に前記キャ
リアが透過可能な第１絶縁層を形成する工程と、この第
１絶縁層の上部に第１導電型からなる前記フローティン
グゲートを形成する工程と、前記フローティングゲート
の上部に第２絶縁層を介して前記第１導電型と異なる第
２導電型の半導体からなる前記コントロールゲートを形
成する工程と、前記フローティングゲートの両側部下方
の前記半導体基板に、半導体基板と異なる導電型のソー
ス領域とドレイン領域とを形成する工程とを含む構成に
してある。
【００１６】さらに、本発明に係る半導体装置の製造方
法の第２は、フローティングゲートとコントロールゲー
トとを備え、コントロールゲートに印加する電圧を制御
して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、第１絶縁層に覆われた半導体
基板の表層部に半導体基板と異なる導電型のドレイン領
域を形成する工程と、このドレイン領域の上部に前記第
１絶縁層からなるキャリアが透過可能なトンネル領域を
形成する工程と、少なくとも前記トンネル領域を覆って
前記第１絶縁層の上部に第１導電型の半導体からなる前
記フローティングゲートを形成する工程と、このフロー
ティングゲートの上部に、第２絶縁層を介して前記第１
導電型と異なる第２導電型の半導体からなる前記コント
ロールゲートを形成する工程と、前記フローティングゲ
ートの前記ドレイン領域と反対側の側部下方の前記半導
体基板に、ドレイン領域と同じ導電型のソース領域を形
成する工程とを含む構成となっている。
法の第２は、フローティングゲートとコントロールゲー
トとを備え、コントロールゲートに印加する電圧を制御
して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、第１絶縁層に覆われた半導体
基板の表層部に半導体基板と異なる導電型のドレイン領
域を形成する工程と、このドレイン領域の上部に前記第
１絶縁層からなるキャリアが透過可能なトンネル領域を
形成する工程と、少なくとも前記トンネル領域を覆って
前記第１絶縁層の上部に第１導電型の半導体からなる前
記フローティングゲートを形成する工程と、このフロー
ティングゲートの上部に、第２絶縁層を介して前記第１
導電型と異なる第２導電型の半導体からなる前記コント
ロールゲートを形成する工程と、前記フローティングゲ
ートの前記ドレイン領域と反対側の側部下方の前記半導
体基板に、ドレイン領域と同じ導電型のソース領域を形
成する工程とを含む構成となっている。
【００１７】記憶素子を周辺回路である電界効果トラン
ジスタと一体に形成し、コントロールゲートを形成する
工程は、コントロールゲートをｐ型半導体により形成す
る工程と、電界効果トランジスタのゲート電極をｎ型半
導体で形成する工程とから構成できる。また、記憶素子
を周辺回路であるＰＭＯＳトランジスタ、ＮＭＯＳトラ
ンジスタと一体に形成し、コントロールゲートを形成す
る工程は、コントロールゲートとＰＭＯＳトランジスタ
のゲート電極とをｐ型半導体により形成する工程と、Ｎ
ＭＯＳトランジスタのゲート電極をｎ型半導体により形
成する工程とを含むように構成できる。さらに、ＰＭＯ
Ｓトランジスタのソース領域とドレイン領域とは、コン
トロールゲートとＰＭＯＳトランジスタのゲート電極と
の形成時に形成し、ＮＭＯＳトランジスタのソース領域
とドレイン領域とは、ＮＭＯＳトランジスタのゲート電
極の形成時に形成するとよい。そして、コントロールゲ
ートや電界効果トランジスタのゲート電極をｐ型半導体
やｎ型半導体によって形成する場合、フォトリソグラフ
ィーによって所定の部分にフォトレジスト膜を形成して
マスキングし、所定のイオンビームを照射してイオン注
入を行うことによって形成することができる。
ジスタと一体に形成し、コントロールゲートを形成する
工程は、コントロールゲートをｐ型半導体により形成す
る工程と、電界効果トランジスタのゲート電極をｎ型半
導体で形成する工程とから構成できる。また、記憶素子
を周辺回路であるＰＭＯＳトランジスタ、ＮＭＯＳトラ
ンジスタと一体に形成し、コントロールゲートを形成す
る工程は、コントロールゲートとＰＭＯＳトランジスタ
のゲート電極とをｐ型半導体により形成する工程と、Ｎ
ＭＯＳトランジスタのゲート電極をｎ型半導体により形
成する工程とを含むように構成できる。さらに、ＰＭＯ
Ｓトランジスタのソース領域とドレイン領域とは、コン
トロールゲートとＰＭＯＳトランジスタのゲート電極と
の形成時に形成し、ＮＭＯＳトランジスタのソース領域
とドレイン領域とは、ＮＭＯＳトランジスタのゲート電
極の形成時に形成するとよい。そして、コントロールゲ
ートや電界効果トランジスタのゲート電極をｐ型半導体
やｎ型半導体によって形成する場合、フォトリソグラフ
ィーによって所定の部分にフォトレジスト膜を形成して
マスキングし、所定のイオンビームを照射してイオン注
入を行うことによって形成することができる。
【００１８】上記のごとく構成した本発明に係る半導体
装置は、フローティングゲートを第１導電型、例えばｎ
型半導体によって形成し、コントロールゲートを第２導
電型であるｐ型半導体に形成することにより、ｎ型半導
体とｐ型半導体とで仕事関数が異なるところから、情報
の読み出し時に、従来と同様の電圧をコントロールゲー
トに与えたとしても、コントロールゲートとフローティ
ングゲートとの間に介在させた絶縁層にかかる電圧が、
コントロールゲートとフローティングゲートとの間仕事
関数差に対応した分だけ下がり、フローティングゲート
からコントロールゲートに漏れるキャリアの量を大幅に
少なくすることが可能となって、情報の長期保持が容
易、確実に行える。
装置は、フローティングゲートを第１導電型、例えばｎ
型半導体によって形成し、コントロールゲートを第２導
電型であるｐ型半導体に形成することにより、ｎ型半導
体とｐ型半導体とで仕事関数が異なるところから、情報
の読み出し時に、従来と同様の電圧をコントロールゲー
トに与えたとしても、コントロールゲートとフローティ
ングゲートとの間に介在させた絶縁層にかかる電圧が、
コントロールゲートとフローティングゲートとの間仕事
関数差に対応した分だけ下がり、フローティングゲート
からコントロールゲートに漏れるキャリアの量を大幅に
少なくすることが可能となって、情報の長期保持が容
易、確実に行える。
【００１９】そして、本発明に係る半導体装置の製造方
法において、コントロールゲートの形成時に、周辺回路
である電界効果トランジスタのゲート電極を形成するよ
うにすると、半導体装置の製造工程における工数が削減
され、コストの低減が図れる。また、記憶素子のコント
ロールゲートをｐ型半導体とするときに、ＰＭＯＳのソ
ース領域とドレイン領域とを形成することにより、より
製造効率を向上することができる。
法において、コントロールゲートの形成時に、周辺回路
である電界効果トランジスタのゲート電極を形成するよ
うにすると、半導体装置の製造工程における工数が削減
され、コストの低減が図れる。また、記憶素子のコント
ロールゲートをｐ型半導体とするときに、ＰＭＯＳのソ
ース領域とドレイン領域とを形成することにより、より
製造効率を向上することができる。
【００２０】
【発明の実施の形態】本発明に係る半導体装置とその製
造方法の好ましい実施の形態を添付図面に従って詳細に
説明する。なお、前記従来技術において説明した部分に
ついては、同一の符号を付してその説明を省略する。
造方法の好ましい実施の形態を添付図面に従って詳細に
説明する。なお、前記従来技術において説明した部分に
ついては、同一の符号を付してその説明を省略する。
【００２１】図１は、本発明の実施の形態に係る半導体
装置の一部断面図を模式的に示したものであって、図１
（１）はＳＡＭＯＳの記憶素子の断面図であり、同図
（２）Ｆｌｏｔｏｘの記憶素子の断面図である。図に示
したように、実施の形態に係る記憶素子３０、４０は、
フローティングゲート１４がポリシリコンからなる第１
導電型であるｎ型半導体によって形成してあり、コント
ロールゲート３２がポリシリコンからなる第２導電型で
あるｐ型半導体によって形成してある。また、記憶素子
３０、４０は、半導体基板１２とフローティングゲート
１４との間に、シリコン酸化膜からなる第１絶縁層が設
けてあり、フローティングゲート１４とコントロールゲ
ート３２との間に、シリコン窒化膜を２つのシリコン酸
化膜によって挟んだサンドイッチ構造の第２絶縁層が設
けてある（いずれも図示せず）。
装置の一部断面図を模式的に示したものであって、図１
（１）はＳＡＭＯＳの記憶素子の断面図であり、同図
（２）Ｆｌｏｔｏｘの記憶素子の断面図である。図に示
したように、実施の形態に係る記憶素子３０、４０は、
フローティングゲート１４がポリシリコンからなる第１
導電型であるｎ型半導体によって形成してあり、コント
ロールゲート３２がポリシリコンからなる第２導電型で
あるｐ型半導体によって形成してある。また、記憶素子
３０、４０は、半導体基板１２とフローティングゲート
１４との間に、シリコン酸化膜からなる第１絶縁層が設
けてあり、フローティングゲート１４とコントロールゲ
ート３２との間に、シリコン窒化膜を２つのシリコン酸
化膜によって挟んだサンドイッチ構造の第２絶縁層が設
けてある（いずれも図示せず）。
【００２２】このように構成した記憶素子３０、４０に
おいては、ｐ+ 型シリコンとｎ+ 型シリコンとの仕事関
数が相違する。すなわち、ｐ+ 型シリコンにおける仕事
関数をΦsi（ｐ+ ）、ｎ+ 型シリコンにおける仕事関数
をΦsi（ｎ+ ）とすると、
おいては、ｐ+ 型シリコンとｎ+ 型シリコンとの仕事関
数が相違する。すなわち、ｐ+ 型シリコンにおける仕事
関数をΦsi（ｐ+ ）、ｎ+ 型シリコンにおける仕事関数
をΦsi（ｎ+ ）とすると、
【００２３】
【数３】
【００２４】
【数４】
【００２５】となる。ただし、ここにχsiはシリコンの
電子の親和力であり、Ｅg はシリコンの価電子帯と伝導
帯とのバンドギャップであり、ｑは電子の電荷、ΦF は
フェルミポテンシャルである。
電子の親和力であり、Ｅg はシリコンの価電子帯と伝導
帯とのバンドギャップであり、ｑは電子の電荷、ΦF は
フェルミポテンシャルである。
【００２６】従って、両者の仕事関数の差ΦMsは、
【００２７】
【数５】
【００２８】となる。そして、コントロールゲート３２
にかかる電圧をＶ0 、コントロールゲート３２とフロー
ティングゲート１４との間の第２絶縁層にかかる電圧を
Ｖinsulator とすると、コントロールゲート３２とフロ
ーティングゲート１４との間の電圧Ｖ1 との間には、
にかかる電圧をＶ0 、コントロールゲート３２とフロー
ティングゲート１４との間の第２絶縁層にかかる電圧を
Ｖinsulator とすると、コントロールゲート３２とフロ
ーティングゲート１４との間の電圧Ｖ1 との間には、
【００２９】
【数６】
【００３０】の関係がある。ただし、Ｖ1 は前記数１式
の通りである。
の通りである。
【００３１】従って、
【００３２】
【数７】
【００３３】となって、第２絶縁層に加わる電圧Ｖinsu
lator を１．１Ｖ低下させることができる。すなわち、
情報読み出し時にコントロールゲート３２に従来と同様
の電圧をかけたとしても、第２絶縁層にかかる電圧Ｖin
sulator は、コントロールゲート３２とフローティング
ゲート１４との間の仕事関数差に相当する１．１Ｖだけ
低下することになり、フローティングゲート１４からコ
ントロールゲート３２に漏れる電子の量を大幅に少なく
することができ、情報の長期保存を容易、確実に行うこ
とができる。
lator を１．１Ｖ低下させることができる。すなわち、
情報読み出し時にコントロールゲート３２に従来と同様
の電圧をかけたとしても、第２絶縁層にかかる電圧Ｖin
sulator は、コントロールゲート３２とフローティング
ゲート１４との間の仕事関数差に相当する１．１Ｖだけ
低下することになり、フローティングゲート１４からコ
ントロールゲート３２に漏れる電子の量を大幅に少なく
することができ、情報の長期保存を容易、確実に行うこ
とができる。
【００３４】なお、これらの記憶素子３０、４０は、電
界効果トランジスタであるＮＭＯＳトランジスタ、ＰＭ
ＯＳトランジスタなどの周辺回路と一体に形成すること
ができる。
界効果トランジスタであるＮＭＯＳトランジスタ、ＰＭ
ＯＳトランジスタなどの周辺回路と一体に形成すること
ができる。
【００３５】図２〜図４は、半導体装置の製造方法の第
１実施形態を示したもので、図１（１）に示した記憶素
子３０の製造方法である。まず、図２（１）に示したよ
うに、半導体基板１２の表層部にｐ型半導体からなる複
数のｐウエル４２、４４と、ｎ型半導体からなる複数の
ｎウエル４６をイオン注入などの周知の方法によって形
成する。その後、これらのウエルの上部にシリコン酸化
膜からなる第１絶縁層であるトンネル酸化膜４８とゲー
ト酸化膜５０、５２と、これらの酸化膜と一体の素子分
離用の酸化層５４とを部分酸化法であるＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）により形成する。
１実施形態を示したもので、図１（１）に示した記憶素
子３０の製造方法である。まず、図２（１）に示したよ
うに、半導体基板１２の表層部にｐ型半導体からなる複
数のｐウエル４２、４４と、ｎ型半導体からなる複数の
ｎウエル４６をイオン注入などの周知の方法によって形
成する。その後、これらのウエルの上部にシリコン酸化
膜からなる第１絶縁層であるトンネル酸化膜４８とゲー
ト酸化膜５０、５２と、これらの酸化膜と一体の素子分
離用の酸化層５４とを部分酸化法であるＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）により形成する。
【００３６】次ぎに、同図（２）に示したように、フロ
ーティングゲート１４を形成するための第１導電型であ
るｎ型ポリシリコン膜５６を蒸着やＣＶＤ（化学気相成
長）法等により形成する。このｎ型ポリシリコン膜５６
は、シリコン膜の堆積時にシリコンをｎ型にするフォス
フィンなどの不純物を添加したガスを導入したり、ポリ
シリコンにリンやヒ素などのイオンを注入することによ
り形成することができる。そして、ｎ型ポリシリコン膜
５６を形成したならば、フォトリソグラフィーによって
ＳＡＭＯＳの記憶素子３０を形成するｐウエル４２の上
部にフォトレジスト膜５７を形成する。
ーティングゲート１４を形成するための第１導電型であ
るｎ型ポリシリコン膜５６を蒸着やＣＶＤ（化学気相成
長）法等により形成する。このｎ型ポリシリコン膜５６
は、シリコン膜の堆積時にシリコンをｎ型にするフォス
フィンなどの不純物を添加したガスを導入したり、ポリ
シリコンにリンやヒ素などのイオンを注入することによ
り形成することができる。そして、ｎ型ポリシリコン膜
５６を形成したならば、フォトリソグラフィーによって
ＳＡＭＯＳの記憶素子３０を形成するｐウエル４２の上
部にフォトレジスト膜５７を形成する。
【００３７】その後、同図（３）に示したように、エッ
チングによってフォトレジスト膜５７を設けていない部
分のｎ型ポリシリコン膜５６を除去し、フローティング
ゲート１４を形成する。フローティングゲート１４を形
成したならば、フォトレジスト膜５７を除去して表面全
体に第２絶縁層５８を形成する。この第２絶縁層５８
は、２つのシリコン酸化膜の間に窒化シリコンの膜（い
ずれも図示せず）を挟み込んだいわゆるＯＮＯ膜によっ
て形成してある。そして、記憶素子３０を形成する領域
にフォトリソグラフィーによってフォトレジスト膜６０
を設け、再びエッチングによって他の領域の第２絶縁層
５８を除去する。
チングによってフォトレジスト膜５７を設けていない部
分のｎ型ポリシリコン膜５６を除去し、フローティング
ゲート１４を形成する。フローティングゲート１４を形
成したならば、フォトレジスト膜５７を除去して表面全
体に第２絶縁層５８を形成する。この第２絶縁層５８
は、２つのシリコン酸化膜の間に窒化シリコンの膜（い
ずれも図示せず）を挟み込んだいわゆるＯＮＯ膜によっ
て形成してある。そして、記憶素子３０を形成する領域
にフォトリソグラフィーによってフォトレジスト膜６０
を設け、再びエッチングによって他の領域の第２絶縁層
５８を除去する。
【００３８】次ぎに、図２（４）に示したように、フォ
トレジスト膜６０を除去して表面にポリシリコン膜６２
を形成する。さらに、図３（１）に示したように、ポリ
シリコン膜６２にホウ素Ｂまたはフッ化ホウ素ＢＦ2 の
イオンビーム６４を照射してポリシリコン膜６２にイオ
ンを注入し、第２導電型であるｐ型ポリシリコン膜６６
にする。その後、同図（２）に示したように、ｐ型ポリ
シリコン膜６６の表面に低抵抗化を図るためのタングス
テンとシリコンとからなるＷＳｉ2 膜６８を形成する。
また、コントロールゲート３２となる領域とゲート酸化
膜５０、５２に対応した領域とにフォトレジスト膜７０
を設け、それ以外の部分のｐ型ポリシリコン膜６６とＷ
Ｓｉ2 とを除去し、コントロールゲート３２と周辺回路
のゲート電極７２、７４を形成する。
トレジスト膜６０を除去して表面にポリシリコン膜６２
を形成する。さらに、図３（１）に示したように、ポリ
シリコン膜６２にホウ素Ｂまたはフッ化ホウ素ＢＦ2 の
イオンビーム６４を照射してポリシリコン膜６２にイオ
ンを注入し、第２導電型であるｐ型ポリシリコン膜６６
にする。その後、同図（２）に示したように、ｐ型ポリ
シリコン膜６６の表面に低抵抗化を図るためのタングス
テンとシリコンとからなるＷＳｉ2 膜６８を形成する。
また、コントロールゲート３２となる領域とゲート酸化
膜５０、５２に対応した領域とにフォトレジスト膜７０
を設け、それ以外の部分のｐ型ポリシリコン膜６６とＷ
Ｓｉ2 とを除去し、コントロールゲート３２と周辺回路
のゲート電極７２、７４を形成する。
【００３９】その後、図３（４）に示したように、ＳＡ
ＭＯＳの記憶素子を形成する領域以外をフォトリソグラ
フィーによって形成したフォトレジスト膜７６で覆うと
ともに、図４（１）に示したように、記憶素子を形成す
る領域の不要な第２絶縁層５８をエッチングによって除
去する。そして、図４（２）に示したように、半導体基
板１２にイオン注入を行い、フローティングゲート１４
の両側部とゲート電極７２、７４の両側部とに対応した
半導体基板１２に記憶素子３０のソース領域１８、ＰＭ
ＯＳトランジスタ７７のソース領域７８、ＮＭＯＳトラ
ンジスタ７９のソース領域８０と、記憶素子３０のドレ
イン領域２０、ＰＭＯＳトランジスタ７７のドレイン領
域８２、ＮＭＯＳトランジスタ７９のドレイン領域８４
とを形成する。その後、図４（３）に示したように、各
素子の部分を絶縁層８６によって覆うとともに、各素子
間の絶縁層５４の上に各素子を分離する絶縁層８８を形
成する。さらに、ソース領域１８、７８、８０とドレイ
ン領域２０、８２、８４とにアルミ配線９０を施す。
ＭＯＳの記憶素子を形成する領域以外をフォトリソグラ
フィーによって形成したフォトレジスト膜７６で覆うと
ともに、図４（１）に示したように、記憶素子を形成す
る領域の不要な第２絶縁層５８をエッチングによって除
去する。そして、図４（２）に示したように、半導体基
板１２にイオン注入を行い、フローティングゲート１４
の両側部とゲート電極７２、７４の両側部とに対応した
半導体基板１２に記憶素子３０のソース領域１８、ＰＭ
ＯＳトランジスタ７７のソース領域７８、ＮＭＯＳトラ
ンジスタ７９のソース領域８０と、記憶素子３０のドレ
イン領域２０、ＰＭＯＳトランジスタ７７のドレイン領
域８２、ＮＭＯＳトランジスタ７９のドレイン領域８４
とを形成する。その後、図４（３）に示したように、各
素子の部分を絶縁層８６によって覆うとともに、各素子
間の絶縁層５４の上に各素子を分離する絶縁層８８を形
成する。さらに、ソース領域１８、７８、８０とドレイ
ン領域２０、８２、８４とにアルミ配線９０を施す。
【００４０】なお、ＳＡＭＯＳの記憶素子３０となる部
分はｐウエル４２にしてあるため、ソース領域１８、ド
レイン領域２０をｎ+ 拡散層によって形成してある。た
だし、ドレイン領域２０は、ｐ+ 拡散層の上にｎ+ 拡散
層が設けてある。また、電界効果トランジスタであるＰ
ＭＯＳトランジスタ７７となるｎウエル４６に形成した
ソース領域７８とドレイン領域８２とはｐ+ 拡散層によ
って形成してあり、電界効果トランジスタであるＮＭＯ
Ｓトランジスタ７９となるｐウエル４４に形成したソー
ス領域８０とドレイン領域８４とはｎ+ 拡散層によって
形成してある。このように記憶素子３０のコントロール
ゲート３２と電界効果トランジスタのゲート電極７２、
７４とを同一の工程によって形成するため、工数の削減
が可能となってコストを低減することができる。
分はｐウエル４２にしてあるため、ソース領域１８、ド
レイン領域２０をｎ+ 拡散層によって形成してある。た
だし、ドレイン領域２０は、ｐ+ 拡散層の上にｎ+ 拡散
層が設けてある。また、電界効果トランジスタであるＰ
ＭＯＳトランジスタ７７となるｎウエル４６に形成した
ソース領域７８とドレイン領域８２とはｐ+ 拡散層によ
って形成してあり、電界効果トランジスタであるＮＭＯ
Ｓトランジスタ７９となるｐウエル４４に形成したソー
ス領域８０とドレイン領域８４とはｎ+ 拡散層によって
形成してある。このように記憶素子３０のコントロール
ゲート３２と電界効果トランジスタのゲート電極７２、
７４とを同一の工程によって形成するため、工数の削減
が可能となってコストを低減することができる。
【００４１】図５、図６は、半導体装置の製造方法の第
２実施形態の工程の一部を示したもので、図１（２）に
示したＦｌｏｔｏｘの記憶素子４０の製造方法の説明図
である。まず、図５（１）に示したように、半導体基板
１２に複数のｐウエル４２、４４と複数のｎウエル４６
とを形成し、その上部に第１絶縁層であるシリコン酸化
膜４７を形成する。その後、同図（２）に示したよう
に、記憶素子４０のドレイン領域に対応した部分を除い
てフォトリソグラフィーによってフォトレジスト膜１０
０を形成して覆い、フォトレジスト膜１００を設けてい
ない部分にリンまたはヒ素のイオンビーム１０２を照射
し、ｐウエル４２にドレイン領域２０を形成する（図５
（３）参照）。
２実施形態の工程の一部を示したもので、図１（２）に
示したＦｌｏｔｏｘの記憶素子４０の製造方法の説明図
である。まず、図５（１）に示したように、半導体基板
１２に複数のｐウエル４２、４４と複数のｎウエル４６
とを形成し、その上部に第１絶縁層であるシリコン酸化
膜４７を形成する。その後、同図（２）に示したよう
に、記憶素子４０のドレイン領域に対応した部分を除い
てフォトリソグラフィーによってフォトレジスト膜１０
０を形成して覆い、フォトレジスト膜１００を設けてい
ない部分にリンまたはヒ素のイオンビーム１０２を照射
し、ｐウエル４２にドレイン領域２０を形成する（図５
（３）参照）。
【００４２】次ぎに、ドレイン領域２０上方のトンネル
領域を形成する部分を除いてフォトレジスト膜１０６に
よって覆い、図５（４）に示したように、酸化膜４７の
一部分１０４をエッチングによって除去し、フォトレジ
スト膜１０６を除去したのち、全面を酸化してトンネル
領域２６となるトンネル酸化膜４８と、ゲート酸化膜５
０、５２とを形成する。その後、上面全体に第１導電型
であるｎ型ポリシリコン膜５６を形成したのち、製造方
法の第１実施形態である図２（３）以降の一連の処理を
同様に行うことにより、図６に示したような半導体装置
を得ることができる。
領域を形成する部分を除いてフォトレジスト膜１０６に
よって覆い、図５（４）に示したように、酸化膜４７の
一部分１０４をエッチングによって除去し、フォトレジ
スト膜１０６を除去したのち、全面を酸化してトンネル
領域２６となるトンネル酸化膜４８と、ゲート酸化膜５
０、５２とを形成する。その後、上面全体に第１導電型
であるｎ型ポリシリコン膜５６を形成したのち、製造方
法の第１実施形態である図２（３）以降の一連の処理を
同様に行うことにより、図６に示したような半導体装置
を得ることができる。
【００４３】図７は、第３実施の形態に係る半導体装置
の製造方法の工程の一部を示したものである。まず、前
記した図２（１）〜同図（４）までの処理を行う。次ぎ
に、図７（１）に示したように、ＳＡＭＯＳの記憶素子
３０を形成する領域以外の部分をフォトリソグラフィー
によってフォトレジスト膜１１０を形成して覆い、記憶
素子を形成する領域にホウ素またはフッ化ホウ素のイオ
ンビーム１１２を照射してイオン注入をし、この部分の
ポリシリコン膜５６を第２導電型であるｐ型ポリシリコ
ン膜にする。さらに、フォトレジスト膜１１０除去する
とともに、同図（２）に示したように、記憶素子３０を
形成する部分にフォトリソグラフィーによりフォトレジ
スト膜１１４を形成し、他の部分にリンまたはヒ素のイ
オンビーム１１６を照射して注入し、ポリシリコン膜５
６をｎ型ポリシリコン膜にする。その後、前記図３
（２）以降の一連の処理を行い、図４（３）に示した半
導体装置を得る。
の製造方法の工程の一部を示したものである。まず、前
記した図２（１）〜同図（４）までの処理を行う。次ぎ
に、図７（１）に示したように、ＳＡＭＯＳの記憶素子
３０を形成する領域以外の部分をフォトリソグラフィー
によってフォトレジスト膜１１０を形成して覆い、記憶
素子を形成する領域にホウ素またはフッ化ホウ素のイオ
ンビーム１１２を照射してイオン注入をし、この部分の
ポリシリコン膜５６を第２導電型であるｐ型ポリシリコ
ン膜にする。さらに、フォトレジスト膜１１０除去する
とともに、同図（２）に示したように、記憶素子３０を
形成する部分にフォトリソグラフィーによりフォトレジ
スト膜１１４を形成し、他の部分にリンまたはヒ素のイ
オンビーム１１６を照射して注入し、ポリシリコン膜５
６をｎ型ポリシリコン膜にする。その後、前記図３
（２）以降の一連の処理を行い、図４（３）に示した半
導体装置を得る。
【００４４】図８は、第４実施の形態に係る半導体装置
の製造方法の工程の一部を示したものである。この第４
実施形態の製造方法においては、まず、図２（１）〜同
図（４）の処理を行う。その後、図８（１）に示したよ
うに、ＮＭＯＳトランジスタを形成するｐウエル４４に
対応した部分の上部にフォトリソグラフィーによってフ
ォトレジスト膜１１８を形成し、他の部分にホウ素また
はフッ化ホウ素のイオンビーム１２０を照射してイオン
注入を行い、ポリシリコン膜５６をｐ型ポリシリコン膜
にする。次ぎに、図８（２）に示したように、フォトレ
ジスト膜１１８を除去するとともに、ｐ型ポリシリコン
膜に変えた部分をフォトレジスト膜１２２にって覆い、
ｐウエル４４に対応した部分のポリシリコン膜５６にリ
ンまたはヒ素のイオンビーム１１２４によるイオン注入
を行い、ポリシリコン膜５６をｎ型ポリシリコン膜にす
る。その後、図３（２）以降の処理をすることにより、
図４（３）に示した半導体装置を得ることができる。
の製造方法の工程の一部を示したものである。この第４
実施形態の製造方法においては、まず、図２（１）〜同
図（４）の処理を行う。その後、図８（１）に示したよ
うに、ＮＭＯＳトランジスタを形成するｐウエル４４に
対応した部分の上部にフォトリソグラフィーによってフ
ォトレジスト膜１１８を形成し、他の部分にホウ素また
はフッ化ホウ素のイオンビーム１２０を照射してイオン
注入を行い、ポリシリコン膜５６をｐ型ポリシリコン膜
にする。次ぎに、図８（２）に示したように、フォトレ
ジスト膜１１８を除去するとともに、ｐ型ポリシリコン
膜に変えた部分をフォトレジスト膜１２２にって覆い、
ｐウエル４４に対応した部分のポリシリコン膜５６にリ
ンまたはヒ素のイオンビーム１１２４によるイオン注入
を行い、ポリシリコン膜５６をｎ型ポリシリコン膜にす
る。その後、図３（２）以降の処理をすることにより、
図４（３）に示した半導体装置を得ることができる。
【００４５】図９、図１０は、第５実施の形態に係る半
導体装置の製造方法の工程の一部を示したものである。
本実施の形態においては、まず、図２（１）〜同図
（４）に示した処理を行う。次ぎに、図９（１）に示し
たように、フォトリソグラフィーによってゲート酸化膜
４８、５０、５２に対応した部分のポリシリコン膜５６
の上部にフォトレジスト膜１２６を形成する。そして、
図９（２）に示したように、エッチングによってフォト
レジスト膜１２６を設けていない部分のポリシリコン膜
５６を除去し、コントロールゲート３２とゲート電極７
２、７４を形成する。そして、フォトレジスト膜１２６
を除去したのち、ＳＡＭＯＳの記憶素子３０を形成する
部分以外をフォトレジスト膜１２８によって覆う。ま
た、同図（３）に示したように、記憶素子３０のソース
領域を形成する部分に対応した部分以外をフォトリソグ
ラフィーによってフォトレジスト膜１３０を形成して覆
うとともに、フォトレジスト膜１３０を設けていない部
分にリンまたはヒ素のイオンビーム１３２を照射してｐ
ウエル４２にイオン注入し、ｐウエル４２の上部にソー
ス領域１８を形成する（図９（４）参照）。
導体装置の製造方法の工程の一部を示したものである。
本実施の形態においては、まず、図２（１）〜同図
（４）に示した処理を行う。次ぎに、図９（１）に示し
たように、フォトリソグラフィーによってゲート酸化膜
４８、５０、５２に対応した部分のポリシリコン膜５６
の上部にフォトレジスト膜１２６を形成する。そして、
図９（２）に示したように、エッチングによってフォト
レジスト膜１２６を設けていない部分のポリシリコン膜
５６を除去し、コントロールゲート３２とゲート電極７
２、７４を形成する。そして、フォトレジスト膜１２６
を除去したのち、ＳＡＭＯＳの記憶素子３０を形成する
部分以外をフォトレジスト膜１２８によって覆う。ま
た、同図（３）に示したように、記憶素子３０のソース
領域を形成する部分に対応した部分以外をフォトリソグ
ラフィーによってフォトレジスト膜１３０を形成して覆
うとともに、フォトレジスト膜１３０を設けていない部
分にリンまたはヒ素のイオンビーム１３２を照射してｐ
ウエル４２にイオン注入し、ｐウエル４２の上部にソー
ス領域１８を形成する（図９（４）参照）。
【００４６】その後、フォトレジスト膜１３０を除去
し、記憶素子３０のドレイン領域に対応した部分以外の
部分にフォトレジスト膜１３４を形成し、フォトレジス
ト膜１３４を設けていない部分にホウ素またはヒ素のイ
オンビーム１３６を照射してｐウエル４２にイオンを注
入し、図１０（１）に示したように、ドレイン領域２０
を形成する。次ぎに、ＮＭＯＳトランジスタを形成する
ｐウエル４４の上部を除いてフォトレジスト膜１３８に
よって覆い、ホウ素またはヒ素のイオンビーム１４８を
ｐウエル４４に打ち込み、図１０（２）に示したよう
に、ｐウエル４４にソース領域８０とドレイン領域８４
とを形成する。そして、フォトレジスト膜１３８を除去
してからＰＭＯＳトランジスタを形成するｎウエル４６
の上部とコントロールゲート３２の部分を除いてフォト
レジスト膜１４２によって覆い、フォトレジスト膜１４
２を設けていない部分にホウ素またはフッ化ホウ素のイ
オンビーム１４４を照射する。これにより、コントロー
ルゲート３２がｐ型ポリシリコンに変えられ、また図１
０（３）に示したように、ｎウエル４６にソース領域７
８とドレイン領域８２とが形成される。その後、フォト
レジスト膜１４２を除去し、図４（３）に示したように
各素子を絶縁層によって覆うとともに、アルミ配線を施
す。
し、記憶素子３０のドレイン領域に対応した部分以外の
部分にフォトレジスト膜１３４を形成し、フォトレジス
ト膜１３４を設けていない部分にホウ素またはヒ素のイ
オンビーム１３６を照射してｐウエル４２にイオンを注
入し、図１０（１）に示したように、ドレイン領域２０
を形成する。次ぎに、ＮＭＯＳトランジスタを形成する
ｐウエル４４の上部を除いてフォトレジスト膜１３８に
よって覆い、ホウ素またはヒ素のイオンビーム１４８を
ｐウエル４４に打ち込み、図１０（２）に示したよう
に、ｐウエル４４にソース領域８０とドレイン領域８４
とを形成する。そして、フォトレジスト膜１３８を除去
してからＰＭＯＳトランジスタを形成するｎウエル４６
の上部とコントロールゲート３２の部分を除いてフォト
レジスト膜１４２によって覆い、フォトレジスト膜１４
２を設けていない部分にホウ素またはフッ化ホウ素のイ
オンビーム１４４を照射する。これにより、コントロー
ルゲート３２がｐ型ポリシリコンに変えられ、また図１
０（３）に示したように、ｎウエル４６にソース領域７
８とドレイン領域８２とが形成される。その後、フォト
レジスト膜１４２を除去し、図４（３）に示したように
各素子を絶縁層によって覆うとともに、アルミ配線を施
す。
【００４７】このように、この実施の形態においては、
記憶素子のコントロールゲートをｐ型半導体とするとき
に、ＰＭＯＳのソース領域とドレイン領域とを形成する
ようにしているため、より製造効率を向上することがで
きる。
記憶素子のコントロールゲートをｐ型半導体とするとき
に、ＰＭＯＳのソース領域とドレイン領域とを形成する
ようにしているため、より製造効率を向上することがで
きる。
【００４８】なお、第３〜第５実施の形態においては、
ＳＡＭＯＳの記憶素子を形成する場合について説明した
がＦｌｏｔｏｘの記憶素子についても同様にしてを形成
することができる。また、前記実施の形態においては、
記憶素子３０、４０が電気的に情報の消去が可能である
ＥＥＰＲＯＭについて説明したが、紫外線によって情報
を消去できる記憶素子を有するＥＰＲＯＭであってもよ
い。また、前記実施の形態においては、フローティング
ゲート１４をｎ型半導体によって形成し、コントロール
ゲート３２をｐ型半導体によって形成した場合について
説明したが、フローティングゲートをｐ型半導体、コン
トロールゲートをｎ型半導体としてもよい。
ＳＡＭＯＳの記憶素子を形成する場合について説明した
がＦｌｏｔｏｘの記憶素子についても同様にしてを形成
することができる。また、前記実施の形態においては、
記憶素子３０、４０が電気的に情報の消去が可能である
ＥＥＰＲＯＭについて説明したが、紫外線によって情報
を消去できる記憶素子を有するＥＰＲＯＭであってもよ
い。また、前記実施の形態においては、フローティング
ゲート１４をｎ型半導体によって形成し、コントロール
ゲート３２をｐ型半導体によって形成した場合について
説明したが、フローティングゲートをｐ型半導体、コン
トロールゲートをｎ型半導体としてもよい。
【００４９】
【発明の効果】以上に説明したように、本発明に係る半
導体装置によれば、フローティングゲートを第１導電
型、例えばｎ型半導体によって形成し、コントロールゲ
ートを第２導電型であるｐ型半導体に形成することによ
り、ｎ型半導体とｐ型半導体とで仕事関数が異なるとこ
ろから、情報の読み出し時に、従来と同様の電圧をコン
トロールゲートに与えたとしても、コントロールゲート
とフローティングゲートとの間に介在させた絶縁層にか
かる電圧が、コントロールゲートとフローティングゲー
トとの間仕事関数差に対応した分だけ下がり、フローテ
ィングゲートからコントロールゲートに漏れるキャリア
の量を大幅に少なくすることが可能となって、情報の長
期保持が容易、確実に行える。
導体装置によれば、フローティングゲートを第１導電
型、例えばｎ型半導体によって形成し、コントロールゲ
ートを第２導電型であるｐ型半導体に形成することによ
り、ｎ型半導体とｐ型半導体とで仕事関数が異なるとこ
ろから、情報の読み出し時に、従来と同様の電圧をコン
トロールゲートに与えたとしても、コントロールゲート
とフローティングゲートとの間に介在させた絶縁層にか
かる電圧が、コントロールゲートとフローティングゲー
トとの間仕事関数差に対応した分だけ下がり、フローテ
ィングゲートからコントロールゲートに漏れるキャリア
の量を大幅に少なくすることが可能となって、情報の長
期保持が容易、確実に行える。
【００５０】そして、本発明に係る半導体装置の製造方
法において、コントロールゲートの形成時に、周辺回路
である電界効果トランジスタのゲート電極を形成するよ
うにすると、半導体装置の製造工程における工数が削減
され、コストの低減が図れる。また、記憶素子のコント
ロールゲートをｐ型半導体とするときに、ＰＭＯＳのソ
ース領域とドレイン領域とを形成することにより、より
製造効率を向上することができる。
法において、コントロールゲートの形成時に、周辺回路
である電界効果トランジスタのゲート電極を形成するよ
うにすると、半導体装置の製造工程における工数が削減
され、コストの低減が図れる。また、記憶素子のコント
ロールゲートをｐ型半導体とするときに、ＰＭＯＳのソ
ース領域とドレイン領域とを形成することにより、より
製造効率を向上することができる。
【図１】本発明の実施の形態に係る半導体装置の一部断
面図を模式的に示したもので、（１）はＳＭＯＳの記憶
素子の断面図であり、（２）はＦｌｏｙｔｏｘの記憶素
子の断面図である。
面図を模式的に示したもので、（１）はＳＭＯＳの記憶
素子の断面図であり、（２）はＦｌｏｙｔｏｘの記憶素
子の断面図である。
【図２】本発明の第１実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図３】本発明の第１実施の形態に係る半導体装置の製
造方法を説明する工程の一部であって、図２に続く工程
の説明図である。
造方法を説明する工程の一部であって、図２に続く工程
の説明図である。
【図４】本発明の第１実施の形態に係る半導体装置の製
造方法を説明する工程の一部であって、図３に続く工程
の説明図である。
造方法を説明する工程の一部であって、図３に続く工程
の説明図である。
【図５】本発明の第２実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図６】本発明の第２実施の形態に係る半導体装置の製
造方法を説明する工程の一部であって、最終工程部の説
明図である。
造方法を説明する工程の一部であって、最終工程部の説
明図である。
【図７】本発明の第３実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図８】本発明の第４実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図９】本発明の第５実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図１０】本発明の第３実施の形態に係る半導体装置の
製造方法を説明する工程の一部であって、図９に続く工
程の説明図である。
製造方法を説明する工程の一部であって、図９に続く工
程の説明図である。
【図１１】従来の半導体装置の一部断面図を模式的に示
したもので、（１）はＳＡＭＯＳの記憶素子の断面図で
あり、（２）はＦｌｏｔｏｘの記憶素子の断面図であ
る。
したもので、（１）はＳＡＭＯＳの記憶素子の断面図で
あり、（２）はＦｌｏｔｏｘの記憶素子の断面図であ
る。
【符号の説明】 １２ 半導体基板 １４ フローティングゲート １８ ソース領域 ２０ ドレイン領域 ２６ トンネル領域 ３０、４０ 記憶素子 ３２ コントロールゲート ４８、５０、５２ 第１絶縁層（トンネル酸化膜、ゲ
ート酸化膜） ５８ 第２絶縁層 ７２、７４ ゲート電極 ７７、７９ 電界効果トランジスタ（ＰＭＯＳ、ＮＭ
ＯＳ） ７８、８０ ソース領域 ８０、８４ ドレイン領域
ート酸化膜） ５８ 第２絶縁層 ７２、７４ ゲート電極 ７７、７９ 電界効果トランジスタ（ＰＭＯＳ、ＮＭ
ＯＳ） ７８、８０ ソース領域 ８０、８４ ドレイン領域
Claims (10)
- 【請求項１】 フローティングゲートとコントロールゲ
ートとを備え、コントロールゲートに印加する電圧を制
御して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置において、前記フローティングゲートを第１導電型
の半導体により形成するとともに、前記コントロールゲ
ートを第１導電型と異なる第２導電の半導体により形成
したことを特徴とする半導体装置。 - 【請求項２】 前記フローティングゲートへの前記キャ
リアの注入は、フローティングゲートの下部に形成され
たソース領域とドレイン領域との間に形成されるチャン
ネル領域を介して行われることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記フローティングゲートへのキャリア
の注入は、フローティングゲートの下部に形成したドレ
イン領域を介して行われることを特徴とする請求項１に
記載の半導体装置。 - 【請求項４】 前記フローティングゲートを形成する第
１導電型の半導体はｎ型半導体であり、前記コントロー
ルゲートを形成する第２導電型の半導体はｐ型半導体で
あって、前記キャリアは電子であることを特徴とする請
求項１ないし３のいずれかに記載の半導体装置。 - 【請求項５】 フローティングゲートとコントロールゲ
ートとを備え、コントロールゲートに印加する電圧を制
御して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、半導体基板の上部に前記キャ
リアが透過可能な第１絶縁層を形成する工程と、この第
１絶縁層の上部に第１導電型からなる前記フローティン
グゲートを形成する工程と、前記フローティングゲート
の上部に第２絶縁層を介して前記第１導電型と異なる第
２導電型の半導体からなる前記コントロールゲートを形
成する工程と、前記フローティングゲートの両側部下方
の前記半導体基板に、半導体基板と異なる導電型のソー
ス領域とドレイン領域とを形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項６】 フローティングゲートとコントロールゲ
ートとを備え、コントロールゲートに印加する電圧を制
御して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、第１絶縁層に覆われた半導体
基板の表層部に半導体基板と異なる導電型のドレイン領
域を形成する工程と、このドレイン領域の上部に前記第
１絶縁層からなるキャリアが透過可能なトンネル領域を
形成する工程と、少なくとも前記トンネル領域を覆って
前記第１絶縁層の上部に第１導電型の半導体からなる前
記フローティングゲートを形成する工程と、このフロー
ティングゲートの上部に、第２絶縁層を介して前記第１
導電型と異なる第２導電型の半導体からなる前記コント
ロールゲートを形成する工程と、前記フローティングゲ
ートの前記ドレイン領域と反対側の側部下方の前記半導
体基板に、ドレイン領域と同じ導電型のソース領域を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項７】 前記記憶素子は、電界効果トランジスタ
と一体に形成してあり、前記コントロールゲートを形成
する工程は、コントロールゲートをｐ型半導体により形
成する工程と、前記電界効果トランジスタのゲート電極
をｎ型半導体により形成する工程とを含むことを特徴と
することを特徴とする請求項５または６に記載の半導体
装置の製造方法。 - 【請求項８】 前記記憶素子はＰＭＯＳトランジスタ、
ＮＭＯＳトランジスタと一体に形成してあり、前記コン
トロールゲートを形成する工程は、前記コントロールゲ
ートと前記ＰＭＯＳトランジスタのゲート電極とをｐ型
半導体により形成する工程と、前記ＮＭＯＳトランジス
タのゲート電極をｎ型半導体により形成する工程とを含
むことを特徴とする請求項５または６に記載の半導体装
置の製造方法。 - 【請求項９】 前記ＰＭＯＳトランジスタのソース領域
とドレイン領域とは、前記コントロールゲートと前記Ｐ
ＭＯＳトランジスタのゲート電極との形成時に形成し、
前記ＮＭＯＳトランジスタのソース領域とドレイン領域
とは、前記ＮＭＯＳトランジスタのゲート電極の形成時
に形成することを特徴とする請求項８に記載の半導体装
置の製造方法。 - 【請求項１０】 前記ｐ型半導体と前記ｎ型半導体と
は、フォトリソグラフィーにより所定部にフォトレジス
ト膜を形成したのち、所定のイオンビームによるイオン
注入により形成することを特徴とする請求項７ないし９
のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097758A JPH10289957A (ja) | 1997-04-15 | 1997-04-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097758A JPH10289957A (ja) | 1997-04-15 | 1997-04-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289957A true JPH10289957A (ja) | 1998-10-27 |
Family
ID=14200787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9097758A Withdrawn JPH10289957A (ja) | 1997-04-15 | 1997-04-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289957A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246089B1 (en) * | 1997-04-14 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | P-channel EEPROM devices |
| US6770532B2 (en) * | 2002-08-15 | 2004-08-03 | Nanya Technology Corporation | Method for fabricating memory unit with T-shaped gate |
| JP2006086525A (ja) * | 2004-09-16 | 2006-03-30 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| KR100833452B1 (ko) | 2006-12-27 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 소거 방법 |
| JP2011100876A (ja) * | 2009-11-06 | 2011-05-19 | Asahi Kasei Electronics Co Ltd | Ｐチャネル型不揮発性メモリ及び半導体装置、ｐチャネル型不揮発性メモリの製造方法 |
| WO2011133412A1 (en) * | 2010-04-22 | 2011-10-27 | Sandisk Corporation | P-type control gate in non-volatile storage and methods for forming same |
| JP2012146957A (ja) * | 2010-12-21 | 2012-08-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
| JP2012151445A (ja) * | 2010-12-29 | 2012-08-09 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
-
1997
- 1997-04-15 JP JP9097758A patent/JPH10289957A/ja not_active Withdrawn
Cited By (13)
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| KR100833452B1 (ko) | 2006-12-27 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 소거 방법 |
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| US8803220B2 (en) | 2010-04-22 | 2014-08-12 | Sandisk Technologies Inc. | P-type control gate in non-volatile storage |
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| JP2012151445A (ja) * | 2010-12-29 | 2012-08-09 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060822 |