JPH10289957A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10289957A JPH10289957A JP9097758A JP9775897A JPH10289957A JP H10289957 A JPH10289957 A JP H10289957A JP 9097758 A JP9097758 A JP 9097758A JP 9775897 A JP9775897 A JP 9775897A JP H10289957 A JPH10289957 A JP H10289957A
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- semiconductor
- floating gate
- gate
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Abstract
(57)【要約】
【課題】フローティングゲートからコントロールゲート
へのキャリアの漏れを小さくする。 【解決手段】記憶素子30、40は、半導体基板12の
上部に、第1絶縁層を介してn型半導体によって成形し
たフローティングゲート14が設けてある。このフロー
ティングゲート14の上部には、第2絶縁層を介してp
型半導体からなるコントロールゲート32が形成してあ
る。フローティングゲート14をn型半導体により、コ
ントロールゲート32をp型半導体により形成したた
め、両ゲート14、32間の第2絶縁層に印加される電
圧が両ゲートの仕事関数差の分だけ低くなり、フローテ
ィングゲート14からコントロールゲート32に漏れる
キャリアの量を少なくすることができる。
へのキャリアの漏れを小さくする。 【解決手段】記憶素子30、40は、半導体基板12の
上部に、第1絶縁層を介してn型半導体によって成形し
たフローティングゲート14が設けてある。このフロー
ティングゲート14の上部には、第2絶縁層を介してp
型半導体からなるコントロールゲート32が形成してあ
る。フローティングゲート14をn型半導体により、コ
ントロールゲート32をp型半導体により形成したた
め、両ゲート14、32間の第2絶縁層に印加される電
圧が両ゲートの仕事関数差の分だけ低くなり、フローテ
ィングゲート14からコントロールゲート32に漏れる
キャリアの量を少なくすることができる。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性の記憶素
子を有する半導体装置に係り、特にEPROMまたはE
EPROMを有する半導体装置およびその製造方法に関
する。
子を有する半導体装置に係り、特にEPROMまたはE
EPROMを有する半導体装置およびその製造方法に関
する。
【0002】
【従来の技術】図11は、従来の不揮発性メモリの一種
である電気的に消去できるEEPROM(Electr
ically Erasable and Progr
ammable ROM)を模式的に示した一部断面図
を示したものであって、同図(1)はSAMOS(St
acked−gate Avalanche−inje
ction MOS)とよばれるものの記憶素子の断面
図であり、同図(2)はFlotox(Floatin
g−gate tunnel oxide)とよばれる
ものの記憶素子の断面図である。
である電気的に消去できるEEPROM(Electr
ically Erasable and Progr
ammable ROM)を模式的に示した一部断面図
を示したものであって、同図(1)はSAMOS(St
acked−gate Avalanche−inje
ction MOS)とよばれるものの記憶素子の断面
図であり、同図(2)はFlotox(Floatin
g−gate tunnel oxide)とよばれる
ものの記憶素子の断面図である。
【0003】図11(1)において、SAMOSの記憶
素子10は、例えばp型シリコン(p型Si)からなる
半導体基板12の上部に、SiO2 からなる図示しない
ゲート酸化膜(絶縁層)を介してフローティングゲート
14が設けてあり、その上部に図示しない絶縁層を介し
てコントロールゲート16が設けてある。そして、これ
らのゲート14、16は、キャリアが電子であるn型の
多結晶シリコン(ポリシリコン)(n+ 型拡散層)によ
って形成してある。また、フローティングゲート14の
両側下部の半導体基板12の表層部には、半導体基板1
2と導電型が異なるn型半導体によって形成したソース
領域18とドレイン領域20とが設けてある。
素子10は、例えばp型シリコン(p型Si)からなる
半導体基板12の上部に、SiO2 からなる図示しない
ゲート酸化膜(絶縁層)を介してフローティングゲート
14が設けてあり、その上部に図示しない絶縁層を介し
てコントロールゲート16が設けてある。そして、これ
らのゲート14、16は、キャリアが電子であるn型の
多結晶シリコン(ポリシリコン)(n+ 型拡散層)によ
って形成してある。また、フローティングゲート14の
両側下部の半導体基板12の表層部には、半導体基板1
2と導電型が異なるn型半導体によって形成したソース
領域18とドレイン領域20とが設けてある。
【0004】このように構成してある記憶素子10は、
情報を書き込む場合、ソース領域18を接地してドレイ
ン領域20に正電圧を印加することにより、ソース領域
18とドレイン領域20との間に形成されるチャンネル
領域22にキャリアである電子をソース領域18側から
ドレイン領域20側に流し、アバランシェ崩壊を起こさ
せる。そして、コントロールゲート16に適度の正電圧
を印加してフローティングゲート14を容量結合により
正電位にし、アバランシェ崩壊によって生じた電子を吸
引してゲート絶縁膜を介してフローテングゲート14に
注入する。一方、書き込んだ情報を消去する場合には、
コントロールゲート16を接地し、ソース領域18に正
の電圧を印加することにより、フローティングゲート1
4に注入した電子をソース領域18に放出させることに
より行う。
情報を書き込む場合、ソース領域18を接地してドレイ
ン領域20に正電圧を印加することにより、ソース領域
18とドレイン領域20との間に形成されるチャンネル
領域22にキャリアである電子をソース領域18側から
ドレイン領域20側に流し、アバランシェ崩壊を起こさ
せる。そして、コントロールゲート16に適度の正電圧
を印加してフローティングゲート14を容量結合により
正電位にし、アバランシェ崩壊によって生じた電子を吸
引してゲート絶縁膜を介してフローテングゲート14に
注入する。一方、書き込んだ情報を消去する場合には、
コントロールゲート16を接地し、ソース領域18に正
の電圧を印加することにより、フローティングゲート1
4に注入した電子をソース領域18に放出させることに
より行う。
【0005】図11(2)に示したFlotoxの記憶
素子24は、ドレイン領域20の上部に設けた絶縁層
(酸化絶縁膜)の一部を他より薄くしてトンネル領域2
6としている。そして、フローティングゲート14とコ
ントロールゲート16とは、チャンネル領域22とドレ
イン領域20とを覆うように形成してある。この記憶素
子24は、情報を書き込む場合、ドレイン領域20を接
地してコントロールゲート16に正電圧を印加する。こ
れにより、コントロールゲート16に印加された電圧に
よって正電位となっているフローティングゲート14に
トンネル領域26を介してドレイン領域20から電子が
注入される。そして、逆に、コントロールゲート16を
接地してドレイン領域20に正電圧を印加すると、フロ
ーティングゲート14に注入された電子がドレイン領域
20に放出され、情報が消去される。
素子24は、ドレイン領域20の上部に設けた絶縁層
(酸化絶縁膜)の一部を他より薄くしてトンネル領域2
6としている。そして、フローティングゲート14とコ
ントロールゲート16とは、チャンネル領域22とドレ
イン領域20とを覆うように形成してある。この記憶素
子24は、情報を書き込む場合、ドレイン領域20を接
地してコントロールゲート16に正電圧を印加する。こ
れにより、コントロールゲート16に印加された電圧に
よって正電位となっているフローティングゲート14に
トンネル領域26を介してドレイン領域20から電子が
注入される。そして、逆に、コントロールゲート16を
接地してドレイン領域20に正電圧を印加すると、フロ
ーティングゲート14に注入された電子がドレイン領域
20に放出され、情報が消去される。
【0006】なお、記憶素子10または記憶素子24に
書き込まれた情報を読み出す場合、ソース領域18を接
地してドレイン領域20に1〜2V程度の正電圧をかけ
るとともに、コントロールゲート16に5V程度の正電
圧をかけ、チャンネル領域22に電流が流れるか否かに
よって、フローティングゲート14に電子が注入されて
いる“0”の状態か、フローティングゲート14に電子
が注入されていない“1”の状態かを判断することによ
り行われる。
書き込まれた情報を読み出す場合、ソース領域18を接
地してドレイン領域20に1〜2V程度の正電圧をかけ
るとともに、コントロールゲート16に5V程度の正電
圧をかけ、チャンネル領域22に電流が流れるか否かに
よって、フローティングゲート14に電子が注入されて
いる“0”の状態か、フローティングゲート14に電子
が注入されていない“1”の状態かを判断することによ
り行われる。
【0007】そして、上記のように構成した記憶素子1
0、24は、コントロールゲート16に電圧をかけた場
合、コントロールゲート16とフローティングゲート1
4とは容量結合されている、と見なすことができる。そ
して、情報の読み出し時にコントロールゲート16に与
える電圧をV0 とし、コントロールゲート16の静電容
量をC1 、フローティングゲート14の静電容量をC2
、これらの静電容量によって分割されたコントロール
ゲート16とフローティングゲート14との間の電圧を
V1 とすると、
0、24は、コントロールゲート16に電圧をかけた場
合、コントロールゲート16とフローティングゲート1
4とは容量結合されている、と見なすことができる。そ
して、情報の読み出し時にコントロールゲート16に与
える電圧をV0 とし、コントロールゲート16の静電容
量をC1 、フローティングゲート14の静電容量をC2
、これらの静電容量によって分割されたコントロール
ゲート16とフローティングゲート14との間の電圧を
V1 とすると、
【0008】
【数1】
【0009】と表すことができる。同様にフローティン
グゲート14と半導体基板12との間の電圧V2 は、
グゲート14と半導体基板12との間の電圧V2 は、
【0010】
【数2】
【0011】と表すことができる。
【0012】
【発明が解決しようとする課題】ところで、電子機器の
高度化、高機能化に伴ってEPROM、EEPROMな
どの半導体装置の高集積化が急速に進展し、記憶素子
(セル)が小型化されている。ところが、フローティン
グゲートに電子などのキャリアを注入するいわゆるトン
ネル領域は、書き込み性能の確保等の制約から簡単に小
さくすることができない。このため、フローティングゲ
ートとコントロールゲートとの容量比C2 /(C1 +C
2 )を一定に保つため、両者間の絶縁層が薄膜化されて
きている。しかし、フロティングゲート14とコントロ
ールゲート16との間の絶縁層は、ポリシリコンの酸化
膜によって形成されており、両者間を完全に絶縁するこ
とが困難で、情報の読み出し時にコントロールゲート1
6に電圧をかけると、絶縁層の薄膜化に伴ってフローテ
ィングゲート14に蓄積されている電子のコントロール
ゲート16側への漏れが増大し、長期にわたる情報の保
持を困難にする。そして、両者間の絶縁層を2層のシリ
コン酸化膜の間にシリコン窒化膜を配置した3層構造に
して絶縁性能の向上を図っているが、上記の問題点を充
分に解決することができない。
高度化、高機能化に伴ってEPROM、EEPROMな
どの半導体装置の高集積化が急速に進展し、記憶素子
(セル)が小型化されている。ところが、フローティン
グゲートに電子などのキャリアを注入するいわゆるトン
ネル領域は、書き込み性能の確保等の制約から簡単に小
さくすることができない。このため、フローティングゲ
ートとコントロールゲートとの容量比C2 /(C1 +C
2 )を一定に保つため、両者間の絶縁層が薄膜化されて
きている。しかし、フロティングゲート14とコントロ
ールゲート16との間の絶縁層は、ポリシリコンの酸化
膜によって形成されており、両者間を完全に絶縁するこ
とが困難で、情報の読み出し時にコントロールゲート1
6に電圧をかけると、絶縁層の薄膜化に伴ってフローテ
ィングゲート14に蓄積されている電子のコントロール
ゲート16側への漏れが増大し、長期にわたる情報の保
持を困難にする。そして、両者間の絶縁層を2層のシリ
コン酸化膜の間にシリコン窒化膜を配置した3層構造に
して絶縁性能の向上を図っているが、上記の問題点を充
分に解決することができない。
【0013】本発明は、前記従来技術の欠点を解消する
ためになされたもので、フローティングゲートからコン
トロールゲートへのキャリアの漏れを小さくすることが
できる半導体装置およびその製造方法を提供することを
目的としている。
ためになされたもので、フローティングゲートからコン
トロールゲートへのキャリアの漏れを小さくすることが
できる半導体装置およびその製造方法を提供することを
目的としている。
【0014】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体装置は、フローティングゲー
トとコントロールゲートとを備え、コントロールゲート
に印加する電圧を制御して前記フローティングゲートに
対するキャリアの注入、放出により記憶動作を行う記憶
素子を有する半導体装置において、前記フローティング
ゲートを第1導電型の半導体により形成するとともに、
前記コントロールゲートを第1導電型と異なる第2導電
の半導体により形成した構成となっている。フローティ
ングゲートへのキャリアの注入は、フローティングゲー
トの下部に形成されたソース領域とドレイン領域との間
に形成されるチャンネル領域を介して行われるいわゆる
SAMOSであっても、フローティングゲートの下部に
形成したドレイン領域を介して行われるいわゆるFlo
toxであってもよい。また、フローティングゲートを
形成する第1導電型の半導体はn型半導体であり、コン
トロールゲートを形成する第2導電型の半導体はp型半
導体であって、キャリアは電子とすることができるが、
フローティングゲートをp型半導体、コントロールゲー
トをn型半導体とし、キャリアが正孔であるものも可能
である。
めに、本発明に係る半導体装置は、フローティングゲー
トとコントロールゲートとを備え、コントロールゲート
に印加する電圧を制御して前記フローティングゲートに
対するキャリアの注入、放出により記憶動作を行う記憶
素子を有する半導体装置において、前記フローティング
ゲートを第1導電型の半導体により形成するとともに、
前記コントロールゲートを第1導電型と異なる第2導電
の半導体により形成した構成となっている。フローティ
ングゲートへのキャリアの注入は、フローティングゲー
トの下部に形成されたソース領域とドレイン領域との間
に形成されるチャンネル領域を介して行われるいわゆる
SAMOSであっても、フローティングゲートの下部に
形成したドレイン領域を介して行われるいわゆるFlo
toxであってもよい。また、フローティングゲートを
形成する第1導電型の半導体はn型半導体であり、コン
トロールゲートを形成する第2導電型の半導体はp型半
導体であって、キャリアは電子とすることができるが、
フローティングゲートをp型半導体、コントロールゲー
トをn型半導体とし、キャリアが正孔であるものも可能
である。
【0015】そして、本発明に係る半導体装置の製造方
法の第1は、フローティングゲートとコントロールゲー
トとを備え、コントロールゲートに印加する電圧を制御
して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、半導体基板の上部に前記キャ
リアが透過可能な第1絶縁層を形成する工程と、この第
1絶縁層の上部に第1導電型からなる前記フローティン
グゲートを形成する工程と、前記フローティングゲート
の上部に第2絶縁層を介して前記第1導電型と異なる第
2導電型の半導体からなる前記コントロールゲートを形
成する工程と、前記フローティングゲートの両側部下方
の前記半導体基板に、半導体基板と異なる導電型のソー
ス領域とドレイン領域とを形成する工程とを含む構成に
してある。
法の第1は、フローティングゲートとコントロールゲー
トとを備え、コントロールゲートに印加する電圧を制御
して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、半導体基板の上部に前記キャ
リアが透過可能な第1絶縁層を形成する工程と、この第
1絶縁層の上部に第1導電型からなる前記フローティン
グゲートを形成する工程と、前記フローティングゲート
の上部に第2絶縁層を介して前記第1導電型と異なる第
2導電型の半導体からなる前記コントロールゲートを形
成する工程と、前記フローティングゲートの両側部下方
の前記半導体基板に、半導体基板と異なる導電型のソー
ス領域とドレイン領域とを形成する工程とを含む構成に
してある。
【0016】さらに、本発明に係る半導体装置の製造方
法の第2は、フローティングゲートとコントロールゲー
トとを備え、コントロールゲートに印加する電圧を制御
して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、第1絶縁層に覆われた半導体
基板の表層部に半導体基板と異なる導電型のドレイン領
域を形成する工程と、このドレイン領域の上部に前記第
1絶縁層からなるキャリアが透過可能なトンネル領域を
形成する工程と、少なくとも前記トンネル領域を覆って
前記第1絶縁層の上部に第1導電型の半導体からなる前
記フローティングゲートを形成する工程と、このフロー
ティングゲートの上部に、第2絶縁層を介して前記第1
導電型と異なる第2導電型の半導体からなる前記コント
ロールゲートを形成する工程と、前記フローティングゲ
ートの前記ドレイン領域と反対側の側部下方の前記半導
体基板に、ドレイン領域と同じ導電型のソース領域を形
成する工程とを含む構成となっている。
法の第2は、フローティングゲートとコントロールゲー
トとを備え、コントロールゲートに印加する電圧を制御
して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、第1絶縁層に覆われた半導体
基板の表層部に半導体基板と異なる導電型のドレイン領
域を形成する工程と、このドレイン領域の上部に前記第
1絶縁層からなるキャリアが透過可能なトンネル領域を
形成する工程と、少なくとも前記トンネル領域を覆って
前記第1絶縁層の上部に第1導電型の半導体からなる前
記フローティングゲートを形成する工程と、このフロー
ティングゲートの上部に、第2絶縁層を介して前記第1
導電型と異なる第2導電型の半導体からなる前記コント
ロールゲートを形成する工程と、前記フローティングゲ
ートの前記ドレイン領域と反対側の側部下方の前記半導
体基板に、ドレイン領域と同じ導電型のソース領域を形
成する工程とを含む構成となっている。
【0017】記憶素子を周辺回路である電界効果トラン
ジスタと一体に形成し、コントロールゲートを形成する
工程は、コントロールゲートをp型半導体により形成す
る工程と、電界効果トランジスタのゲート電極をn型半
導体で形成する工程とから構成できる。また、記憶素子
を周辺回路であるPMOSトランジスタ、NMOSトラ
ンジスタと一体に形成し、コントロールゲートを形成す
る工程は、コントロールゲートとPMOSトランジスタ
のゲート電極とをp型半導体により形成する工程と、N
MOSトランジスタのゲート電極をn型半導体により形
成する工程とを含むように構成できる。さらに、PMO
Sトランジスタのソース領域とドレイン領域とは、コン
トロールゲートとPMOSトランジスタのゲート電極と
の形成時に形成し、NMOSトランジスタのソース領域
とドレイン領域とは、NMOSトランジスタのゲート電
極の形成時に形成するとよい。そして、コントロールゲ
ートや電界効果トランジスタのゲート電極をp型半導体
やn型半導体によって形成する場合、フォトリソグラフ
ィーによって所定の部分にフォトレジスト膜を形成して
マスキングし、所定のイオンビームを照射してイオン注
入を行うことによって形成することができる。
ジスタと一体に形成し、コントロールゲートを形成する
工程は、コントロールゲートをp型半導体により形成す
る工程と、電界効果トランジスタのゲート電極をn型半
導体で形成する工程とから構成できる。また、記憶素子
を周辺回路であるPMOSトランジスタ、NMOSトラ
ンジスタと一体に形成し、コントロールゲートを形成す
る工程は、コントロールゲートとPMOSトランジスタ
のゲート電極とをp型半導体により形成する工程と、N
MOSトランジスタのゲート電極をn型半導体により形
成する工程とを含むように構成できる。さらに、PMO
Sトランジスタのソース領域とドレイン領域とは、コン
トロールゲートとPMOSトランジスタのゲート電極と
の形成時に形成し、NMOSトランジスタのソース領域
とドレイン領域とは、NMOSトランジスタのゲート電
極の形成時に形成するとよい。そして、コントロールゲ
ートや電界効果トランジスタのゲート電極をp型半導体
やn型半導体によって形成する場合、フォトリソグラフ
ィーによって所定の部分にフォトレジスト膜を形成して
マスキングし、所定のイオンビームを照射してイオン注
入を行うことによって形成することができる。
【0018】上記のごとく構成した本発明に係る半導体
装置は、フローティングゲートを第1導電型、例えばn
型半導体によって形成し、コントロールゲートを第2導
電型であるp型半導体に形成することにより、n型半導
体とp型半導体とで仕事関数が異なるところから、情報
の読み出し時に、従来と同様の電圧をコントロールゲー
トに与えたとしても、コントロールゲートとフローティ
ングゲートとの間に介在させた絶縁層にかかる電圧が、
コントロールゲートとフローティングゲートとの間仕事
関数差に対応した分だけ下がり、フローティングゲート
からコントロールゲートに漏れるキャリアの量を大幅に
少なくすることが可能となって、情報の長期保持が容
易、確実に行える。
装置は、フローティングゲートを第1導電型、例えばn
型半導体によって形成し、コントロールゲートを第2導
電型であるp型半導体に形成することにより、n型半導
体とp型半導体とで仕事関数が異なるところから、情報
の読み出し時に、従来と同様の電圧をコントロールゲー
トに与えたとしても、コントロールゲートとフローティ
ングゲートとの間に介在させた絶縁層にかかる電圧が、
コントロールゲートとフローティングゲートとの間仕事
関数差に対応した分だけ下がり、フローティングゲート
からコントロールゲートに漏れるキャリアの量を大幅に
少なくすることが可能となって、情報の長期保持が容
易、確実に行える。
【0019】そして、本発明に係る半導体装置の製造方
法において、コントロールゲートの形成時に、周辺回路
である電界効果トランジスタのゲート電極を形成するよ
うにすると、半導体装置の製造工程における工数が削減
され、コストの低減が図れる。また、記憶素子のコント
ロールゲートをp型半導体とするときに、PMOSのソ
ース領域とドレイン領域とを形成することにより、より
製造効率を向上することができる。
法において、コントロールゲートの形成時に、周辺回路
である電界効果トランジスタのゲート電極を形成するよ
うにすると、半導体装置の製造工程における工数が削減
され、コストの低減が図れる。また、記憶素子のコント
ロールゲートをp型半導体とするときに、PMOSのソ
ース領域とドレイン領域とを形成することにより、より
製造効率を向上することができる。
【0020】
【発明の実施の形態】本発明に係る半導体装置とその製
造方法の好ましい実施の形態を添付図面に従って詳細に
説明する。なお、前記従来技術において説明した部分に
ついては、同一の符号を付してその説明を省略する。
造方法の好ましい実施の形態を添付図面に従って詳細に
説明する。なお、前記従来技術において説明した部分に
ついては、同一の符号を付してその説明を省略する。
【0021】図1は、本発明の実施の形態に係る半導体
装置の一部断面図を模式的に示したものであって、図1
(1)はSAMOSの記憶素子の断面図であり、同図
(2)Flotoxの記憶素子の断面図である。図に示
したように、実施の形態に係る記憶素子30、40は、
フローティングゲート14がポリシリコンからなる第1
導電型であるn型半導体によって形成してあり、コント
ロールゲート32がポリシリコンからなる第2導電型で
あるp型半導体によって形成してある。また、記憶素子
30、40は、半導体基板12とフローティングゲート
14との間に、シリコン酸化膜からなる第1絶縁層が設
けてあり、フローティングゲート14とコントロールゲ
ート32との間に、シリコン窒化膜を2つのシリコン酸
化膜によって挟んだサンドイッチ構造の第2絶縁層が設
けてある(いずれも図示せず)。
装置の一部断面図を模式的に示したものであって、図1
(1)はSAMOSの記憶素子の断面図であり、同図
(2)Flotoxの記憶素子の断面図である。図に示
したように、実施の形態に係る記憶素子30、40は、
フローティングゲート14がポリシリコンからなる第1
導電型であるn型半導体によって形成してあり、コント
ロールゲート32がポリシリコンからなる第2導電型で
あるp型半導体によって形成してある。また、記憶素子
30、40は、半導体基板12とフローティングゲート
14との間に、シリコン酸化膜からなる第1絶縁層が設
けてあり、フローティングゲート14とコントロールゲ
ート32との間に、シリコン窒化膜を2つのシリコン酸
化膜によって挟んだサンドイッチ構造の第2絶縁層が設
けてある(いずれも図示せず)。
【0022】このように構成した記憶素子30、40に
おいては、p+ 型シリコンとn+ 型シリコンとの仕事関
数が相違する。すなわち、p+ 型シリコンにおける仕事
関数をΦsi(p+ )、n+ 型シリコンにおける仕事関数
をΦsi(n+ )とすると、
おいては、p+ 型シリコンとn+ 型シリコンとの仕事関
数が相違する。すなわち、p+ 型シリコンにおける仕事
関数をΦsi(p+ )、n+ 型シリコンにおける仕事関数
をΦsi(n+ )とすると、
【0023】
【数3】
【0024】
【数4】
【0025】となる。ただし、ここにχsiはシリコンの
電子の親和力であり、Eg はシリコンの価電子帯と伝導
帯とのバンドギャップであり、qは電子の電荷、ΦF は
フェルミポテンシャルである。
電子の親和力であり、Eg はシリコンの価電子帯と伝導
帯とのバンドギャップであり、qは電子の電荷、ΦF は
フェルミポテンシャルである。
【0026】従って、両者の仕事関数の差ΦMsは、
【0027】
【数5】
【0028】となる。そして、コントロールゲート32
にかかる電圧をV0 、コントロールゲート32とフロー
ティングゲート14との間の第2絶縁層にかかる電圧を
Vinsulator とすると、コントロールゲート32とフロ
ーティングゲート14との間の電圧V1 との間には、
にかかる電圧をV0 、コントロールゲート32とフロー
ティングゲート14との間の第2絶縁層にかかる電圧を
Vinsulator とすると、コントロールゲート32とフロ
ーティングゲート14との間の電圧V1 との間には、
【0029】
【数6】
【0030】の関係がある。ただし、V1 は前記数1式
の通りである。
の通りである。
【0031】従って、
【0032】
【数7】
【0033】となって、第2絶縁層に加わる電圧Vinsu
lator を1.1V低下させることができる。すなわち、
情報読み出し時にコントロールゲート32に従来と同様
の電圧をかけたとしても、第2絶縁層にかかる電圧Vin
sulator は、コントロールゲート32とフローティング
ゲート14との間の仕事関数差に相当する1.1Vだけ
低下することになり、フローティングゲート14からコ
ントロールゲート32に漏れる電子の量を大幅に少なく
することができ、情報の長期保存を容易、確実に行うこ
とができる。
lator を1.1V低下させることができる。すなわち、
情報読み出し時にコントロールゲート32に従来と同様
の電圧をかけたとしても、第2絶縁層にかかる電圧Vin
sulator は、コントロールゲート32とフローティング
ゲート14との間の仕事関数差に相当する1.1Vだけ
低下することになり、フローティングゲート14からコ
ントロールゲート32に漏れる電子の量を大幅に少なく
することができ、情報の長期保存を容易、確実に行うこ
とができる。
【0034】なお、これらの記憶素子30、40は、電
界効果トランジスタであるNMOSトランジスタ、PM
OSトランジスタなどの周辺回路と一体に形成すること
ができる。
界効果トランジスタであるNMOSトランジスタ、PM
OSトランジスタなどの周辺回路と一体に形成すること
ができる。
【0035】図2〜図4は、半導体装置の製造方法の第
1実施形態を示したもので、図1(1)に示した記憶素
子30の製造方法である。まず、図2(1)に示したよ
うに、半導体基板12の表層部にp型半導体からなる複
数のpウエル42、44と、n型半導体からなる複数の
nウエル46をイオン注入などの周知の方法によって形
成する。その後、これらのウエルの上部にシリコン酸化
膜からなる第1絶縁層であるトンネル酸化膜48とゲー
ト酸化膜50、52と、これらの酸化膜と一体の素子分
離用の酸化層54とを部分酸化法であるLOCOS(L
ocal Oxidation of Silico
n)により形成する。
1実施形態を示したもので、図1(1)に示した記憶素
子30の製造方法である。まず、図2(1)に示したよ
うに、半導体基板12の表層部にp型半導体からなる複
数のpウエル42、44と、n型半導体からなる複数の
nウエル46をイオン注入などの周知の方法によって形
成する。その後、これらのウエルの上部にシリコン酸化
膜からなる第1絶縁層であるトンネル酸化膜48とゲー
ト酸化膜50、52と、これらの酸化膜と一体の素子分
離用の酸化層54とを部分酸化法であるLOCOS(L
ocal Oxidation of Silico
n)により形成する。
【0036】次ぎに、同図(2)に示したように、フロ
ーティングゲート14を形成するための第1導電型であ
るn型ポリシリコン膜56を蒸着やCVD(化学気相成
長)法等により形成する。このn型ポリシリコン膜56
は、シリコン膜の堆積時にシリコンをn型にするフォス
フィンなどの不純物を添加したガスを導入したり、ポリ
シリコンにリンやヒ素などのイオンを注入することによ
り形成することができる。そして、n型ポリシリコン膜
56を形成したならば、フォトリソグラフィーによって
SAMOSの記憶素子30を形成するpウエル42の上
部にフォトレジスト膜57を形成する。
ーティングゲート14を形成するための第1導電型であ
るn型ポリシリコン膜56を蒸着やCVD(化学気相成
長)法等により形成する。このn型ポリシリコン膜56
は、シリコン膜の堆積時にシリコンをn型にするフォス
フィンなどの不純物を添加したガスを導入したり、ポリ
シリコンにリンやヒ素などのイオンを注入することによ
り形成することができる。そして、n型ポリシリコン膜
56を形成したならば、フォトリソグラフィーによって
SAMOSの記憶素子30を形成するpウエル42の上
部にフォトレジスト膜57を形成する。
【0037】その後、同図(3)に示したように、エッ
チングによってフォトレジスト膜57を設けていない部
分のn型ポリシリコン膜56を除去し、フローティング
ゲート14を形成する。フローティングゲート14を形
成したならば、フォトレジスト膜57を除去して表面全
体に第2絶縁層58を形成する。この第2絶縁層58
は、2つのシリコン酸化膜の間に窒化シリコンの膜(い
ずれも図示せず)を挟み込んだいわゆるONO膜によっ
て形成してある。そして、記憶素子30を形成する領域
にフォトリソグラフィーによってフォトレジスト膜60
を設け、再びエッチングによって他の領域の第2絶縁層
58を除去する。
チングによってフォトレジスト膜57を設けていない部
分のn型ポリシリコン膜56を除去し、フローティング
ゲート14を形成する。フローティングゲート14を形
成したならば、フォトレジスト膜57を除去して表面全
体に第2絶縁層58を形成する。この第2絶縁層58
は、2つのシリコン酸化膜の間に窒化シリコンの膜(い
ずれも図示せず)を挟み込んだいわゆるONO膜によっ
て形成してある。そして、記憶素子30を形成する領域
にフォトリソグラフィーによってフォトレジスト膜60
を設け、再びエッチングによって他の領域の第2絶縁層
58を除去する。
【0038】次ぎに、図2(4)に示したように、フォ
トレジスト膜60を除去して表面にポリシリコン膜62
を形成する。さらに、図3(1)に示したように、ポリ
シリコン膜62にホウ素Bまたはフッ化ホウ素BF2 の
イオンビーム64を照射してポリシリコン膜62にイオ
ンを注入し、第2導電型であるp型ポリシリコン膜66
にする。その後、同図(2)に示したように、p型ポリ
シリコン膜66の表面に低抵抗化を図るためのタングス
テンとシリコンとからなるWSi2 膜68を形成する。
また、コントロールゲート32となる領域とゲート酸化
膜50、52に対応した領域とにフォトレジスト膜70
を設け、それ以外の部分のp型ポリシリコン膜66とW
Si2 とを除去し、コントロールゲート32と周辺回路
のゲート電極72、74を形成する。
トレジスト膜60を除去して表面にポリシリコン膜62
を形成する。さらに、図3(1)に示したように、ポリ
シリコン膜62にホウ素Bまたはフッ化ホウ素BF2 の
イオンビーム64を照射してポリシリコン膜62にイオ
ンを注入し、第2導電型であるp型ポリシリコン膜66
にする。その後、同図(2)に示したように、p型ポリ
シリコン膜66の表面に低抵抗化を図るためのタングス
テンとシリコンとからなるWSi2 膜68を形成する。
また、コントロールゲート32となる領域とゲート酸化
膜50、52に対応した領域とにフォトレジスト膜70
を設け、それ以外の部分のp型ポリシリコン膜66とW
Si2 とを除去し、コントロールゲート32と周辺回路
のゲート電極72、74を形成する。
【0039】その後、図3(4)に示したように、SA
MOSの記憶素子を形成する領域以外をフォトリソグラ
フィーによって形成したフォトレジスト膜76で覆うと
ともに、図4(1)に示したように、記憶素子を形成す
る領域の不要な第2絶縁層58をエッチングによって除
去する。そして、図4(2)に示したように、半導体基
板12にイオン注入を行い、フローティングゲート14
の両側部とゲート電極72、74の両側部とに対応した
半導体基板12に記憶素子30のソース領域18、PM
OSトランジスタ77のソース領域78、NMOSトラ
ンジスタ79のソース領域80と、記憶素子30のドレ
イン領域20、PMOSトランジスタ77のドレイン領
域82、NMOSトランジスタ79のドレイン領域84
とを形成する。その後、図4(3)に示したように、各
素子の部分を絶縁層86によって覆うとともに、各素子
間の絶縁層54の上に各素子を分離する絶縁層88を形
成する。さらに、ソース領域18、78、80とドレイ
ン領域20、82、84とにアルミ配線90を施す。
MOSの記憶素子を形成する領域以外をフォトリソグラ
フィーによって形成したフォトレジスト膜76で覆うと
ともに、図4(1)に示したように、記憶素子を形成す
る領域の不要な第2絶縁層58をエッチングによって除
去する。そして、図4(2)に示したように、半導体基
板12にイオン注入を行い、フローティングゲート14
の両側部とゲート電極72、74の両側部とに対応した
半導体基板12に記憶素子30のソース領域18、PM
OSトランジスタ77のソース領域78、NMOSトラ
ンジスタ79のソース領域80と、記憶素子30のドレ
イン領域20、PMOSトランジスタ77のドレイン領
域82、NMOSトランジスタ79のドレイン領域84
とを形成する。その後、図4(3)に示したように、各
素子の部分を絶縁層86によって覆うとともに、各素子
間の絶縁層54の上に各素子を分離する絶縁層88を形
成する。さらに、ソース領域18、78、80とドレイ
ン領域20、82、84とにアルミ配線90を施す。
【0040】なお、SAMOSの記憶素子30となる部
分はpウエル42にしてあるため、ソース領域18、ド
レイン領域20をn+ 拡散層によって形成してある。た
だし、ドレイン領域20は、p+ 拡散層の上にn+ 拡散
層が設けてある。また、電界効果トランジスタであるP
MOSトランジスタ77となるnウエル46に形成した
ソース領域78とドレイン領域82とはp+ 拡散層によ
って形成してあり、電界効果トランジスタであるNMO
Sトランジスタ79となるpウエル44に形成したソー
ス領域80とドレイン領域84とはn+ 拡散層によって
形成してある。このように記憶素子30のコントロール
ゲート32と電界効果トランジスタのゲート電極72、
74とを同一の工程によって形成するため、工数の削減
が可能となってコストを低減することができる。
分はpウエル42にしてあるため、ソース領域18、ド
レイン領域20をn+ 拡散層によって形成してある。た
だし、ドレイン領域20は、p+ 拡散層の上にn+ 拡散
層が設けてある。また、電界効果トランジスタであるP
MOSトランジスタ77となるnウエル46に形成した
ソース領域78とドレイン領域82とはp+ 拡散層によ
って形成してあり、電界効果トランジスタであるNMO
Sトランジスタ79となるpウエル44に形成したソー
ス領域80とドレイン領域84とはn+ 拡散層によって
形成してある。このように記憶素子30のコントロール
ゲート32と電界効果トランジスタのゲート電極72、
74とを同一の工程によって形成するため、工数の削減
が可能となってコストを低減することができる。
【0041】図5、図6は、半導体装置の製造方法の第
2実施形態の工程の一部を示したもので、図1(2)に
示したFlotoxの記憶素子40の製造方法の説明図
である。まず、図5(1)に示したように、半導体基板
12に複数のpウエル42、44と複数のnウエル46
とを形成し、その上部に第1絶縁層であるシリコン酸化
膜47を形成する。その後、同図(2)に示したよう
に、記憶素子40のドレイン領域に対応した部分を除い
てフォトリソグラフィーによってフォトレジスト膜10
0を形成して覆い、フォトレジスト膜100を設けてい
ない部分にリンまたはヒ素のイオンビーム102を照射
し、pウエル42にドレイン領域20を形成する(図5
(3)参照)。
2実施形態の工程の一部を示したもので、図1(2)に
示したFlotoxの記憶素子40の製造方法の説明図
である。まず、図5(1)に示したように、半導体基板
12に複数のpウエル42、44と複数のnウエル46
とを形成し、その上部に第1絶縁層であるシリコン酸化
膜47を形成する。その後、同図(2)に示したよう
に、記憶素子40のドレイン領域に対応した部分を除い
てフォトリソグラフィーによってフォトレジスト膜10
0を形成して覆い、フォトレジスト膜100を設けてい
ない部分にリンまたはヒ素のイオンビーム102を照射
し、pウエル42にドレイン領域20を形成する(図5
(3)参照)。
【0042】次ぎに、ドレイン領域20上方のトンネル
領域を形成する部分を除いてフォトレジスト膜106に
よって覆い、図5(4)に示したように、酸化膜47の
一部分104をエッチングによって除去し、フォトレジ
スト膜106を除去したのち、全面を酸化してトンネル
領域26となるトンネル酸化膜48と、ゲート酸化膜5
0、52とを形成する。その後、上面全体に第1導電型
であるn型ポリシリコン膜56を形成したのち、製造方
法の第1実施形態である図2(3)以降の一連の処理を
同様に行うことにより、図6に示したような半導体装置
を得ることができる。
領域を形成する部分を除いてフォトレジスト膜106に
よって覆い、図5(4)に示したように、酸化膜47の
一部分104をエッチングによって除去し、フォトレジ
スト膜106を除去したのち、全面を酸化してトンネル
領域26となるトンネル酸化膜48と、ゲート酸化膜5
0、52とを形成する。その後、上面全体に第1導電型
であるn型ポリシリコン膜56を形成したのち、製造方
法の第1実施形態である図2(3)以降の一連の処理を
同様に行うことにより、図6に示したような半導体装置
を得ることができる。
【0043】図7は、第3実施の形態に係る半導体装置
の製造方法の工程の一部を示したものである。まず、前
記した図2(1)〜同図(4)までの処理を行う。次ぎ
に、図7(1)に示したように、SAMOSの記憶素子
30を形成する領域以外の部分をフォトリソグラフィー
によってフォトレジスト膜110を形成して覆い、記憶
素子を形成する領域にホウ素またはフッ化ホウ素のイオ
ンビーム112を照射してイオン注入をし、この部分の
ポリシリコン膜56を第2導電型であるp型ポリシリコ
ン膜にする。さらに、フォトレジスト膜110除去する
とともに、同図(2)に示したように、記憶素子30を
形成する部分にフォトリソグラフィーによりフォトレジ
スト膜114を形成し、他の部分にリンまたはヒ素のイ
オンビーム116を照射して注入し、ポリシリコン膜5
6をn型ポリシリコン膜にする。その後、前記図3
(2)以降の一連の処理を行い、図4(3)に示した半
導体装置を得る。
の製造方法の工程の一部を示したものである。まず、前
記した図2(1)〜同図(4)までの処理を行う。次ぎ
に、図7(1)に示したように、SAMOSの記憶素子
30を形成する領域以外の部分をフォトリソグラフィー
によってフォトレジスト膜110を形成して覆い、記憶
素子を形成する領域にホウ素またはフッ化ホウ素のイオ
ンビーム112を照射してイオン注入をし、この部分の
ポリシリコン膜56を第2導電型であるp型ポリシリコ
ン膜にする。さらに、フォトレジスト膜110除去する
とともに、同図(2)に示したように、記憶素子30を
形成する部分にフォトリソグラフィーによりフォトレジ
スト膜114を形成し、他の部分にリンまたはヒ素のイ
オンビーム116を照射して注入し、ポリシリコン膜5
6をn型ポリシリコン膜にする。その後、前記図3
(2)以降の一連の処理を行い、図4(3)に示した半
導体装置を得る。
【0044】図8は、第4実施の形態に係る半導体装置
の製造方法の工程の一部を示したものである。この第4
実施形態の製造方法においては、まず、図2(1)〜同
図(4)の処理を行う。その後、図8(1)に示したよ
うに、NMOSトランジスタを形成するpウエル44に
対応した部分の上部にフォトリソグラフィーによってフ
ォトレジスト膜118を形成し、他の部分にホウ素また
はフッ化ホウ素のイオンビーム120を照射してイオン
注入を行い、ポリシリコン膜56をp型ポリシリコン膜
にする。次ぎに、図8(2)に示したように、フォトレ
ジスト膜118を除去するとともに、p型ポリシリコン
膜に変えた部分をフォトレジスト膜122にって覆い、
pウエル44に対応した部分のポリシリコン膜56にリ
ンまたはヒ素のイオンビーム1124によるイオン注入
を行い、ポリシリコン膜56をn型ポリシリコン膜にす
る。その後、図3(2)以降の処理をすることにより、
図4(3)に示した半導体装置を得ることができる。
の製造方法の工程の一部を示したものである。この第4
実施形態の製造方法においては、まず、図2(1)〜同
図(4)の処理を行う。その後、図8(1)に示したよ
うに、NMOSトランジスタを形成するpウエル44に
対応した部分の上部にフォトリソグラフィーによってフ
ォトレジスト膜118を形成し、他の部分にホウ素また
はフッ化ホウ素のイオンビーム120を照射してイオン
注入を行い、ポリシリコン膜56をp型ポリシリコン膜
にする。次ぎに、図8(2)に示したように、フォトレ
ジスト膜118を除去するとともに、p型ポリシリコン
膜に変えた部分をフォトレジスト膜122にって覆い、
pウエル44に対応した部分のポリシリコン膜56にリ
ンまたはヒ素のイオンビーム1124によるイオン注入
を行い、ポリシリコン膜56をn型ポリシリコン膜にす
る。その後、図3(2)以降の処理をすることにより、
図4(3)に示した半導体装置を得ることができる。
【0045】図9、図10は、第5実施の形態に係る半
導体装置の製造方法の工程の一部を示したものである。
本実施の形態においては、まず、図2(1)〜同図
(4)に示した処理を行う。次ぎに、図9(1)に示し
たように、フォトリソグラフィーによってゲート酸化膜
48、50、52に対応した部分のポリシリコン膜56
の上部にフォトレジスト膜126を形成する。そして、
図9(2)に示したように、エッチングによってフォト
レジスト膜126を設けていない部分のポリシリコン膜
56を除去し、コントロールゲート32とゲート電極7
2、74を形成する。そして、フォトレジスト膜126
を除去したのち、SAMOSの記憶素子30を形成する
部分以外をフォトレジスト膜128によって覆う。ま
た、同図(3)に示したように、記憶素子30のソース
領域を形成する部分に対応した部分以外をフォトリソグ
ラフィーによってフォトレジスト膜130を形成して覆
うとともに、フォトレジスト膜130を設けていない部
分にリンまたはヒ素のイオンビーム132を照射してp
ウエル42にイオン注入し、pウエル42の上部にソー
ス領域18を形成する(図9(4)参照)。
導体装置の製造方法の工程の一部を示したものである。
本実施の形態においては、まず、図2(1)〜同図
(4)に示した処理を行う。次ぎに、図9(1)に示し
たように、フォトリソグラフィーによってゲート酸化膜
48、50、52に対応した部分のポリシリコン膜56
の上部にフォトレジスト膜126を形成する。そして、
図9(2)に示したように、エッチングによってフォト
レジスト膜126を設けていない部分のポリシリコン膜
56を除去し、コントロールゲート32とゲート電極7
2、74を形成する。そして、フォトレジスト膜126
を除去したのち、SAMOSの記憶素子30を形成する
部分以外をフォトレジスト膜128によって覆う。ま
た、同図(3)に示したように、記憶素子30のソース
領域を形成する部分に対応した部分以外をフォトリソグ
ラフィーによってフォトレジスト膜130を形成して覆
うとともに、フォトレジスト膜130を設けていない部
分にリンまたはヒ素のイオンビーム132を照射してp
ウエル42にイオン注入し、pウエル42の上部にソー
ス領域18を形成する(図9(4)参照)。
【0046】その後、フォトレジスト膜130を除去
し、記憶素子30のドレイン領域に対応した部分以外の
部分にフォトレジスト膜134を形成し、フォトレジス
ト膜134を設けていない部分にホウ素またはヒ素のイ
オンビーム136を照射してpウエル42にイオンを注
入し、図10(1)に示したように、ドレイン領域20
を形成する。次ぎに、NMOSトランジスタを形成する
pウエル44の上部を除いてフォトレジスト膜138に
よって覆い、ホウ素またはヒ素のイオンビーム148を
pウエル44に打ち込み、図10(2)に示したよう
に、pウエル44にソース領域80とドレイン領域84
とを形成する。そして、フォトレジスト膜138を除去
してからPMOSトランジスタを形成するnウエル46
の上部とコントロールゲート32の部分を除いてフォト
レジスト膜142によって覆い、フォトレジスト膜14
2を設けていない部分にホウ素またはフッ化ホウ素のイ
オンビーム144を照射する。これにより、コントロー
ルゲート32がp型ポリシリコンに変えられ、また図1
0(3)に示したように、nウエル46にソース領域7
8とドレイン領域82とが形成される。その後、フォト
レジスト膜142を除去し、図4(3)に示したように
各素子を絶縁層によって覆うとともに、アルミ配線を施
す。
し、記憶素子30のドレイン領域に対応した部分以外の
部分にフォトレジスト膜134を形成し、フォトレジス
ト膜134を設けていない部分にホウ素またはヒ素のイ
オンビーム136を照射してpウエル42にイオンを注
入し、図10(1)に示したように、ドレイン領域20
を形成する。次ぎに、NMOSトランジスタを形成する
pウエル44の上部を除いてフォトレジスト膜138に
よって覆い、ホウ素またはヒ素のイオンビーム148を
pウエル44に打ち込み、図10(2)に示したよう
に、pウエル44にソース領域80とドレイン領域84
とを形成する。そして、フォトレジスト膜138を除去
してからPMOSトランジスタを形成するnウエル46
の上部とコントロールゲート32の部分を除いてフォト
レジスト膜142によって覆い、フォトレジスト膜14
2を設けていない部分にホウ素またはフッ化ホウ素のイ
オンビーム144を照射する。これにより、コントロー
ルゲート32がp型ポリシリコンに変えられ、また図1
0(3)に示したように、nウエル46にソース領域7
8とドレイン領域82とが形成される。その後、フォト
レジスト膜142を除去し、図4(3)に示したように
各素子を絶縁層によって覆うとともに、アルミ配線を施
す。
【0047】このように、この実施の形態においては、
記憶素子のコントロールゲートをp型半導体とするとき
に、PMOSのソース領域とドレイン領域とを形成する
ようにしているため、より製造効率を向上することがで
きる。
記憶素子のコントロールゲートをp型半導体とするとき
に、PMOSのソース領域とドレイン領域とを形成する
ようにしているため、より製造効率を向上することがで
きる。
【0048】なお、第3〜第5実施の形態においては、
SAMOSの記憶素子を形成する場合について説明した
がFlotoxの記憶素子についても同様にしてを形成
することができる。また、前記実施の形態においては、
記憶素子30、40が電気的に情報の消去が可能である
EEPROMについて説明したが、紫外線によって情報
を消去できる記憶素子を有するEPROMであってもよ
い。また、前記実施の形態においては、フローティング
ゲート14をn型半導体によって形成し、コントロール
ゲート32をp型半導体によって形成した場合について
説明したが、フローティングゲートをp型半導体、コン
トロールゲートをn型半導体としてもよい。
SAMOSの記憶素子を形成する場合について説明した
がFlotoxの記憶素子についても同様にしてを形成
することができる。また、前記実施の形態においては、
記憶素子30、40が電気的に情報の消去が可能である
EEPROMについて説明したが、紫外線によって情報
を消去できる記憶素子を有するEPROMであってもよ
い。また、前記実施の形態においては、フローティング
ゲート14をn型半導体によって形成し、コントロール
ゲート32をp型半導体によって形成した場合について
説明したが、フローティングゲートをp型半導体、コン
トロールゲートをn型半導体としてもよい。
【0049】
【発明の効果】以上に説明したように、本発明に係る半
導体装置によれば、フローティングゲートを第1導電
型、例えばn型半導体によって形成し、コントロールゲ
ートを第2導電型であるp型半導体に形成することによ
り、n型半導体とp型半導体とで仕事関数が異なるとこ
ろから、情報の読み出し時に、従来と同様の電圧をコン
トロールゲートに与えたとしても、コントロールゲート
とフローティングゲートとの間に介在させた絶縁層にか
かる電圧が、コントロールゲートとフローティングゲー
トとの間仕事関数差に対応した分だけ下がり、フローテ
ィングゲートからコントロールゲートに漏れるキャリア
の量を大幅に少なくすることが可能となって、情報の長
期保持が容易、確実に行える。
導体装置によれば、フローティングゲートを第1導電
型、例えばn型半導体によって形成し、コントロールゲ
ートを第2導電型であるp型半導体に形成することによ
り、n型半導体とp型半導体とで仕事関数が異なるとこ
ろから、情報の読み出し時に、従来と同様の電圧をコン
トロールゲートに与えたとしても、コントロールゲート
とフローティングゲートとの間に介在させた絶縁層にか
かる電圧が、コントロールゲートとフローティングゲー
トとの間仕事関数差に対応した分だけ下がり、フローテ
ィングゲートからコントロールゲートに漏れるキャリア
の量を大幅に少なくすることが可能となって、情報の長
期保持が容易、確実に行える。
【0050】そして、本発明に係る半導体装置の製造方
法において、コントロールゲートの形成時に、周辺回路
である電界効果トランジスタのゲート電極を形成するよ
うにすると、半導体装置の製造工程における工数が削減
され、コストの低減が図れる。また、記憶素子のコント
ロールゲートをp型半導体とするときに、PMOSのソ
ース領域とドレイン領域とを形成することにより、より
製造効率を向上することができる。
法において、コントロールゲートの形成時に、周辺回路
である電界効果トランジスタのゲート電極を形成するよ
うにすると、半導体装置の製造工程における工数が削減
され、コストの低減が図れる。また、記憶素子のコント
ロールゲートをp型半導体とするときに、PMOSのソ
ース領域とドレイン領域とを形成することにより、より
製造効率を向上することができる。
【図1】本発明の実施の形態に係る半導体装置の一部断
面図を模式的に示したもので、(1)はSMOSの記憶
素子の断面図であり、(2)はFloytoxの記憶素
子の断面図である。
面図を模式的に示したもので、(1)はSMOSの記憶
素子の断面図であり、(2)はFloytoxの記憶素
子の断面図である。
【図2】本発明の第1実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図3】本発明の第1実施の形態に係る半導体装置の製
造方法を説明する工程の一部であって、図2に続く工程
の説明図である。
造方法を説明する工程の一部であって、図2に続く工程
の説明図である。
【図4】本発明の第1実施の形態に係る半導体装置の製
造方法を説明する工程の一部であって、図3に続く工程
の説明図である。
造方法を説明する工程の一部であって、図3に続く工程
の説明図である。
【図5】本発明の第2実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図6】本発明の第2実施の形態に係る半導体装置の製
造方法を説明する工程の一部であって、最終工程部の説
明図である。
造方法を説明する工程の一部であって、最終工程部の説
明図である。
【図7】本発明の第3実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図8】本発明の第4実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図9】本発明の第5実施の形態に係る半導体装置の製
造方法を説明する工程の一部を示す図である。
造方法を説明する工程の一部を示す図である。
【図10】本発明の第3実施の形態に係る半導体装置の
製造方法を説明する工程の一部であって、図9に続く工
程の説明図である。
製造方法を説明する工程の一部であって、図9に続く工
程の説明図である。
【図11】従来の半導体装置の一部断面図を模式的に示
したもので、(1)はSAMOSの記憶素子の断面図で
あり、(2)はFlotoxの記憶素子の断面図であ
る。
したもので、(1)はSAMOSの記憶素子の断面図で
あり、(2)はFlotoxの記憶素子の断面図であ
る。
【符号の説明】 12 半導体基板 14 フローティングゲート 18 ソース領域 20 ドレイン領域 26 トンネル領域 30、40 記憶素子 32 コントロールゲート 48、50、52 第1絶縁層(トンネル酸化膜、ゲ
ート酸化膜) 58 第2絶縁層 72、74 ゲート電極 77、79 電界効果トランジスタ(PMOS、NM
OS) 78、80 ソース領域 80、84 ドレイン領域
ート酸化膜) 58 第2絶縁層 72、74 ゲート電極 77、79 電界効果トランジスタ(PMOS、NM
OS) 78、80 ソース領域 80、84 ドレイン領域
Claims (10)
- 【請求項1】 フローティングゲートとコントロールゲ
ートとを備え、コントロールゲートに印加する電圧を制
御して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置において、前記フローティングゲートを第1導電型
の半導体により形成するとともに、前記コントロールゲ
ートを第1導電型と異なる第2導電の半導体により形成
したことを特徴とする半導体装置。 - 【請求項2】 前記フローティングゲートへの前記キャ
リアの注入は、フローティングゲートの下部に形成され
たソース領域とドレイン領域との間に形成されるチャン
ネル領域を介して行われることを特徴とする請求項1に
記載の半導体装置。 - 【請求項3】 前記フローティングゲートへのキャリア
の注入は、フローティングゲートの下部に形成したドレ
イン領域を介して行われることを特徴とする請求項1に
記載の半導体装置。 - 【請求項4】 前記フローティングゲートを形成する第
1導電型の半導体はn型半導体であり、前記コントロー
ルゲートを形成する第2導電型の半導体はp型半導体で
あって、前記キャリアは電子であることを特徴とする請
求項1ないし3のいずれかに記載の半導体装置。 - 【請求項5】 フローティングゲートとコントロールゲ
ートとを備え、コントロールゲートに印加する電圧を制
御して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、半導体基板の上部に前記キャ
リアが透過可能な第1絶縁層を形成する工程と、この第
1絶縁層の上部に第1導電型からなる前記フローティン
グゲートを形成する工程と、前記フローティングゲート
の上部に第2絶縁層を介して前記第1導電型と異なる第
2導電型の半導体からなる前記コントロールゲートを形
成する工程と、前記フローティングゲートの両側部下方
の前記半導体基板に、半導体基板と異なる導電型のソー
ス領域とドレイン領域とを形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項6】 フローティングゲートとコントロールゲ
ートとを備え、コントロールゲートに印加する電圧を制
御して前記フローティングゲートに対するキャリアの注
入、放出により記憶動作を行う記憶素子を有する半導体
装置の製造方法において、第1絶縁層に覆われた半導体
基板の表層部に半導体基板と異なる導電型のドレイン領
域を形成する工程と、このドレイン領域の上部に前記第
1絶縁層からなるキャリアが透過可能なトンネル領域を
形成する工程と、少なくとも前記トンネル領域を覆って
前記第1絶縁層の上部に第1導電型の半導体からなる前
記フローティングゲートを形成する工程と、このフロー
ティングゲートの上部に、第2絶縁層を介して前記第1
導電型と異なる第2導電型の半導体からなる前記コント
ロールゲートを形成する工程と、前記フローティングゲ
ートの前記ドレイン領域と反対側の側部下方の前記半導
体基板に、ドレイン領域と同じ導電型のソース領域を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項7】 前記記憶素子は、電界効果トランジスタ
と一体に形成してあり、前記コントロールゲートを形成
する工程は、コントロールゲートをp型半導体により形
成する工程と、前記電界効果トランジスタのゲート電極
をn型半導体により形成する工程とを含むことを特徴と
することを特徴とする請求項5または6に記載の半導体
装置の製造方法。 - 【請求項8】 前記記憶素子はPMOSトランジスタ、
NMOSトランジスタと一体に形成してあり、前記コン
トロールゲートを形成する工程は、前記コントロールゲ
ートと前記PMOSトランジスタのゲート電極とをp型
半導体により形成する工程と、前記NMOSトランジス
タのゲート電極をn型半導体により形成する工程とを含
むことを特徴とする請求項5または6に記載の半導体装
置の製造方法。 - 【請求項9】 前記PMOSトランジスタのソース領域
とドレイン領域とは、前記コントロールゲートと前記P
MOSトランジスタのゲート電極との形成時に形成し、
前記NMOSトランジスタのソース領域とドレイン領域
とは、前記NMOSトランジスタのゲート電極の形成時
に形成することを特徴とする請求項8に記載の半導体装
置の製造方法。 - 【請求項10】 前記p型半導体と前記n型半導体と
は、フォトリソグラフィーにより所定部にフォトレジス
ト膜を形成したのち、所定のイオンビームによるイオン
注入により形成することを特徴とする請求項7ないし9
のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9097758A JPH10289957A (ja) | 1997-04-15 | 1997-04-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9097758A JPH10289957A (ja) | 1997-04-15 | 1997-04-15 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10289957A true JPH10289957A (ja) | 1998-10-27 |
Family
ID=14200787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9097758A Withdrawn JPH10289957A (ja) | 1997-04-15 | 1997-04-15 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10289957A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1997
- 1997-04-15 JP JP9097758A patent/JPH10289957A/ja not_active Withdrawn
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Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060822 |