JP2012146957A - 半導体不揮発性メモリ装置 - Google Patents

半導体不揮発性メモリ装置 Download PDF

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Abstract

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得ることを目的とする。
【解決手段】ドレイン領域内のトンネル領域には、ドレイン領域と同一の電位に固定されたドレイン領域に比べて不純物濃度の低い第２導電型の領域と、不純物濃度の低い第１導電型の領域とを形成し、不純物濃度の低い第２導電型の領域と、不純物濃度の低い第１導電型の領域のそれぞれの上面に、フローティングゲート電極への電子注入用と電子引き抜き用のトンネル絶縁膜を独立して設けた。また、データ書き換え時に印加されるストレスが偏らないように、電子引き抜き用のトンネル絶縁膜に比べて電子注入用のトンネル絶縁膜の面積を大きくあるいは厚くした。
【選択図】 図１

Description

本発明は、電子機器に用いられる電気的書き換え可能な半導体不揮発性メモリ装置に関する。
電気的書き換え可能な半導体不揮発性メモリセル（以下ＥＥＰＲＯＭセルと略す）は、基本的に以下のような構成を有する。即ち、Ｐ型シリコン基板上にチャネル領域を介してＮ型ソース領域とＮ型ドレイン領域が配置され、Ｎ型ドレイン領域上の一部にトンネル領域を設け、約１００Åあるいはそれ以下の薄いシリコン酸化膜あるはシリコン酸化膜とシリコン窒化膜の複合膜などからなるトンネル絶縁膜を介してフローティングゲート電極が形成され、フローティングゲート電極上には薄い絶縁膜からなるコントロール絶縁膜を介してコントロールゲート電極が形成されており、フローティングゲート電極はコントロールゲート電極と強く容量結合している。フローティングゲート電極は周囲から電気的に絶縁されており、その内部に電荷を長期間蓄えておくことができる。
フローティングゲート電極およびコントロールゲート電極は、チャネル領域上に延設されておりチャネル領域のコンダクタンスはフローティングゲート電極の電位によって変化する。したがって、フローティングゲート電極中の電化量を変えることにより情報を不揮発性で記憶することができる。トンネル領域を兼ねたドレイン領域にコントロールゲートに対して約１５Ｖ以上の電位差を与えることにより、トンネル電流を発生させ、フローティングゲートの電子をトンネル領域のトンネル絶縁膜を介してドレイン領域に放出したり、逆にフローティングゲート電極に電子を注入したりすることができる。
このようにして、フローティングゲートの電荷量を変化させて、不揮発性メモリとして機能させる。このようなＥＥＰＲＯＭセルをマトリクス状に多数配置して、メモリアレイを形成し、大容量の不揮発性メモリ半導体装置を得ることもできる。
ここで、特に電子を通過させるトンネル絶縁膜を有するトンネル領域は重要である。一方で数十万回に及ぶ多数回のメモリセル情報の書き換えを可能にし、他方でメモリ情報の数十年にわたる長期保存（電荷の保持）の要求に対して支配的な役目を果たす。
トンネル領域およびトンネル絶縁膜の信頼性改善策として、ドレイン領域と隣接して不純物濃度の異なるトンネル領域を設けて書き換え特性や保持特性を向上させる例も提案されている（例えば、特許文献１参照）。
特開平１−１６００５８号公報
しかしながら、改善例のようにドレイン領域と別に専用のトンネル領域を設ける半導体装置においては、占有面積が増大し半導体装置のコストアップに繋がるなどの問題点があり、また数十万回から数百万回に及ぶ多数回のメモリセル情報の書き換えを行う際には未だ信頼性が十分とならなかった。そこで、占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得ることを課題とする。
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
第１導電型の半導体領域表面の表面に、互いに間隔を置いて設けられた第２導電型のソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域表面であるチャネル形成領域と、前記ソース領域と前記ドレイン領域と前記チャネル形成領域の上にゲート絶縁膜を介して設けられたフローティングゲート電極と、前記フローティングゲート電極とコントロール絶縁膜を介して容量結合したコントロールゲート電極とからなる電気的書き換え可能な半導体不揮発性メモリにおいて、前記ドレイン領域内のトンネル領域には、前記ドレイン領域と同一の電位に固定された前記ドレイン領域に比べて不純物濃度の低い第２導電型の領域と、不純物濃度の低い第１導電型の領域とが形成されており、前記不純物濃度の低い第２導電型の領域と、前記不純物濃度の低い第１導電型の領域のそれぞれの上面には、トンネル絶縁膜が設けられている電気的書き換え可能な半導体不揮発性メモリ装置とした。
また、前記ドレイン領域内の前記不純物濃度の低い第２導電型の領域と、前記不純物濃度の低い第１導電型の領域とは、離間して設けられており、前記トンネル絶縁膜は、前記純物濃度の低い第２導電型の領域と、前記不純物濃度の低い第１導電型の領域との上部にそれぞれ別個に設けられている電気的書き換え可能な半導体不揮発性メモリ装置とした。
また、前記ドレイン領域内の前記不純物濃度の低い第２導電型の領域と、前記不純物濃度の低い第１導電型の領域とは隣接して設けられており、前記トンネル絶縁膜は、前記純物濃度の低い第２導電型の領域と、前記不純物濃度の低い第１導電型の領域との上部にまたがる形で共通の１つが設けられている電気的書き換え可能な半導体不揮発性メモリ装置とした。
また、前記純物濃度の低い第２導電型の領域上に設けられた前記トンネル絶縁膜の面積は、前記不純物濃度の低い第１導電型の領域上に設けられた前記トンネル絶縁膜の面積に比べて大きい電気的書き換え可能な半導体不揮発性メモリ装置とした。
また、前記純物濃度の低い第２導電型の領域上に設けられた前記トンネル絶縁膜の面積と、前記不純物濃度の低い第１導電型の領域上に設けられた前記トンネル絶縁膜の面積とは、前記フローティングゲート電極に前記純物濃度の低い第２導電型の領域から電子を注入する際、および、前記フローティングゲート電極から前記純物濃度の低い第１導電型の領域へ電子を引き抜く際に、単位面積あたりの電流密度が同一になる面積で設けられている電気的書き換え可能な半導体不揮発性メモリ装置とした。
また、前記純物濃度の低い第２導電型の領域上に設けられた前記トンネル絶縁膜の膜厚は、前記不純物濃度の低い第１導電型の領域上に設けられた前記トンネル絶縁膜の面積に比べて厚い電気的書き換え可能な半導体不揮発性メモリ装置とした。
また、前記純物濃度の低い第２導電型の領域上に設けられた前記トンネル絶縁膜の膜厚と、前記不純物濃度の低い第１導電型の領域上に設けられた前記トンネル絶縁膜の膜厚とは、前記フローティングゲート電極に前記純物濃度の低い第２導電型の領域から電子を注入する際、および、前記フローティングゲート電極から前記純物濃度の低い第１導電型の領域へ電子を引き抜く際に、単位面積あたりの電流密度が同一になる膜厚で設けられている電気的書き換え可能な半導体不揮発性メモリ装置とした。
このように、ドレイン領域からフローティングゲート電極へ電子を注入する場合と、フローティングゲート電極からドレイン領域へ電子を引き抜く場合とで、電子を通過させるトンネル絶縁膜の領域を異なるようにできるため、各領域においてデータの書き換えによってトンネル絶縁膜を通過する電子の総量をおよそ半減することができる。これによりトンネル絶縁膜の劣化を防止することができる。
これにより電気的書き換え可能な半導体不揮発性メモリ装置における書き換え特性や保持特性に顕著に影響を与えるトンネル絶縁膜の劣化を抑制し、高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得ることができる。
本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第１の実施例を示す模式的断面図である。 本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第２の実施例を示す模式的断面図である。 本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第３の実施例を示す模式的断面図である。 本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第４の実施例を示す模式的断面図である。 本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第５の実施例を示す模式的断面図である。 本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第６の実施例を示す模式的断面図である。 本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第７の実施例を示す模式的断面図である。
以下では図面を参考に発明を実施するための様々な形態を実施例に基づいて説明する。
図１は、本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第１の実施例を示す模式的断面図である。
第１導電型のＰ型のシリコン基板１０１表面に、互いに間隔を置いて第２導電型のＮ型のソース領域２０１とドレイン領域２０２とが設けられ、ソース領域２０１とドレイン領域２０２との間のＰ型のシリコン基板１０１表面であるチャネル形成領域を規定している。ソース領域２０１とドレイン領域２０２とチャネル形成領域の上には、例えばシリコン酸化膜からなる厚さ４００Åのゲート絶縁膜３０１を介してポリシリコンなどからなるフローティングゲート電極５０１が設けられ、フローティングゲート電極５０１上には、シリコン酸化膜やシリコン窒化膜あるいはそれらの複合膜などからなるコントロール絶縁膜６０１を介して容量結合したポリシリコンなどからなるコントロールゲート電極７０１が形成されている。
ドレイン領域２０２内のトンネル領域８０１の表面には、不純物濃度が低いＮ型の低不純物濃度領域９６１と同じく不純物濃度が低いＰ型の低不純物濃度領域９６２が、離間して設けられている。Ｎ型の低不純物濃度領域９６１の表面、およびＰ型の低不純物濃度領域９６２の表面には、シリコン酸化膜やシリコン窒化膜あるいはそれらの複合膜などからなる厚さ８０オングストローム程度の電子注入用のトンネル絶縁膜４０１、電子引き抜き用のトンネル絶縁膜４０２がそれぞれ設けられている。Ｎ型の低不純物濃度領域９６１と電子注入用のトンネル絶縁膜４０１とその上のフローティングゲート電極が注入領域８１１を形成し、Ｐ型の低不純物濃度領域９６２と引き抜き領域８１２と電子引き抜き用のトンネル絶縁膜４０２とその上のフローティングゲート電極が引き抜き領域８１２を形成している。
ここで、ドレイン領域２０２内のＮ型の低不純物濃度領域９６１と、Ｐ型の低不純物濃度領域９６２とは、ドレイン領域と概ね同電位になるように電気的に接続されている。また、Ｎ型の低不純物濃度領域９６１の不純物濃度と、Ｐ型の低不純物濃度領域９６２の不純物濃度は、それぞれ１立方センチメートル当たり１Ｅ１６ａｔｍｓ以下としてある。また、電子注入用のトンネル絶縁膜４０１、電子引き抜き用のトンネル絶縁膜４０２あるいはコントロール絶縁膜６０１の少なくとも一つは、シリコン酸化膜とシリコン窒化膜の複合膜としてある。
次にデータの書き換え時の動作を説明する。最初に、ドレイン領域２０２からフローティングゲート電極５０１に電荷（電子）を注入するには、ドレイン領域２０２に比べて、フローティングゲート電極５０１の電位を高く設定する。この場合、ドレイン領域２０２内のＮ型の低不純物濃度領域９６１の領域表面には電子が蓄積する方向の電界が印加されるので、Ｎ型の低不純物濃度領域９６１の表面に設けられた電子注入用のトンネル絶縁膜４０１には、フローティングゲート電極５０１とドレイン領域２０２との電位差がほぼ全て印加されて、Ｎ型の低不純物濃度領域９６１表面からフローティングゲート電極５０１へ電子が注入される。
一方、Ｐ型の低不純物濃度領域９６２の表面は、空乏層が広がる方向の電界が印加されるので、フローティングゲート電極５０１とドレイン領域２０２との電位差はＰ型の低不純物濃度領域９６２の表面に設けられた電子引き抜き用のトンネル絶縁膜４０２と空乏層とで分割されてしまい、トンネル絶縁膜４０２には、空乏層に印加される分の電圧を除いた電圧が印加される。そのため、Ｐ型の低不純物濃度領域９６２表面からは、フローティングゲート電極５０１へ電子が注入されにくいことになる。他方、Ｎ型の低不純物濃度領域９６１表面からはフローティングゲート電極５０１へ電子が注入されやすい。即ち、ドレイン領域２０２からフローティングゲート電極５０１への電子の注入は注入領域８１１において行われ、引き抜き領域８１２においては行われない。
続いて、フローティングゲート電極５０１から、ドレイン領域２０２に電荷を引く抜く場合には、上述のドレイン領域２０２からフローティングゲート電極５０１に電荷を注入する場合と逆に、ドレイン領域２０２内のＮ型の低不純物濃度領域９６１表面は空乏化するので、Ｎ型の低不純物濃度領域９６１の領域表面に設けられた電子注入用のトンネル絶縁膜４０１には、空乏層に印加される分の電圧を除いた電圧が印加されることになり、フローティングゲート電極５０１からＮ型の不純物濃度領域９６１表面への電子の引き抜きは行われにくい。これに対して、Ｐ型の低不純物濃度領域９６２の表面は、正孔が蓄積するので、Ｐ型の低不純物濃度領域９６２の表面に設けられた電子引き抜き用のトンネル絶縁膜４０２には、電位差がほぼ全て印加される。そのため、フローティングゲート電極５０１からＰ型の低不純物濃度領域９６２への電子の引き抜きは行われやすい。即ち、フローティングゲート電極５０１からドレイン領域への電子の引き抜きは引き抜き領域８１２のいて行われ、注入領域８１１においては行われない。
このように、ドレイン領域２０２からフローティングゲート電極５０１へ電子を注入する場合と、フローティングゲート電極５０１からドレイン領域２０２へ電子を引き抜く場合とで、電子を通過させるトンネル絶縁膜を電子注入用のトンネル絶縁膜４０１と電子引き抜き用のトンネル絶縁膜４０２とに分けることができ、それぞれのトンネル絶縁膜を通過する電子の総量をおよそ半減することができる。これによりトンネル絶縁膜の劣化を防止することができる。
本実施例では、ドレイン領域２０２内のＮ型の不純物濃度領域９６１とＰ型の低不純物濃度領域９６２とを離間して設け、電子注入用のトンネル絶縁膜４０１と電子引き抜き用のトンネル絶縁膜４０２とに分けて、Ｎ型の不純物濃度領域９６１とＰ型の低不純物濃度領域９６２との上部にそれぞれ別個に設けたため、注入領域と引き抜き領域は離間しており、それぞれの位置のトンネル絶縁膜が確実にフローティングゲート電極５０１への電子注入あるいはドレイン領域２０２への電子引き抜きを行うように役目を分担することができる。
また、ドレイン領域２０２内のＮ型の不純物濃度領域９６１とＰ型の低不純物濃度領域９６２の不純物濃度は、それぞれ１立方センチメートル当たり１Ｅ１６ａｔｍｓ以下としたので、データ書き換え時のドレイン領域２０２とフローティングゲート電極５０１との間の電位差により、容易に表面が空乏化することができる。また、電子注入用のトンネル絶縁膜４０１と電子引き抜き用のトンネル絶縁膜４０２あるいはコントロール絶縁膜６０１の少なくとも一つは、シリコン酸化膜とシリコン窒化膜の複合膜としてあるため、信頼性を向上させることができる。
図２は、本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第２の実施例を示す模式的断面図である。
図１に示した第１の実施例に比べて異なる点は、ドレイン領域２０２内のＮ型の低不物濃度領域９６１とＰ型の低不純物濃度領域９６２とが隣接して形成されており、電子注入用のトンネル絶縁膜４０１と電子引き抜き用のトンネル絶縁膜４０２はＮ型の低不純物濃度領域９６１とＰ型の低不純物濃度領域９６２との上部にまたがる形で共通の１つのウインドウ内に設けられている点である。従って、注入領域８１１と引き抜き領域８１２とは連続して配置されており、両者の境界はＮ型の低不純物濃度領域９６１とＰ型の低不純物濃度領域９６２とが接する接合の上にある。このような形態を取ることで、占有面積の縮小を図ることができる。構成のその他の部分の説明については、図１と同じ符号を付記することで説明に代える。
図３は、本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第３の実施例を示す模式的断面図である。
第１導電型のＰ型のシリコン基板１０１表面に、互いに間隔を置いて第２導電型のＮ型のソース領域２０１とドレイン領域２０２とが設けられ、ソース領域２０１とドレイン領域２０２との間のＰ型のシリコン基板１０１表面であるチャネル形成領域と、ソース領域２０１とドレイン領域２０２とチャネル形成領域の上には、例えばシリコン酸化膜からなる厚さ４００Åのゲート絶縁膜３０１を介してポリシリコンなどからなるフローティングゲート電極５０１が設けられ、フローティングゲート電極５０１上には、シリコン酸化膜やシリコン窒化膜あるいはそれらの複合膜などからなるコントロール絶縁膜６０１を介して容量結合したポリシリコンなどからなるコントロールゲート電極７０１が形成されている。
ドレイン領域２０２内のトンネル領域８０１上には、Ｎ型の低不純物濃度領域９６１とＰ型の低不純物濃度領域９６２が、離間して設けられており、Ｎ型の低不純物濃度領域９６１の表面、およびＰ型の低不純物濃度領域９６２の表面には、それぞれシリコン酸化膜やシリコン窒化膜あるいはそれらの複合膜などからなる厚さ８０オングストローム程度の電子注入用のトンネル絶縁膜４０１、電子引き抜き用のトンネル絶縁膜４０２が設けられている。
ここで、Ｎ型の低不純物濃度領域９６１の表面、に設けられた電子注入用のトンネル絶縁膜４０１の面積は、Ｐ型の低不純物濃度領域９６２の表面に設けられた電子引き抜き用のトンネル絶縁膜４０２の面積に比べて大きくなるように形成してある。即ち、注入領域８１１の方が引き抜き領域８１２よりも大きくなっている。これは、データの書き換え時、ドレイン領域２０２からフローティングゲート電極５０１に電荷を注入する場合には、ドレイン領域２０２に比べてフローティングゲート電極の電位が高く設定されるが、その際にフローティングゲート電極５０１とドレイン領域２０２との間にかかる電圧は、フローティングゲート電極５０１から、ドレイン領域２０２に電荷を引き抜く場合にフローティングゲート電極５０１とドレイン領域２０２との間にかかる電圧に比べて大きな電圧となるために、フローティングゲート電極５０１への電子注入を行う側のトンネル酸化膜（電子注入用のトンネル酸化膜４０１）を通過する単位面積あたりの電流密度が大きくなってしまい、偏ったストレスが生じ、劣化を早めるのを防止するためである。
上述のドレイン領域２０２からフローティングゲート電極５０１に電子を注入する時とフローティングゲート電極５０１からドレイン領域２０２へ電子を引き抜き時との電位の差は、印加電圧の経路の違いに拠るものである。フローティングゲート電極５０１から、ドレイン領域２０２に電荷を引き抜く場合には、図示しないが、データ書換えを行うメモリセルを選択するためのセレクトゲートトランジスタを経由するが、その際にバックゲート電圧によるセレクトゲートトランジスタの閾値上昇により、その分、セレクトゲートトランジスタを経由して印加されるデータ書き換え用の電圧が低下した形でドレイン領域２０２に印加されるためである。
図３に示した第３の実施例においては、Ｎ型の低不純物濃度領域９６１の表面に設けられた電子注入用のトンネル絶縁膜４０１の面積を、Ｐ型の低不純物濃度領域９６２の表面に設けられた電子引き抜き用のトンネル絶縁膜４０２の面積に比べて大きく形成することで、データの書き換え時にフローティングゲート電極５０１へ電子注入を行う側のトンネル酸化膜に偏ったストレスが生じてしまうことを防止し、劣化を抑制することができる。
図３の例では、Ｎ型の低不純物濃度領域９６１の表面、に設けられた電子注入用のトンネル絶縁膜４０１の面積は、Ｐ型の低不純物濃度領域９６２の表面に設けられた電子引き抜き用のトンネル絶縁膜４０２の面積に比べて大きくなるように図示したが、望ましくは、ドレイン領域２０２からフローティングゲート電極５０１に電子を注入する時とフローティングゲート電極５０１からドレイン領域２０２へ電子を引き抜き時の電位の差に応じて、電子注入用のトンネル絶縁膜４０１と電子引き抜き用のトンネル絶縁膜４０２の面積比を設定して、電子注入用のトンネル絶縁膜４０１と電子引き抜き用のトンネル絶縁膜４０２のどちら側も、同じ電流密度となるように設定することがより良い。その他の説明については、図１と同じ符号を付記することで説明に代える。
図４は、本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第４の実施例を示す模式的断面図である。
図１に示した第一の実施例と異なる点は、Ｎ型の低不純物濃度領域９６１の表面、に設けられた電子注入用のトンネル絶縁膜４０１の膜厚が、Ｐ型の低不純物濃度領域９６２の表面に設けられた電子引き抜き用のトンネル絶縁膜４０２の膜厚に比べて厚く形成してある点である。注入領域８１１と引き抜き領域８１２の大きさは同じである。
第３の実施例で説明したとおり、データの書き換え時、ドレイン領域２０２からフローティングゲート電極５０１に電荷を注入する場合には、ドレイン領域２０２に比べてフローティングゲート電極の電位が高く設定されるが、その際にフローティングゲート電極５０１とドレイン領域２０２との間にかかる電圧は、フローティングゲート電極５０１から、ドレイン領域２０２に電荷を引き抜く場合にフローティングゲート電極５０１とドレイン領域２０２との間にかかる電圧に比べて大きな電圧となる。
図４に示した第４の実施例では、Ｎ型の低不純物濃度領域９６１の表面、に設けられた電子注入用のトンネル絶縁膜４０１の膜厚は、Ｐ型の低不純物濃度領域９６２の表面に設けられた電子引き抜き用のトンネル絶縁膜４０２の膜厚に比べて厚く形成してある。このため、データの書き換え時、フローティングゲート電極５０１へ電子注入を行う側のトンネル酸化膜に偏ったストレスが生じてしまうことを防止し、劣化を抑制することができる。
図４の例では、Ｎ型の低不純物濃度領域９６１の表面、に設けられた電子注入用のトンネル絶縁膜４０１の厚さは、Ｐ型の低不純物濃度領域９６２の表面に設けられた電子引き抜き用のトンネル絶縁膜４０２の厚さに比べて厚くなるように図示したが、望ましくは、ドレイン領域２０２からフローティングゲート電極５０１に電子を注入する時とフローティングゲート電極５０１からドレイン領域２０２へ電子を引き抜き時の電位の差に応じて、電子注入用のトンネル絶縁膜４０１と電子引き抜き用のトンネル絶縁膜４０２の膜厚比を設定して、電子注入用のトンネル絶縁膜４０１と電子引き抜き用のトンネル絶縁膜４０２のどちら側も、同じ電流密度となるように設定することがより良い。その他の説明については、図１と同じ符号を付記することで説明に代える。
図５は、本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第５の実施例を示す模式的断面図である。
第１導電型のＰ型のシリコン基板１０１表面に、互いに間隔を置いて第２導電型のＮ型のソース領域２０１とドレイン領域２０２とが設けられ、ソース領域２０１とドレイン領域２０２との間のＰ型のシリコン基板１０１表面であるチャネル形成領域と、ソース領域２０１とドレイン領域２０２とチャネル形成領域の上には、例えばシリコン酸化膜からなる厚さ４００Åのゲート絶縁膜３０１を介してポリシリコンなどからなるフローティングゲート電極５０１が設けられ、フローティングゲート電極５０１上には、シリコン酸化膜やシリコン窒化膜あるいはそれらの複合膜などからなるコントロール絶縁膜６０１を介して容量結合したポリシリコンなどからなるコントロールゲート電極７０１が形成されている。
ドレイン領域２０２内のトンネル領域８０１上には、シリコン酸化膜やシリコン窒化膜あるいはそれらの複合膜などからなる厚さ８０オングストローム程度のトンネル絶縁膜４０１および４０２が離間して設けられている。そして、離間したトンネル絶縁膜４０１および４０２上には、それぞれポリシリコンなどからなるＰ型の低不純物濃度のフローティングゲート電極５５１と、Ｎ型の低不純物濃度のフローティングゲート電極５５２が形成されており、図示しないが、ポリシリコンあるいは他の配線材料などにより互いに概ね同じ電位になるよう電気的に接続されている。さらに、フローティングゲート電極５０１ともフローティングゲート電極５０１から延伸されたポリシリコンなどにより同様に電気的に接続されていて、これらは概ね同電位となっている。Ｐ型の低不純物濃度のフローティングゲート電極５５１とその下のトンネル絶縁膜４０１とその下のドレイン領域の一部が注入領域８１１を構成し、Ｎ型の低不純物濃度のフローティングゲート電極５５２とその下のトンネル絶縁膜４０２とその下のドレイン領域の一部が引き抜き領域８１２を構成している。
また、Ｐ型の低不純物濃度のフローティングゲート電極５５１と、Ｎ型の低不純物濃度のフローティングゲート電極５５２の不純物濃度は、それぞれ１立方センチメートル当たり１Ｅ１６ａｔｍｓ以下としてある。また、トンネル絶縁膜４０１あるいはコントロール絶縁膜６０１の少なくとも一つは、シリコン酸化膜とシリコン窒化膜の複合膜としてある。
本実施例では、書き換え特性や保持特性に顕著に影響を与えるトンネル領域８０１において、ドレイン領域２０２の表面に離間して形成されたトンネル絶縁膜４０１および４０２上に、Ｐ型の低不純物濃度のフローティングゲート電極５５１と、Ｎ型の低不純物濃度のフローティングゲート電極５５２がそれぞれ形成されることになる。
次にデータの書き換え時の動作を説明する。最初に、ドレイン領域２０２からフローティングゲート電極に電荷を注入する場合には、ドレイン領域２０２に比べてフローティングゲート電極５０１の電位を高く設定する。この場合、Ｐ型の低不純物濃度のフローティングゲート電極５５１のトンネル絶縁膜４０１側の界面には、電子が蓄積する方向の電界が印加されるので、Ｐ型の低不純物濃度のフローティングゲート電極５５１の下面に設けられているトンネル絶縁膜４０１には、フローティングゲート電極５５１とドレイン領域２０２との電位差がほぼ全て印加されて、ドレイン領域表面２０２からＰ型の低い不純物濃度のフローティングゲート電極５５１へ電子が注入される。
一方、Ｎ型の低不純物濃度のフローティングゲート電極５５２のトンネル絶縁膜４０２側の界面には空乏層が広がる方向の電界が印かされるので、Ｎ型の低不純物濃度のフローティングゲート電極５５２の下面に設けられたトンネル絶縁膜４０２には、空乏層に印加される分の電圧を除いた電圧が印加される。そのため、ドレイン領域２０２表面からＮ型の低不純物濃度のフローティングゲート電極５５２へは電子が注入されにくいことになる。他方、ドレイン領域２０２表面からＰ型の低不純物濃度のフローティングゲート電極５５１へは電子が注入されやすい。
次に、フローティングゲート電極５０１から、ドレイン領域２０２に電荷を引き抜く場合には、上述のドレイン領域２０２からフローティングゲート電極５０１に電荷を注入する場合と逆に、Ｐ型の低不純物濃度のフローティングゲート電極５５１のトンネル絶縁膜４０１側の界面には空乏層が広がるので、トンネル絶縁膜４０１には、空乏層に印加される分の電圧を除いた電圧が印加されて、フローティングゲート電極５０１からドレイン領域２０２への電子の引き抜きは行われにくい。これに対して、Ｎ型の低不純物濃度のフローティングゲート電極５５２のトンネル絶縁膜４０２側の界面には、電子が蓄積するので、Ｎ型の低不純物濃度のフローティングゲート電極５５２の下面に設けられているトンネル絶縁膜４０２には、電位差がほぼ全て印加されるため、フローティングゲート電極５０１からドレイン領域２０２への電子の引き抜きは行われやすい。
このように、ドレイン領域２０２からフローティングゲート電極５０１へ電子を注入する場合と、フローティングゲート電極５０１からドレイン領域２０２へ電子を引き抜く場合とで、電子を通過させるトンネル絶縁膜４０１および４０２を使い分けることができるため、各領域におけるデータの書き換えによってトンネル絶縁膜を通過する電子の総量を従来の構造に比べ半減することができる。これによりトンネル絶縁膜４０１の劣化を防止することができる。
ここで、Ｐ型の低不純物濃度のフローティングゲート電極５５１とＮ型低い不純物濃度のフローティングゲート電極５５２とは、離間して形成されたトンネル絶縁膜４０１および４０２の上にそれぞれ離間して配置したため、それぞれのトンネル絶縁膜４０１が確実にフローティングゲート電極５０１への電子注入あるいはドレイン領域２０２への電子引き抜きの役目を分担して果たすことができる。
また、Ｐ型の低不純物濃度のフローティングゲート電極５５１の不純物濃度と、Ｎ型の低不純物濃度のフローティングゲート電極５５２の不純物濃度は、それぞれ１立方センチメートル当たり１Ｅ１６ａｔｍｓ以下としたため、データ書き換え時のドレイン領域２０２とフローティングゲート電極５０１との間の電位差により容易に表面が空乏化することができる。
また、トンネル絶縁膜４０１あるいはコントロール絶縁膜６０１の少なくとも一つを、シリコン酸化膜とシリコン窒化膜の複合膜とすることで、信頼性を向上させることが可能となる。
図６は、本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第６の実施例を示す模式的断面図である。
図５に示した第１の実施例と比べて異なる点は、Ｐ型の低い不純物濃度のフローティングゲート電極５５１とＮ型の低い不純物濃度のフローティングゲート電極５５２とは、連続して形成された同一のトンネル絶縁膜４０１上に隣接して配置した点である。これによって占有面積を縮小することができる。その他の説明については、図５と同じ符号を付記することで説明に代える。
図７は、本発明による電気的書き換え可能な半導体不揮発性メモリ装置の第７の実施例を示す模式的断面図である。
図６に示した第６の実施例と比べて異なる点は、Ｐ型の低い不純物濃度のフローティングゲート電極５５１とＮ型の低い不純物濃度のフローティングゲート電極５５２とは、シリサイド領域５６１により互いに電気的に同電位になるよう接続されている点である。これによって、新たな専用の配線を必要とせず、占有面積の増大を防止しながら低抵抗でＰ型の低い不純物濃度のフローティングゲート電極５５１とＮ型の低い不純物濃度のフローティングゲート電極５５２を電気的に接続するとともに、フローティングゲート電極５０１とも低抵抗で同電位に結ぶことができる。その他の説明については、図５、図６と同じ符号を付記することで説明に代える。
以上、説明したように、本発明によるこれらの手段によって、電気的書き換え可能な半導体不揮発性メモリ装置における書き換え特性や保持特性に顕著に影響を与えるトンネル絶縁膜の劣化を抑制し、高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得ることができる。
１０１ Ｐ型のシリコン基板
２０１ ソース領域
２０２ ドレイン領域
３０１ ゲート絶縁膜
４０１ 電子注入用のトンネル絶縁膜
４０２ 電子引き抜き用のトンネル絶縁膜
５０１ フローティングゲート電極
５５１ Ｐ型の低い不純物濃度のフローティングゲート電極
５５２ Ｎ型の低い不純物濃度のフローティングゲート電極
５６１ シリサイド領域
６０１ コントロール絶縁膜
７０１ コントロールゲート電極
８０１ トンネル領域
８１１ 注入領域
８１２ 引き抜き領域
９６１ Ｎ型の低不純物濃度領域
９６２ Ｐ型の低不純物濃度領域

Claims (16)

  1. 第１導電型の半導体基板と、
    前記半導体基板の表面近傍に、互いに間隔を置いて設けられた第２導電型のソース領域とドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面であるチャネル形成領域と、
    前記ソース領域と前記ドレイン領域と前記チャネル形成領域の上にゲート絶縁膜を介して設けられたフローティング電極と、
    前記フローティングゲート電極とコントロール絶縁膜を介して設けられた、前記フローティングゲートと容量結合しているコントロールゲート電極と、
    前記フローティングゲート電極と前記ドレイン領域の間に設けられた、電子を前記ドレイン領域から前記フローティングゲート電極へ注入するためにのみ使用される注入領域と、電子を前記フローティングゲート電極から前記ドレイン領域へ引き抜くためにのみ使用される引き抜き領域と、
    を有し、
    前記注入領域と前記引き抜き領域とは異なるトンネル絶縁膜をそれぞれ有し、前記注入領域と前記引き抜き領域とは導電型の異なる領域を前記フローティングゲート領域の一部あるいは前記ドレイン領域の一部のいずれか一方に有することで区別される電気的書き換え可能な半導体不揮発性メモリ装置。
  2. 前記注入領域は、前記ドレイン領域の表面に設けられた、前記ドレイン領域と同一の電位に固定された、前記ドレイン領域に比べて不純物濃度の低い第２導電型の領域とその上に設けられた第１のトンネル絶縁膜とを有し、
    前記引き抜き領域は、前記ドレイン領域の表面に設けられた、前記ドレイン領域と同一の電位に固定された、前記ドレイン領域に比べて不純物濃度の低い第１導電型の領域とその上に設けられた第２のトンネル絶縁膜とを有している請求項１記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  3. 前記ドレイン領域内の前記不純物濃度の低い第２導電型の領域と、前記不純物濃度の低い第１導電型の領域とは、離間して設けられており、前記第１および第２のトンネル絶縁膜は、前記純物濃度の低い第２導電型の領域と、前記不純物濃度の低い第１導電型の領域との上部にそれぞれ別個に設けられている請求項２記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  4. 前記ドレイン領域内の前記不純物濃度の低い第２導電型の領域と、前記不純物濃度の低い第１導電型の領域とは隣接して設けられており、前記第１および第２のトンネル絶縁膜は、前記純物濃度の低い第２導電型の領域と、前記不純物濃度の低い第１導電型の領域との上部にまたがる形で共通した１つのトンネル絶縁膜として設けられている請求項２記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  5. 前記ドレイン領域内の前記不純物濃度の低い第２導電型の領域の不純物濃度と、前記不純物濃度の低い第１導電型の領域の不純物濃度は、それぞれ１立方センチメートル当たり１Ｅ１６ａｔｍｓ以下である請求項２記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  6. 前記トンネル絶縁膜あるいは前記コントロール絶縁膜の少なくとも一つは、シリコン酸化膜とシリコン窒化膜の複合膜である請求項２記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  7. 前記純物濃度の低い第２導電型の領域上に設けられた前記第１のトンネル絶縁膜の面積は、前記不純物濃度の低い第１導電型の領域上に設けられた前記第２のトンネル絶縁膜の面積に比べて大きい請求項２記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  8. 前記純物濃度の低い第２導電型の領域上に設けられた前記第１のトンネル絶縁膜の面積と、前記不純物濃度の低い第１導電型の領域上に設けられた前記第２のトンネル絶縁膜の面積とは、前記フローティングゲート電極に前記純物濃度の低い第２導電型の領域から電子を注入する際、および、前記フローティングゲート電極から前記純物濃度の低い第１導電型の領域へ電子を引き抜く際に、単位面積あたりの電流密度が同一になる面積で設けられている請求項２記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  9. 前記純物濃度の低い第２導電型の領域上に設けられた前記第１のトンネル絶縁膜の膜厚は、前記不純物濃度の低い第１導電型の領域上に設けられた前記第２のトンネル絶縁膜の面積に比べて厚い請求項２記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  10. 前記純物濃度の低い第２導電型の領域上に設けられた前記第１のトンネル絶縁膜の膜厚と、前記不純物濃度の低い第１導電型の領域上に設けられた前記第２のトンネル絶縁膜の膜厚とは、前記フローティングゲート電極に前記純物濃度の低い第２導電型の領域から電子を注入する際、および、前記フローティングゲート電極から前記純物濃度の低い第１導電型の領域へ電子を引き抜く際に、単位面積あたりの電流密度が同一になる膜厚で設けられている請求項２記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  11. 前記注入領域は、前記フローティングゲート電極と電気的に接続された、第１導電型の低不純物濃度のフローティングゲート電極とその下に設けられた第１のトンネル絶縁膜とを有し、
    前記引き抜き領域は、前記フローティングゲート電極と電気的に接続された、第２導電型の低不純物濃度のフローティングゲート電極とその下に設けられた第２のトンネル絶縁膜とを有している請求項１記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  12. 前記第１導電型の低不純物濃度のフローティングゲート電極と前記第２導電型の低い不純物濃度のフローティングゲート電極とは、離間して形成された前記第１および第２のトンネル絶縁膜上にそれぞれ離間して配置されている請求項１１記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  13. 前記第１導電型の低い不純物濃度のフローティングゲート電極と前記第２導電型の低い不純物濃度のフローティングゲート電極とは、前記第１および第２のトンネル絶縁膜とが連続して形成された同一の前記トンネル絶縁膜上に隣接して配置されている請求項１１記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  14. 前記第１導電型の低い不純物濃度のフローティングゲート電極の不純物濃度と、前記第２導電型の低い不純物濃度のフローティングゲート電極の不純物濃度は、それぞれ１立方センチメートル当たり１Ｅ１６ａｔｍｓ以下である請求項１１記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  15. 前記第１導電型の低い不純物濃度のフローティングゲート電極と前記第２導電型の低い不純物濃度のフローティングゲート電極とは、シリサイド領域により互いに電気的に同電位になるよう接続されている請求項１１記載の電気的書き換え可能な半導体不揮発性メモリ装置。
  16. 前記トンネル絶縁膜あるいは前記コントロールゲート絶縁膜の少なくとも一つは、シリコン酸化膜とシリコン窒化膜の複合膜である請求項１１記載の電気的書き換え可能な半導体不揮発性メモリ装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090312B2 (en) 2015-12-29 2018-10-02 Toshiba Memory Corporation Semiconductor memory device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8658495B2 (en) * 2012-03-08 2014-02-25 Ememory Technology Inc. Method of fabricating erasable programmable single-poly nonvolatile memory
US9850841B2 (en) 2013-12-11 2017-12-26 General Electric Company System and program product for controlling exhaust gas temperature of engine system
EP3412623B1 (en) 2016-02-05 2024-01-03 Suntory Holdings Limited Purification method

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61281558A (ja) * 1985-06-07 1986-12-11 Toshiba Corp Ｍｏｓ型半導体装置
JPH01160058A (ja) * 1987-12-16 1989-06-22 Seiko Instr & Electron Ltd 半導体不揮発性メモリ
JPH06140602A (ja) * 1992-10-26 1994-05-20 Victor Co Of Japan Ltd 半導体装置の製造方法
JPH08125036A (ja) * 1994-10-24 1996-05-17 Sony Corp マスクｒｏｍ装置およびその製造方法
JPH1056090A (ja) * 1996-05-17 1998-02-24 Siemens Ag 補償注入層を有する半導体デバイス及びその製造方法
JPH10289957A (ja) * 1997-04-15 1998-10-27 Seiko Epson Corp 半導体装置およびその製造方法
JP2000315741A (ja) * 1999-04-30 2000-11-14 Asahi Kasei Microsystems Kk 不揮発性半導体記憶装置
JP2004055098A (ja) * 2002-07-24 2004-02-19 Renesas Technology Corp 不揮発性メモリの記憶システム
JP2004071077A (ja) * 2002-08-07 2004-03-04 Denso Corp 不揮発性半導体メモリのデータ書換方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2663863B2 (ja) * 1994-04-19 1997-10-15 日本電気株式会社 不揮発性半導体記憶装置
US6121655A (en) * 1997-12-30 2000-09-19 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
JP3073725B2 (ja) * 1998-11-24 2000-08-07 株式会社日立製作所 半導体集積回路装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61281558A (ja) * 1985-06-07 1986-12-11 Toshiba Corp Ｍｏｓ型半導体装置
JPH01160058A (ja) * 1987-12-16 1989-06-22 Seiko Instr & Electron Ltd 半導体不揮発性メモリ
JPH06140602A (ja) * 1992-10-26 1994-05-20 Victor Co Of Japan Ltd 半導体装置の製造方法
JPH08125036A (ja) * 1994-10-24 1996-05-17 Sony Corp マスクｒｏｍ装置およびその製造方法
JPH1056090A (ja) * 1996-05-17 1998-02-24 Siemens Ag 補償注入層を有する半導体デバイス及びその製造方法
JPH10289957A (ja) * 1997-04-15 1998-10-27 Seiko Epson Corp 半導体装置およびその製造方法
JP2000315741A (ja) * 1999-04-30 2000-11-14 Asahi Kasei Microsystems Kk 不揮発性半導体記憶装置
JP2004055098A (ja) * 2002-07-24 2004-02-19 Renesas Technology Corp 不揮発性メモリの記憶システム
JP2004071077A (ja) * 2002-08-07 2004-03-04 Denso Corp 不揮発性半導体メモリのデータ書換方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090312B2 (en) 2015-12-29 2018-10-02 Toshiba Memory Corporation Semiconductor memory device

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