CN102544021B - 半导体非易失性存储器装置 - Google Patents
半导体非易失性存储器装置 Download PDFInfo
- Publication number
- CN102544021B CN102544021B CN201110452895.9A CN201110452895A CN102544021B CN 102544021 B CN102544021 B CN 102544021B CN 201110452895 A CN201110452895 A CN 201110452895A CN 102544021 B CN102544021 B CN 102544021B
- Authority
- CN
- China
- Prior art keywords
- impurity concentration
- conductivity type
- gate electrode
- region
- low impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 239000012535 impurity Substances 0.000 claims abstract description 160
- 239000012212 insulator Substances 0.000 claims abstract description 114
- 230000005611 electricity Effects 0.000 claims abstract description 46
- 238000002347 injection Methods 0.000 claims abstract description 45
- 239000007924 injection Substances 0.000 claims abstract description 45
- 238000000605 extraction Methods 0.000 claims abstract description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- 239000002131 composite material Substances 0.000 claims description 13
- 239000012528 membrane Substances 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明的目的在于，不增加占有面积就抑制隧道绝缘膜的劣化而得到拥有高可靠性的能够电重写的半导体非易失性存储器装置。在漏极区域内的隧道区域，形成固定为与漏极区域相同的电位的与漏极区域相比杂质浓度较低的第2导电型的区域和杂质浓度较低的第1导电型的区域，在杂质浓度低的第2导电型的区域和杂质浓度低的第1导电型的区域的各自的上表面，独立地设有向浮置栅极电极的电子注入用和电子抽出用的隧道绝缘膜。另外，与电子抽出用的隧道绝缘膜相比而增大电子注入用的隧道绝缘膜的面积或使其增厚，使得在数据重写时施加的应力不偏于一方。
Description
技术领域
本发明涉及用于电子设备的能够电重写的半导体非易失性存储器装置。
背景技术
作为能够电重写的半导体非易失性存储器装置的基础的单位是存储器单元，基本上具有如下的构成。即，在P型硅衬底上，隔着沟道区域而配置有N型源极区域和N型漏极区域，在N型漏极区域上的一部分设有隧道区域，隔着由约或以下的薄的硅氧化膜或硅氧化膜和硅氮化膜的复合膜等构成的隧道绝缘膜而形成有浮置栅极电极，在浮置栅极电极上，隔着由薄的绝缘膜构成的控制绝缘膜而形成有控制栅极电极，浮置栅极电极与控制栅极电极强烈地电容耦合。浮置栅极电极与周围电绝缘，能够在浮置栅极电极的内部预先长时间积蓄电荷。
浮置栅极电极和控制栅极电极在沟道区域上延伸设置，沟道区域的电导根据浮置栅极电极的电位而变化。所以，能够通过改变浮置栅极电极中的电化量而使信息非易失性地存储。通过在兼作隧道区域的漏极区域对控制栅极施加约15V以上的电位差，从而能够产生隧道电流而将浮置栅极的电子经由隧道区域的隧道绝缘膜而放出至漏极区域或相反将电子注入浮置栅极电极。
这样，使浮置栅极的电荷量变化，作为非易失性存储器而起作用。将许多这样的存储器单元以矩阵状配置，形成存储器阵列，也能够得到大容量的半导体非易失性存储器装置。
在此，具有使电子通过的隧道绝缘膜的隧道区域尤其重要。一方面，能够进行达到数十万次的多次的存储器单元信息的重写，另一方面，针对存储器信息的经过数十年的长期保存(电荷的保持)的要求而起主要作用。
作为隧道区域和隧道绝缘膜的可靠性改善策略，还提出了与漏极区域邻接而设置杂质浓度不同的隧道区域并使重写特性、保持特性提高的示例(例如，参照专利文献1)。
专利文献1：日本特开平1-160058号公报
发明内容
然而，在如改善示例那样与漏极区域分别设置专用的隧道区域的半导体装置中，存在占有面积增大导致半导体装置的成本上升等问题点，另外，在进行达到数十万次至数百万次的多次的存储器单元信息的重写时，可靠性仍不足。于是，以不增加占有面积就抑制隧道绝缘膜的劣化而得到拥有高可靠性的能够电重写的半导体非易失性存储器装置为课题。
为了解决上述问题点，本发明如以下那样构成半导体装置。
一种能够电重写的半导体非易失性存储器装置，包括：互相隔开间隔而设在第1导电型的半导体区域表面的表面的第2导电型的源极区域和漏极区域，作为所述源极区域和所述漏极区域之间的所述半导体区域表面的沟道形成区域，隔着栅极绝缘膜而设在所述源极区域、所述漏极区域以及所述沟道形成区域上的浮置栅极电极，以及隔着控制绝缘膜而与所述浮置栅极电极电容耦合的控制栅极电极，在该能够电重写的半导体非易失性存储器中，在所述漏极区域内的隧道区域，形成有被固定为与所述漏极区域相同电位的、与所述漏极区域相比杂质浓度较低的第2导电型的区域和杂质浓度较低的第1导电型的区域，在所述杂质浓度低的第2导电型的区域和所述杂质浓度低的第1导电型的区域的各自的上表面，设有隧道绝缘膜。
另外，为这样的能够电重写的半导体非易失性存储器装置：所述漏极区域内的所述杂质浓度低的第2导电型的区域与所述杂质浓度低的第1导电型的区域离开而设置，所述隧道绝缘膜分别个别地设在所述杂质浓度低的第2导电型的区域和所述杂质浓度低的第1导电型的区域的上部。
另外，为这样的能够电重写的半导体非易失性存储器装置：所述漏极区域内的所述杂质浓度低的第2导电型的区域与所述杂质浓度低的第1导电型的区域邻接而设置，所述隧道绝缘膜以横跨所述杂质浓度低的第2导电型的区域和所述杂质浓度低的第1导电型的区域的上部的形式设有共同的1个。
另外，为这样的能够电重写的半导体非易失性存储器装置：设在所述杂质浓度低的第2导电型的区域上的所述隧道绝缘膜的面积与设在所述杂质浓度低的第1导电型的区域上的所述隧道绝缘膜的面积相比较大。
另外，为这样的能够电重写的半导体非易失性存储器装置：设在所述杂质浓度低的第2导电型的区域上的所述隧道绝缘膜的面积和设在所述杂质浓度低的第1导电型的区域上的所述隧道绝缘膜的面积，以在将电子从所述杂质浓度低的第2导电型的区域注入所述浮置栅极电极时和将电子从所述浮置栅极电极向所述杂质浓度低的第1导电型的区域抽出时每单位面积的电流密度成为相同的面积来设置。
另外，为这样的能够电重写的半导体非易失性存储器装置：设在所述杂质浓度低的第2导电型的区域上的所述隧道绝缘膜的膜厚与设在所述杂质浓度低的第1导电型的区域上的所述隧道绝缘膜的膜厚相比较厚。
另外，为这样的能够电重写的半导体非易失性存储器装置：设在所述杂质浓度低的第2导电型的区域上的所述隧道绝缘膜的膜厚和设在所述杂质浓度低的第1导电型的区域上的所述隧道绝缘膜的膜厚，以在将电子从所述杂质浓度低的第2导电型的区域注入所述浮置栅极电极时和将电子从所述浮置栅极电极向所述杂质浓度低的第1导电型的区域抽出时每单位面积的电流密度成为相同的膜厚来设置。
这样，在将电子从漏极区域向浮置栅极电极注入的情况和将电子从浮置栅极电极向漏极区域抽出的情况下，能够让使电子通过的隧道绝缘膜的区域不同，因而能够将在各区域由于数据的重写而通过隧道绝缘膜的电子的总量大概减半。由此，能够防止隧道绝缘膜的劣化。
由此，能够抑制对能够电重写的半导体非易失性存储器装置的重写特性、保持特性显著地造成影响的隧道绝缘膜的劣化，得到拥有高可靠性的能够电重写的半导体非易失性存储器装置。
附图说明
图1是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第1实施例的示意性剖面图。
图2是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第2实施例的示意性剖面图。
图3是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第3实施例的示意性剖面图。
图4是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第4实施例的示意性剖面图。
图5是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第5实施例的示意性剖面图。
图6是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第6实施例的示意性剖面图。
图7是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第7实施例的示意性剖面图。
附图标记说明
101P型的硅衬底；201源极区域；202漏极区域；301栅极绝缘膜；401电子注入用的隧道绝缘膜；402电子抽出用的隧道绝缘膜；501浮置栅极电极；551P型的低杂质浓度的浮置栅极电极；552N型的低杂质浓度的浮置栅极电极；561硅化物区域；601控制绝缘膜；701控制栅极电极；801隧道区域；811注入区域；812抽出区域；961N型的低杂质浓度区域；962P型的低杂质浓度区域。
具体实施方式
以下，以附图为参考，基于实施例说明用于实施发明的各种方式。
图1是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第1实施例的示意性剖面图。
在第1导电型的P型的硅衬底101表面，互相隔开间隔而设有第2导电型的N型的源极区域201和漏极区域202，规定作为源极区域201和漏极区域202之间的P型的硅衬底101表面的沟道形成区域。在源极区域201、漏极区域202以及沟道形成区域上，隔着例如由硅氧化膜构成的厚度的栅极绝缘膜301而设有由多晶硅等构成的浮置栅极电极501，在浮置栅极电极501上，形成有隔着由硅氧化膜或硅氮化膜或者它们的复合膜等构成的控制绝缘膜601而电容耦合的由多晶硅等构成的控制栅极电极701。
在漏极区域202内的隧道区域801的表面，杂质浓度低的N型的低杂质浓度区域961和同样杂质浓度低的P型的低杂质浓度区域962离开而设置。在N型的低杂质浓度区域961的表面和P型的低杂质浓度区域962的表面，分别设有由硅氧化膜、硅氮化膜或者它们的复合膜等构成的厚度80埃左右的电子注入用的隧道绝缘膜401和电子抽出用的隧道绝缘膜402。N型的低杂质浓度区域961、电子注入用的隧道绝缘膜401以及其上的浮置栅极电极形成注入区域811，P型的低杂质浓度区域962、抽出区域812、电子抽出用的隧道绝缘膜402以及其上的浮置栅极电极形成抽出区域812。
在此，漏极区域202内的N型的低杂质浓度区域961和P型的低杂质浓度区域962电连接，从而成为与漏极区域大概相同的电位。另外，N型的低杂质浓度区域961的杂质浓度和P型的低杂质浓度区域962的杂质浓度分别为每1立方厘米1E16atms以下。另外，电子注入用的隧道绝缘膜401、电子抽出用的隧道绝缘膜402或控制绝缘膜601的至少一个为硅氧化膜和硅氮化膜的复合膜。
接着，说明数据重写时的动作。最初，为了将电荷(电子)从漏极区域202注入浮置栅极电极501，与漏极区域202相比，将浮置栅极电极501的电位设定得较高。在这种情况下，由于电子蓄积方向的电场施加至漏极区域202内的N型的低杂质浓度区域961的区域表面，因而浮置栅极电极501和漏极区域202的电位差大致全部施加至设于N型的低杂质浓度区域961的表面的电子注入用的隧道绝缘膜401，电子从N型的低杂质浓度区域961表面向浮置栅极电极501注入。
一方面，由于对P型的低杂质浓度区域962的表面施加有耗尽层扩展方向的电场，因而浮置栅极电极501和漏极区域202的电位差被设于P型的低杂质浓度区域962的表面的电子抽出用的隧道绝缘膜402和耗尽层分割，除施加至耗尽层的部分的电压外的电压施加至隧道绝缘膜402。因此，电子难以从P型的低杂质浓度区域962表面向浮置栅极电极501注入。另一方面，电子容易从N型的低杂质浓度区域961表面向浮置栅极电极501注入。即，电子从漏极区域202向浮置栅极电极501的注入在注入区域811进行，而不是在抽出区域812进行。
接下来，在将电荷从浮置栅极电极501抽出至漏极区域202的情况下，与上述的将电荷从漏极区域202注入浮置栅极电极501的情况相反，漏极区域202内的N型的低杂质浓度区域961表面耗尽化，因而除施加至耗尽层的部分的电压外的电压施加至设于N型的杂质浓度区域961的区域表面的电子注入用的隧道绝缘膜401，难以进行电子从浮置栅极电极501向N型的低杂质浓度区域961表面的抽出。与此相对的是，由于P型的低杂质浓度区域962的表面蓄积空穴，因而电位差大致全部施加至设于P型的低杂质浓度区域962的表面的电子抽出用的隧道绝缘膜402。因此，容易进行电子从浮置栅极电极501向P型的低杂质浓度区域962的抽出。即，电子从浮置栅极电极501向漏极区域的抽出在抽出区域812进行，而不是在注入区域811进行。
这样，在将电子从漏极区域202向浮置栅极电极501注入的情况和将电子从浮置栅极电极501向漏极区域202抽出的情况下，能够将使电子通过的隧道绝缘膜分成电子注入用的隧道绝缘膜401和电子抽出用的隧道绝缘膜402，能够将通过各个隧道绝缘膜的电子的总量大概减半。由此，能够防止隧道绝缘膜的劣化。
在本实施例中，将漏极区域202内的N型的杂质浓度区域961和P型的低杂质浓度区域962隔开而设置，分成电子注入用的隧道绝缘膜401和电子抽出用的隧道绝缘膜402，分别个别地设在N型的杂质浓度区域961和P型的低杂质浓度区域962的上部，因而注入区域和抽出区域离开，各个位置的隧道绝缘膜能够以可靠地进行向浮置栅极电极501的电子注入或向漏极区域202的电子抽出的方式分担任务。
另外，由于漏极区域202内的N型的杂质浓度区域961和P型的低杂质浓度区域962的杂质浓度分别为每1立方厘米1E16atms以下，因而能够利用数据重写时的漏极区域202和浮置栅极电极501之间的电位差来使表面容易地耗尽化。另外，由于电子注入用的隧道绝缘膜401和电子抽出用的隧道绝缘膜402或控制绝缘膜601的至少一个为硅氧化膜和硅氮化膜的复合膜，因而能够使可靠性提高。
[实施例2]
图2是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第2实施例的示意性剖面图。
与图1所示的第1实施例相比而不同的一点是：漏极区域202内的N型的低杂质浓度区域961和P型的低杂质浓度区域962邻接而形成，电子注入用的隧道绝缘膜401和电子抽出用的隧道绝缘膜402以横跨N型的低杂质浓度区域961和P型的低杂质浓度区域962的上部的形式设在共同的1个窗口内。所以，注入区域811和抽出区域812连续而配置，两者的边界位于N型的低杂质浓度区域961和P型的低杂质浓度区域962接连的接合上。通过采取这样的形态，从而能够谋求占有面积的缩小。关于结构的其他的部分的说明，通过附注与图1相同的符号而代替说明。
[实施例3]
图3是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第3实施例的示意性剖面图。
在第1导电型的P型的硅衬底101表面，互相隔开间隔而设有第2导电型的N型的源极区域201和漏极区域202，在作为源极区域201和漏极区域202之间的P型的硅衬底101表面的沟道形成区域，以及源极区域201、漏极区域202和沟道形成区域上，隔着例如由硅氧化膜构成的厚度的栅极绝缘膜301而设有由多晶硅等构成的浮置栅极电极501，在浮置栅极电极501上，隔着由硅氧化膜或硅氮化膜或者它们的复合膜等构成的控制绝缘膜601而形成有电容耦合的由多晶硅等构成的控制栅极电极701。
在漏极区域202内的隧道区域801上，N型的低杂质浓度区域961和P型的低杂质浓度区域962离开而设置，在N型的低杂质浓度区域961的表面和P型的低杂质浓度区域962的表面，分别设有由硅氧化膜或硅氮化膜或者它们的复合膜等构成的厚度80埃左右的电子注入用的隧道绝缘膜401、电子抽出用的隧道绝缘膜402。
在此，设在N型的低杂质浓度区域961的表面的电子注入用的隧道绝缘膜401的面积，形成为与设在P型的低杂质浓度区域962的表面的电子抽出用的隧道绝缘膜402的面积相比较大。即，注入区域811一方比抽出区域812更大。这是为了防止如下情况：由于在数据的重写时，在将电荷从漏极区域202注入浮置栅极电极501的情况下，与漏极区域202相比，浮置栅极电极的电位设定得较高，此时，施加至浮置栅极电极501和漏极区域202之间的电压与在将电荷从浮置栅极电极501抽出至漏极区域202的情况下施加至浮置栅极电极501和漏极区域202之间的电压相比而成为较大的电压，因而通过进行向浮置栅极电极501的电子注入的一侧的隧道氧化膜(电子注入用的隧道氧化膜401)的每单位面积的隧道电流变大，产生偏应力(偏つたストレス)而提前劣化。
上述的将电子从漏极区域202注入浮置栅极电极501时和将电子从浮置栅极电极501向漏极区域202抽出时的电位差是由于施加电压的路径的差异而导致的。因为，在将电荷从浮置栅极电极501抽出至漏极区域202的情况下，虽然图中未示出，由于用于进行编程的电压经由用于选择进行数据重写的存储器单元的选择栅极晶体管，因而此时以因背栅电压所导致的选择栅极晶体管的阈值上升而将降低相应量的电压的形式施加至漏极区域202。
在图3所示的第3实施例中，通过将设在N型的低杂质浓度区域961的表面的电子注入用的隧道绝缘膜401的面积形成为与设在P型的低杂质浓度区域962的表面的电子抽出用的隧道绝缘膜402的面积相比较大，从而能够防止在数据的重写时向浮置栅极电极501进行电子注入的一侧的隧道氧化膜产生偏应力并抑制劣化。
在图3的示例中，图示为，设在N型的低杂质浓度区域961的表面的电子注入用的隧道绝缘膜401的面积与设在P型的低杂质浓度区域962的表面的电子抽出用的隧道绝缘膜402的面积相比较大，但期望根据将电子从漏极区域202注入浮置栅极电极501时和将电子从浮置栅极电极501向漏极区域202抽出时的电位差来设定电子注入用的隧道绝缘膜401和电子抽出用的隧道绝缘膜402的面积比，以电子注入用的隧道绝缘膜401和电子抽出用的隧道绝缘膜402的任一侧都成为相同的电流密度的方式进行设定更好。关于其他的说明，通过附注与图1相同的符号而代替说明。
[实施例4]
图4是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第4实施例的示意性剖面图。
与图1所示的第一实施例不同的一点是：设在N型的低杂质浓度区域961的表面的电子注入用的隧道绝缘膜401的膜厚，形成为与设在P型的低杂质浓度区域962的表面的电子抽出用的隧道绝缘膜402的膜厚相比较厚。注入区域811和抽出区域812的大小相同。
如第3实施例所说明的，在数据的重写时，在将电荷从漏极区域202注入浮置栅极电极501的情况下，与漏极区域202相比，浮置栅极电极的电位设定得较高，此时施加至浮置栅极电极501和漏极区域202之间的电压与在将电荷从浮置栅极电极501抽出至漏极区域202的情况下施加至浮置栅极电极501和漏极区域202之间的电压相比而成为较大的电压。
在图4所示的第4实施例中，设在N型的低杂质浓度区域961的表面的电子注入用的隧道绝缘膜401的膜厚形成为与设在P型的低杂质浓度区域962的表面的电子抽出用的隧道绝缘膜402的膜厚相比较厚。因此，能够防止在数据的重写时向浮置栅极电极501进行电子注入的一侧的隧道氧化膜产生偏应力并抑制劣化。
在图4的示例中，图示为，设在N型的低杂质浓度区域961的表面的电子注入用的隧道绝缘膜401的厚度与设在P型的低杂质浓度区域962的表面的电子抽出用的隧道绝缘膜402的厚度相比较厚，但期望根据将电子从漏极区域202注入浮置栅极电极501时和将电子从浮置栅极电极501向漏极区域202抽出时的电位差而设定电子注入用的隧道绝缘膜401和电子抽出用的隧道绝缘膜402的膜厚比，以电子注入用的隧道绝缘膜401和电子抽出用的隧道绝缘膜402的任一侧都成为相同的电流密度的方式进行设定更好。对其他的说明，通过附注与图1相同的符号而代替说明。
[实施例5]
图5是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第5实施例的示意性剖面图。
在第1导电型的P型的硅衬底101表面，互相隔开间隔而设有第2导电型的N型的源极区域201和漏极区域202，在作为源极区域201和漏极区域202之间的P型的硅衬底101表面的沟道形成区域，以及源极区域201、漏极区域202和沟道形成区域上，隔着例如由硅氧化膜构成的厚度的栅极绝缘膜301而设有由多晶硅等构成的浮置栅极电极501，在浮置栅极电极501上，隔着由硅氧化膜或硅氮化膜或者它们的复合膜等构成的控制绝缘膜601而形成有电容耦合的由多晶硅等构成的控制栅极电极701。
在漏极区域202内的隧道区域801上，由硅氧化膜或硅氮化膜或者它们的复合膜等构成的厚度80埃左右的隧道绝缘膜401和402离开而设置。而且，在离开的隧道绝缘膜401和402上，分别形成有由多晶硅等构成的P型的低杂质浓度的浮置栅极电极551和N型的低杂质浓度的浮置栅极电极552，虽然图中未示出，由多晶硅或其他布线材料等电连接，从而成为互相大概相同的电位。而且，浮置栅极电极501也由从浮置栅极电极501延伸的多晶硅等同样地电连接，这些电极成为大概相同的电位。P型的低杂质浓度的浮置栅极电极551、其下的隧道绝缘膜401以及其下的漏极区域的一部分构成注入区域811，N型的低杂质浓度的浮置栅极电极552、其下的隧道绝缘膜402以及其下的漏极区域的一部分构成抽出区域812。
另外，P型的低杂质浓度的浮置栅极电极551和N型的低杂质浓度的浮置栅极电极552的杂质浓度分别为每1立方厘米1E16atms以下。另外，隧道绝缘膜401或控制绝缘膜601的至少一个为硅氧化膜和硅氮化膜的复合膜。
在本实施例中，在对重写特性或保持特性显著地造成影响的隧道区域801，在离开而形成于漏极区域202的表面的隧道绝缘膜401和402上，分别形成有P型的低杂质浓度的浮置栅极电极551和N型的低杂质浓度的浮置栅极电极552。
接着，说明数据的重写时的动作。最初，在将电荷从漏极区域202注入浮置栅极电极的情况下，与漏极区域202相比，将浮置栅极电极501的电位设定得较高。在这种情况下，由于电子蓄积的方向的电场施加至P型的低杂质浓度的浮置栅极电极551的隧道绝缘膜401侧的界面，因而浮置栅极电极551和漏极区域202的电位差大致全部施加至设在P型的低杂质浓度的浮置栅极电极551的下表面的隧道绝缘膜401，电子从漏极区域表面202向P型的低杂质浓度的浮置栅极电极551注入。
一方面，由于耗尽层扩展方向的电场施加至N型的低杂质浓度的浮置栅极电极552的隧道绝缘膜402侧的界面，因而除施加至耗尽层的部分的电压外的电压施加至设在N型的低杂质浓度的浮置栅极电极552的下表面的隧道绝缘膜402。因此，电子难以从漏极区域202表面向N型的低杂质浓度的浮置栅极电极552注入。另一方面，电子容易从漏极区域202表面向P型的低杂质浓度的浮置栅极电极551注入。
接着，在将电荷从浮置栅极电极501抽出至漏极区域202的情况下，与上述的将电荷从上述的漏极区域202注入浮置栅极电极501的情况相反，耗尽层扩展至P型的低杂质浓度的浮置栅极电极551的隧道绝缘膜401侧的界面，除施加至耗尽层的部分的电压外的电压施加至隧道绝缘膜401，难以进行电子从浮置栅极电极501向漏极区域202的抽出。与此相对的是，由于电子蓄积至N型的低杂质浓度的浮置栅极电极552的隧道绝缘膜402侧的界面，因而电位差大致全部施加至设于N型的低杂质浓度的浮置栅极电极552的下表面的隧道绝缘膜402，因此，容易进行电子从浮置栅极电极501向漏极区域202的抽出。
这样，在将电子从漏极区域202向浮置栅极电极501注入的情况和将电子从浮置栅极电极501向漏极区域202抽出的情况下，能够将使电子通过的隧道绝缘膜401和402区别使用，因而能够将由于各区域的数据的重写而通过隧道绝缘膜的电子的总量与现有的构造相比而减半。由此，能够防止隧道绝缘膜401的劣化。
在此，P型的低杂质浓度的浮置栅极电极551和N型的低杂质浓度的浮置栅极电极552分别离开而配置于离开而形成的隧道绝缘膜401和402上，因而各个隧道绝缘膜401能够可靠地分担并完成向浮置栅极电极501的电子注入或向漏极区域202的电子抽出的任务。
由于P型的低杂质浓度的浮置栅极电极551的杂质浓度和N型的低杂质浓度的浮置栅极电极552的杂质浓度分别为每1立方厘米1E16atms以下，因而能够利用数据重写时的漏极区域202和浮置栅极电极501之间的电位差来使表面容易地耗尽化。另外，隧道绝缘膜401或控制绝缘膜601的至少一个为硅氧化膜和硅氮化膜的复合膜，由此，能够使可靠性提高。
[实施例6]
图6是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第6实施例的示意性剖面图。
与图5所示的第5实施例相比而不同的一点是：P型的低杂质浓度的浮置栅极电极551和N型的低杂质浓度的浮置栅极电极552邻接而配置于连续而形成的相同的隧道绝缘膜401上。由此，能够缩小占有面积。关于其他的说明，通过附注与图5相同的符号而代替说明。
[实施例7]
图7是示出本发明涉及的能够电重写的半导体非易失性存储器装置的第7实施例的示意性剖面图。
与图6所示的第6实施例相比而不同的一点是：P型的低杂质浓度的浮置栅极电极551和N型的低杂质浓度的浮置栅极电极552由硅化物区域561互相电连接，从而成为相同电位。由此，能够不需要新的专用的布线而防止占有面积的增大并同时以低电阻将P型的低杂质浓度的浮置栅极电极551和N型的低杂质浓度的浮置栅极电极552电连接，并且，也与浮置栅极电极501以低电阻连结为相同电位。对其他的说明，通过附注与图5、图6相同的符号而代替说明。
如以上所说明的，能够通过本发明涉及的这些方式而抑制对能够电重写的半导体非易失性存储器装置的重写特性、保持特性显著地造成影响的隧道绝缘膜的劣化，得到拥有高可靠性的能够电重写的半导体非易失性存储器装置。
Claims (16)
1.一种能够电重写的半导体非易失性存储器装置，其特征在于，具有：
第1导电型的半导体衬底；
第2导电型的源极区域和漏极区域，在所述半导体衬底的表面，互相隔开间隔而设置；
沟道形成区域，是所述源极区域和所述漏极区域之间的所述半导体衬底的表面；
浮置栅极电极，隔着栅极绝缘膜而设在所述源极区域、所述漏极区域以及所述沟道形成区域之上；
控制栅极电极，隔着所述浮置栅极电极和控制绝缘膜而设置，与所述浮置栅极电极电容耦合；以及
注入区域和抽出区域，设在所述浮置栅极电极和所述漏极区域之间，该注入区域仅为了将电子从所述漏极区域向所述浮置栅极电极注入而使用，该抽出区域仅为了将电子从所述浮置栅极电极向所述漏极区域抽出而使用，
所述注入区域和所述抽出区域分别具有不同的隧道绝缘膜，所述注入区域和所述抽出区域通过在所述浮置栅极电极的一部分或所述漏极区域的一部分的任一个具有导电型不同的区域来进行区别。
2.如权利要求1所述的能够电重写的半导体非易失性存储器装置，其中，
所述注入区域具有设在所述漏极区域的表面、固定为与所述漏极区域相同的电位、与所述漏极区域相比杂质浓度较低的第2导电型的低杂质浓度区域和设在其上的第1隧道绝缘膜，
所述抽出区域具有设在所述漏极区域的表面、固定为与所述漏极区域相同的电位、与所述漏极区域相比杂质浓度较低的第1导电型的低杂质浓度区域和设在其上的第2隧道绝缘膜。
3.如权利要求2所述的能够电重写的半导体非易失性存储器装置，其中，
所述第2导电型的低杂质浓度区域和所述第1导电型的低杂质浓度区域离开而设置，所述第1和第2隧道绝缘膜分别个别地设在所述第2导电型的低杂质浓度区域和所述第1导电型的低杂质浓度区域的上部。
4.如权利要求2所述的能够电重写的半导体非易失性存储器装置，其中，
所述第2导电型的低杂质浓度区域和所述第1导电型的低杂质浓度区域邻接而设置，所述第1和第2隧道绝缘膜以横跨所述第2导电型的低杂质浓度区域和所述第1导电型的低杂质浓度区域的上部的形式作为共同的1个隧道绝缘膜而设置。
5.如权利要求2所述的能够电重写的半导体非易失性存储器装置，其中，
所述第2导电型的低杂质浓度区域的杂质浓度和所述第1导电型的低杂质浓度区域的杂质浓度分别是每1立方厘米1E16atms以下。
6.如权利要求2所述的能够电重写的半导体非易失性存储器装置，其中，
所述隧道绝缘膜或所述控制绝缘膜的至少一个是硅氧化膜和硅氮化膜的复合膜。
7.如权利要求2所述的能够电重写的半导体非易失性存储器装置，其中，
设在所述第2导电型的低杂质浓度区域上的所述第1隧道绝缘膜的面积与设在所述第1导电型的低杂质浓度区域上的所述第2隧道绝缘膜的面积相比较大。
8.如权利要求2所述的能够电重写的半导体非易失性存储器装置，其中，
设在所述第2导电型的低杂质浓度区域上的所述第1隧道绝缘膜的面积和设在所述第1导电型的低杂质浓度区域上的所述第2隧道绝缘膜的面积，以在将电子从所述第2导电型的低杂质浓度区域注入所述浮置栅极电极时和将电子从所述浮置栅极电极向所述第1导电型的低杂质浓度区域抽出时每单位面积的隧道电流成为相同的面积来设置。
9.如权利要求2所述的能够电重写的半导体非易失性存储器装置，其中，
设在所述第2导电型的低杂质浓度区域上的所述第1隧道绝缘膜的膜厚与设在所述第1导电型的低杂质浓度区域上的所述第2隧道绝缘膜的膜厚相比较厚。
10.如权利要求2所述的能够电重写的半导体非易失性存储器装置，其中，
设在所述第2导电型的低杂质浓度区域上的所述第1隧道绝缘膜的膜厚和设在所述第1导电型的低杂质浓度区域上的所述第2隧道绝缘膜的膜厚，以在将电子从所述第2导电型的低杂质浓度区域注入所述浮置栅极电极时和将电子从所述浮置栅极电极向所述第1导电型的低杂质浓度区域抽出时每单位面积的电流密度成为相同的膜厚设置。
11.如权利要求1所述的能够电重写的半导体非易失性存储器装置，其中，
所述注入区域具有与所述浮置栅极电极电连接的第1导电型的低杂质浓度的浮置栅极电极和设在其下的第1隧道绝缘膜，
所述抽出区域具有与所述浮置栅极电极电连接的第2导电型的低杂质浓度的浮置栅极电极和设在其下的第2隧道绝缘膜。
12.如权利要求11所述的能够电重写的半导体非易失性存储器装置，其中，
所述第1导电型的低杂质浓度的浮置栅极电极和所述第2导电型的低杂质浓度的浮置栅极电极分别离开而配置于离开而形成的所述第1和第2隧道绝缘膜上。
13.如权利要求11所述的能够电重写的半导体非易失性存储器装置，其中，
所述第1导电型的低杂质浓度的浮置栅极电极和所述第2导电型的低杂质浓度的浮置栅极电极邻接而配置于所述第1和第2隧道绝缘膜连续而形成的相同的所述隧道绝缘膜上。
14.如权利要求11所述的能够电重写的半导体非易失性存储器装置，其中，
所述第1导电型的低杂质浓度的浮置栅极电极的杂质浓度和所述第2导电型的低杂质浓度的浮置栅极电极的杂质浓度分别是每1立方厘米1E16atms以下。
15.如权利要求11所述的能够电重写的半导体非易失性存储器装置，其中，
所述第1导电型的低杂质浓度的浮置栅极电极和所述第2导电型的低杂质浓度的浮置栅极电极由硅化物区域互相电连接，从而成为相同电位。
16.如权利要求11所述的能够电重写的半导体非易失性存储器装置，其中，
所述隧道绝缘膜或所述控制绝缘膜的至少一个是硅氧化膜和硅氮化膜的复合膜。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010-285000 | 2010-12-21 | ||
| JP2010284998 | 2010-12-21 | ||
| JP2010-284998 | 2010-12-21 | ||
| JP2010285000 | 2010-12-21 | ||
| JP2011-250298 | 2011-11-16 | ||
| JP2011250298A JP5838078B2 (ja) | 2010-12-21 | 2011-11-16 | 半導体不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102544021A CN102544021A (zh) | 2012-07-04 |
| CN102544021B true CN102544021B (zh) | 2015-11-25 |
Family
ID=46233255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110452895.9A Expired - Fee Related CN102544021B (zh) | 2010-12-21 | 2011-12-21 | 半导体非易失性存储器装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8587051B2 (zh) |
| JP (1) | JP5838078B2 (zh) |
| KR (1) | KR101886873B1 (zh) |
| CN (1) | CN102544021B (zh) |
| TW (1) | TWI529863B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8658495B2 (en) * | 2012-03-08 | 2014-02-25 | Ememory Technology Inc. | Method of fabricating erasable programmable single-poly nonvolatile memory |
| US9850841B2 (en) | 2013-12-11 | 2017-12-26 | General Electric Company | System and program product for controlling exhaust gas temperature of engine system |
| US10090312B2 (en) | 2015-12-29 | 2018-10-02 | Toshiba Memory Corporation | Semiconductor memory device |
| WO2017135449A1 (ja) | 2016-02-05 | 2017-08-10 | サントリーホールディングス株式会社 | 浄化方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281558A (ja) * | 1985-06-07 | 1986-12-11 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JP2691204B2 (ja) * | 1987-12-16 | 1997-12-17 | セイコーインスツルメンツ株式会社 | 半導体不揮発性メモリ |
| JPH06140602A (ja) * | 1992-10-26 | 1994-05-20 | Victor Co Of Japan Ltd | 半導体装置の製造方法 |
| JP2663863B2 (ja) * | 1994-04-19 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH08125036A (ja) * | 1994-10-24 | 1996-05-17 | Sony Corp | マスクｒｏｍ装置およびその製造方法 |
| DE19620032C2 (de) * | 1996-05-17 | 1998-07-09 | Siemens Ag | Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren |
| JPH10289957A (ja) * | 1997-04-15 | 1998-10-27 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6121655A (en) * | 1997-12-30 | 2000-09-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
| JP3073725B2 (ja) * | 1998-11-24 | 2000-08-07 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3691285B2 (ja) * | 1999-04-30 | 2005-09-07 | 旭化成マイクロシステム株式会社 | 不揮発性半導体記憶装置 |
| JP2004055098A (ja) * | 2002-07-24 | 2004-02-19 | Renesas Technology Corp | 不揮発性メモリの記憶システム |
| JP4323144B2 (ja) * | 2002-08-07 | 2009-09-02 | 株式会社デンソー | 不揮発性半導体メモリのデータ書換方法 |
-
2011
- 2011-11-16 JP JP2011250298A patent/JP5838078B2/ja not_active Expired - Fee Related
- 2011-12-13 US US13/374,142 patent/US8587051B2/en not_active Expired - Fee Related
- 2011-12-15 TW TW100146578A patent/TWI529863B/zh not_active IP Right Cessation
- 2011-12-20 KR KR1020110137966A patent/KR101886873B1/ko active IP Right Grant
- 2011-12-21 CN CN201110452895.9A patent/CN102544021B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TWI529863B (zh) | 2016-04-11 |
| KR20120070515A (ko) | 2012-06-29 |
| JP5838078B2 (ja) | 2015-12-24 |
| JP2012146957A (ja) | 2012-08-02 |
| TW201238007A (en) | 2012-09-16 |
| CN102544021A (zh) | 2012-07-04 |
| US20120153375A1 (en) | 2012-06-21 |
| US8587051B2 (en) | 2013-11-19 |
| KR101886873B1 (ko) | 2018-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104835824B (zh) | 半导体存储装置及其制造方法 | |
| CN102610615B (zh) | 三维nor型阵列的存储器装置 | |
| US6534816B1 (en) | Method and apparatus for injecting charge onto the floating gate of a nonvolatile memory cell | |
| CN104995687A (zh) | 低漏电流低阈值电压分离栅闪存单元操作 | |
| CN101438351B (zh) | 用于擦除内存器件的方法以及多级程序化内存器件 | |
| CN102544021B (zh) | 半导体非易失性存储器装置 | |
| CN105051903B (zh) | 具有低电压读取路径及高电压擦除/写入路径的eeprom存储器单元 | |
| CN104081532A (zh) | 高耐久性非易失性存储单元和阵列 | |
| CN1722444B (zh) | 电荷捕捉非易失性存储器及其逐个栅极擦除的方法 | |
| CN101030581A (zh) | Eeprom | |
| CN100382324C (zh) | 存储单元、存储单元装置及存储单元制造方法 | |
| CN110021606A (zh) | 单层多晶硅非挥发性内存单元 | |
| CN102063938B (zh) | Mtp器件的单元结构 | |
| KR100241524B1 (ko) | 플래쉬 메모리 셀 | |
| CN101350368A (zh) | 半导体存储器元件 | |
| CN100485963C (zh) | 半导体元件,储存元件,储存单元与储存元件的操作方法 | |
| CN102544111B (zh) | 半导体非易失性存储装置 | |
| CN207966973U (zh) | 集成电路 | |
| CN102592675B (zh) | 快闪电可抹除唯读存储器装置的抹除方法 | |
| CN1215565C (zh) | 形成浮动栅存储单元的存储器阵列自对准法和存储器阵列 | |
| CN102569304B (zh) | 半导体非易失性存储装置 | |
| CN102945850A (zh) | 镜像闪存器件及其操作方法 | |
| CN101271901A (zh) | 用擦除栅极执行擦除操作的半导体存储装置及其制造方法 | |
| CN108630687A (zh) | 一种存储单元及非易失性存储器 | |
| JP2012069822A (ja) | 半導体不揮発性メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160304 Address after: Chiba County, Japan Patentee after: SEIKO INSTR INC Address before: Chiba, Chiba, Japan Patentee before: Seiko Instruments Inc. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20151125 Termination date: 20171221 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |