TWI529863B - Semiconductor nonvolatile memory device - Google Patents
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Description
本發明係關於電子機器所使用之可電性重寫之半導體非揮發性記憶體裝置。
成為可電性重寫之半導體非揮發性記憶體裝置之基本的單元為記憶體單元，基本上具有以下般之構成。即是，在P型矽基板隔著通道區域配置N型源極區域和N型汲極區域，在N型汲極區域上之一部分設置隧道區域，隔著大約100Å或是此以下之薄的氧化矽膜或由氧化矽膜和氮化矽膜之複合膜等所構成之隧道絕緣膜而形成浮動閘電極，在浮動閘電極，隔著由薄絕緣膜所構成之控制絕緣膜而形成浮動閘電極，浮動閘電極係與控制閘電極強烈電容耦合。浮動閘電極係從周圍被電性絕緣，可以在其內部長期間積蓄電荷。
浮動閘電極及控制閘電極係延伸設置在通道區域上，通道區域之傳導係藉由浮動閘電極之電位而變化。因此，藉由改變浮動閘電極中之電化量，可以非揮發性地記憶資訊。藉由對兼作隧道區域之汲極區域供給相對於控制閘大約15V以上之電位差，可以產生隧道電流，且將浮動閘之電子經隧道區域之隧道絕緣膜而釋放至汲極區域，或相反地將電子注入至浮動閘電極。
如此一來，使浮動閘之電荷量變化，當作非揮發性記
憶體而發揮作用。亦可以將如此之記憶體單元多數配置成矩陣狀，形成記憶體陣列，取得大容量之半導體非揮發性記憶體裝置。
於是，具有使電子通過之隧道絕緣膜的隧道區域尤其重要。一方面使能夠進行數十萬次之多數次記憶體單元資訊的重寫，另一方面對記憶體資訊可經數十年之長期保存(電荷之保持)的要求，發揮支配性的任務。
就以隧道區域及隧道絕緣膜之信賴性改善對策，提案有與汲極區域鄰接而設置雜質濃度不同之隧道區域而提升重寫特性或保持特性之例子(例如，參照專利文獻1)。
[專利文獻1]日本特開平1-160058號公報
但是，如改善例所示般，在與汲極區域分開另外設置專用之隧道區域的半導體裝置中，有增大占有面積，使得增加半導體裝置之成本等之問題點，再者，於進行從數十萬次至數百萬次的多數次記憶體單元之重寫之時，則尚未能取得高度信賴性。於是以取得不增加占有面積，抑制隧道絕緣膜之惡化而持有高信賴性之可電性重寫之半導體非揮發性記憶體裝置為課題。
為了解決上述問題點，本發明係將半導體裝置構成下述般。
為一種可電性重寫之半導體非揮發性記憶體裝置，係由下述構件所構成：互相隔著間隔而設置在第1導電型之半導體區域表面之表面的第2導電型之源極區域和汲極區域；上述源極區域和上述汲極區域之間之上述半導體區域表面的通道形成區域；隔著閘極絕緣膜而設置在上述源極區域和上述汲極區域和上述通道形成區域之上的浮動閘電極；及隔著上述浮動閘電極和控制絕緣膜而電容耦合之控制閘電極，其中：在上述汲極區域內之隧道區域，形成被固定在與上述汲極區域相同電位，雜質濃度低於上述汲極區域低之第2導電型之區域，和雜質濃度低之第1導電型之區域，在上述雜質濃度低之第2導電型之區域，和上述雜質濃度低之第1導電型之區域之各個上面，設置有隧道絕緣膜。
再者，上述可電性重寫之半導體非揮發性記憶體裝置中，上述汲極區域內之上述雜質濃度低之第2導電型之區域，和上述雜質濃度低之第1導電型之區域，係間隔開被設置，上述隧道絕緣膜各自分別地設置在上述雜質濃度低之第2導電型之區域，和上述雜質濃度低之第1導電型之區域之上部。
再者，上述可電性重寫之半導體非揮發性記憶體裝置中，上述汲極區域內之上述雜質濃度低之第2導電型之區
域，和上述雜質濃度低之第1導電型之區域，係鄰接被設置，上述隧道絕緣膜係以跨越上述雜質濃度低之第2導電型之區域，和上述雜質濃度低之第1導電型之區域之上部之形式而設置共通的一個。
再者，上述可電性重寫之半導體非揮發性記憶體裝置中，被設置在上述雜質濃度低之第2導電型之區域上的上述隧道絕緣膜之面積，比被設置在上述雜質濃度低之第1導電型之區域上的上述隧道絕緣膜之面積大。
上述可電性重寫之半導體非揮發性記憶體裝置中，被設置在上述雜質濃度低之第2導電型之區域上的上述隧道絕緣膜之面積，和被設置在上述雜質濃度低之第1導電型之區域上的上述隧道絕緣膜之面積，於將電子從上述雜質濃度低之第2導電型之區域注入至上述浮動閘電極之時，及將電子從上述浮動閘電極抽出至上述雜質濃度低之第1導電型之區域之時，以每單位面積之電流密度成為相同之面積來設置。
再者，上述可電性重寫之半導體非揮發性記憶體裝置中，被設置在上述雜質濃度低之第2導電型之區域上的上述隧道絕緣膜之膜厚，比被設置在上述雜質濃度低之第1導電型之區域上的上述隧道絕緣膜之膜厚厚。
再者，上述可電性重寫之半導體非揮發性記憶體裝置中，被設置在上述雜質濃度低之第2導電型之區域上的上述隧道絕緣膜之膜厚，和被設置在上述雜質濃度低之第1導電型之區域上的上述隧道絕緣膜之膜厚，於將電子從上
述雜質濃度低之第2導電型之區域注入至上述浮動閘電極之時，及將電子從上述浮動閘電極抽出至上述雜質濃度低之第1導電型之區域之時，以每單位面積之電流密度成為相同之膜厚來設置。
如此一來，在將電子從汲極區域注入至浮動閘電極之時，和將電子從浮動閘電極抽出至汲極區域之時，因可以使通過電子之隧道絕緣膜之區域不同，故可以使在各區域藉由資料之重寫，而通過隧道絕緣膜之電子之總量大約減半。依此，可以防止隧道絕緣膜之惡化。
依此，可以取得抑制對可電性重寫之半導體非揮發性記憶體裝置中之重寫特性或保持特性顯著造成影響之隧道絕緣膜之惡化，且持有高信賴性的可電性重寫之半導體非揮發性記憶體裝置。
以下，參考圖面根據實施例說明用以實施發明之各種型態。
第1圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第1實施例的模式性剖面圖。
在第1導電型之P型之矽基板101表面，互相隔著間
隔設置第2導電型之N型之源極區域201和汲極區域202，規定源極區域201和汲極區域202之間的P型之矽基板101表面的通道形成區域。在源極區域201和汲極區域202和通道形成區域上，例如隔著氧化矽膜所構成之厚度400Å之閘極絕緣膜301而設置由多晶矽等所構成之浮動閘電極501，在浮動閘電極501上，形成經由氧化矽膜或氮化矽膜或是該些複合膜等所構成之控制絕緣膜601而電容耦合之多晶矽等所構成的控制閘電極701。
在汲極區域202內之隧道區域801之表面，與雜質濃度低之N型的低雜質濃度區域961相同，雜質濃度低之P型之低雜質濃度區域962被間隔開設置，在N型之低雜質濃度區域961之表面，及P型之低雜質濃度區域962之表面，各自設置由氧化矽膜或氮化矽膜或是該些複合膜所構成之厚度為80Å左右之電子注入用之隧道絕緣膜401、電子抽出用之隧道絕緣膜402。N型之低雜質濃度區域961和電子注入用之隧道絕緣膜401和其上方之浮動閘電極形成注入區域811，P型之低雜質濃度區域962和抽出區域812和電子抽出用之隧道絕緣膜402和其上方之浮動閘電極形成抽出區域812。
於是，汲極區域202內之N型之低雜質濃度區域961，和P型之低雜質濃度區域962係被電性連接成與汲極區域大概同電位。再者，N型之低雜質濃度區域961之雜質濃度，和P型之低雜質濃度區域962之雜質濃度各自被設成每1立方公分為1E16atms以下。再者，電子注入
用之隧道絕緣膜401、電子抽出用之隧道絕緣膜402或是控制絕緣膜601之至少一個作為氧化矽膜和氮化矽膜之複合膜。
接著，說明資料之重寫時之動作。最初，為了將電荷(電子)從汲極區域202注入至浮動閘電極501，將浮動閘電極501之電位設定成比汲極區域202高。此時，因在汲極區域202內之N型之低雜質濃度區域961之區域表面被施加電子蓄積之方向的電場，故在被設置在N型之低雜質濃度區域961之表面的電子注入用之隧道絕緣膜401，幾乎被施加浮動閘電極501和汲極區域202之電位差，電子從N型之低雜質濃度區域961表面被注入至浮動閘電極501。
另外，P型之低雜質濃度區域962之表面因被施加空乏層擴展之方向的電場，故浮動閘電極501和汲極區域202之電位差係以被設置在P型之低雜質濃度區域962之表面的電子抽出用之隧道絕緣膜402和空乏層被分割，在隧道絕緣膜402，被施加除被施加於空乏層之部分的電壓之外的電壓。因此，電子難以從P型之低雜質濃度區域962表面被注入至浮動閘電極501。另外，電子容易從N型之低雜質濃度區域961表面被注入至浮動閘電極501。即是，電子從汲極區域202注入至浮動閘電極501係在注入區域811進行，在抽出區域812不進行。
接著，於將電荷從浮動閘電極501抽出至汲極區域202之時，則與將電荷從上述汲極區域202注入至浮動閘
電極501之時相反，因汲極區域202內之N型之低雜質濃度區域961表面空乏化，故在被設置於N型之低雜質濃度區域961之區域表面的電子注入用之隧道絕緣膜401上，被施加除了施加至空乏層之部分的電壓之外的電壓，難以進行將電子從浮動閘電極501抽出至N型之雜質濃度區域961表面。對此，P型之低雜質濃度區域962之表面因蓄積電洞，故在被設置在P型之低雜質濃度區域962之表面的電子抽出用之隧道絕緣膜402，幾乎全部被施加電位差。因此，容易進行將電子從浮動閘電極501抽出至P型之低雜質濃度區域962。即是，將電子從浮動閘電極501抽出至汲極區域係在抽出區域812中進行，在注入區域811不進行。
如此一來，在將電子從汲極區域202注入至浮動閘電極501之時，和將電子從浮動閘電極501抽出至汲極區域202之時，可以將通過電子之隧道絕緣膜分成電子注入用之隧道絕緣膜401和電子抽出用之隧道絕緣膜402，可以使各自通過隧道絕緣膜之電子的總量大約減半。依此，可以防止隧道絕緣膜之惡化。
在本實施例中，使汲極區域202內之N型之雜質濃度區域961和P型之低雜質濃度區域962間隔開而予以設置，分成電子注入用之隧道絕緣膜401和電子抽出用之隧道絕緣膜402，因各自個別地設置在N型之雜質濃度區域961和P型之低雜質濃度區域962之上部，故注入區域和抽出區域間隔開，各個之位置的隧道絕緣膜可以確實地以
進行朝浮動閘電極501之電子注入或朝汲極區域202之電子抽出之方式來分擔任務。
再者，汲極區域202內之N型之雜質濃度區域961和P型之低雜質濃度區域962之雜質濃度，因各設為每1立方公分為1E16atms以下，故藉由資料重寫時之汲極區域202和浮動閘電極501之間之電位差，可以容易使表面空乏化。再者，電子注入用之隧道絕緣膜401和電子抽出用之隧道絕緣膜402或是控制絕緣膜601之至少一個因作為氧化矽膜和氮化矽膜之複合膜，故可以提高信賴性。
第2圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第2實施例的模式性剖面圖。
與第1圖所示之第1實施例不同之點，在於汲極區域202內之N型之低雜質濃度區域961和P型之低雜質濃度區域962鄰接形成，電子注入用之隧道絕緣膜401和電子抽出用之隧道絕緣膜402係以跨越N型之低雜質濃度區域961和P型之低雜質濃度區域962之上部的形式而設置在共通之一個視窗內之點。因此，注入區域811和抽出區域812係連續被配置，兩者之境界在N型之低雜質濃度區域961和P型之低雜質濃度區域962相接的接合上。藉由採用如此之型態，可以謀求縮小占有面積。針對構成之其他部分，藉由賦予與第1圖相同之符號說明，來代替說明。
第3圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第3實施例的模式性剖面圖。
在第1導電型之P型之矽基板101表面，互相間隔開設置第2導電型之N型之源極區域201和汲極區域202，在源極區域201和汲極區域202之間之P型之矽基板101表面的通道形成區域，和源極區域201和汲極區域202和通道形成區域之上，隔著例如由氧化矽膜所構成之厚度400 Å之閘極絕緣膜301而設置由多晶矽等所構成之浮動閘電極501，在浮動閘電極501上，形成控制閘電極701，該控制閘電極701係由經由氧化矽膜或氮化矽膜或該些之複合膜等構成之控制絕緣膜601而電容耦合之多晶矽等所構成。
在汲極區域202內之隧道區域801上，間隔開地設置N型之低雜質濃度區域961和P型之低雜質濃度區域962，在N型之低雜質濃度區域961之表面及P型之低雜質濃度區域962之表面，各設置有由氧化矽膜或氮化矽膜或該些之複合膜等構成之厚度80Å左右之電子注入用之隧道絕緣膜401、電子抽出用之隧道絕緣膜402。
於是，被設置在N型之低雜質濃度區域961之表面的電子注入用之隧道絕緣膜401之面積，被形成比被形成在P型之低雜質濃度區域962之表面的電子抽出用之隧道絕緣膜402之面積大。即是，注入區域811大於抽出區域
812。該係因為防止資料重寫時，將電荷從汲極區域202注入至浮動閘電極501之時，浮動閘電極之電位被設定成比汲極區域202高，此時施加於浮動閘電極501和汲極區域202之間的電壓，於將電荷從浮動閘電極501抽出至汲極區域202之時，成為大於施加於浮動閘電極501和汲極區域202之間的電壓，通過進行朝浮動閘電極501之電子注入之側的隧道氧化膜(電子注入用之隧道氧化膜401)之每單位面積之隧道電流變大，產生偏倚之應力，提早惡化的情形之故。
上述從汲極區域202注入電子至浮動閘電極501之時和從浮動閘電極501抽出電子至汲極區域202之時的電位差係取決於施加電壓之路徑的不同。於從浮動閘電極501抽出電荷至汲極區域202之時，雖然無圖示，但是用以進行程式動作之電壓因經由選擇進行資料重寫之選擇閘電晶體，故此時藉由依逆閘極電壓之選擇閘電晶體之臨界值上升，以其部分的電壓下降之形式被施加至汲極區域202之故。
在第3圖所示之第3實施例中，藉由將被設置在N型之低雜質濃度區域961之表面的電子注入用之隧道絕緣膜401之面積，形成比被設置在P型之低雜質濃度區域962之表面的電子抽出用之隧道絕緣膜402之面積大，防止於資料之重寫時，在進行朝浮動閘電極501之電子注入之側的隧道氧化膜產生偏倚應力，可以抑制惡化。
在第3圖之例中，被設置在N型之低雜質濃度區域
961之表面的電子注入用之隧道絕緣膜401之面積雖然圖示成比被設置在P型之低雜質濃度區域962之表面的電子抽出用之隧道絕緣膜402之面積大，但是理想的是因應從汲極區域202注入電子至浮動閘電極501之時和從浮動閘電極501抽出電子至汲極區域202之時的電位之差，設定電子注入用之隧道絕緣膜401和電子抽出用之隧道絕緣膜402之面積比，而電子注入用之隧道絕緣膜401和電子抽出用之隧道絕緣膜402中之任一側也設定成相同電流密度則更佳。針對其他說明，藉由賦予與第1圖相同之符號說明，來代替說明。
第4圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第4實施例的模式性剖面圖。
與第1圖所示之第一實施例不同之點，在於被設置在N型之低雜質濃度區域961之表面的電子注入用之隧道絕緣膜401之膜厚，形成比被形成在P型之低雜質濃度區域962之表面的電子抽出用之隧道絕緣膜402之膜厚厚之點。注入區域811和抽出區域812之大小為相同。
如在第3實施例中說明般，於資料重寫時，從汲極區域202注入電荷至浮動閘電極501之時，浮動閘電極之電位被設定成比汲極區域202高，此時施加於浮動閘電極501和汲極區域202之間的電壓，從浮動閘電極501抽出電荷至汲極區域202之時，成為比施加於浮動閘電極501
和汲極區域202之間的電壓大的電壓。
在第4圖所示之第4實施例中，被設置在N型之低雜質濃度區域961之表面的電子注入用之隧道絕緣膜401之膜厚，形成比被形成在P型之低雜質濃度區域962之表面的電子抽出用之隧道絕緣膜402之膜厚厚。因此，防止於資料之重寫時，在進行朝浮動閘電極501之電子注入之側的隧道氧化膜產生偏倚應力，可以抑制惡化。
在第4圖之例中，被設置在N型之低雜質濃度區域961之表面的電子注入用之隧道絕緣膜401之厚度雖然圖示成比被設置在P型之低雜質濃度區域962之表面的電子抽出用之隧道絕緣膜402之厚度厚，但是理想的是因應從汲極區域202注入電子至浮動閘電極501之時和從浮動閘電極501抽出電子至汲極區域202之時的電位之差，設定電子注入用之隧道絕緣膜401和電子抽出用之隧道絕緣膜402之厚度比，而電子注入用之隧道絕緣膜401和電子抽出用之隧道絕緣膜402中之任一側也設定成相同電流密度則更佳。針對其他說明，藉由賦予與第1圖相同之符號說明，來代替說明。
第5圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第5實施例的模式性剖面圖。
在第1導電型之P型之矽基板101表面，互相間隔開設置第2導電型之N型之源極區域201和汲極區域202，
在源極區域201和汲極區域202之間之P型之矽基板101表面的通道形成區域，和源極區域201和汲極區域202和通道形成區域之上，隔著例如由氧化矽膜所構成之厚度400 Å之閘極絕緣膜301而設置由多晶矽等所構成之浮動閘電極501，在浮動閘電極501上，形成控制閘電極701，該控制閘電極701係由經由氧化矽膜或氮化矽膜或該些之複合膜等構成之控制絕緣膜601而電容耦合之多晶矽等所構成。
在汲極區域202內之隧道區域801上，間隔開設置有由氧化矽膜或氮化矽膜或者該些之複合膜所構成之厚度80Å左右之隧道絕緣膜401及402。然後，在間隔開之隧道絕緣膜401及402上，各自形成由多晶矽等所構成之P型之低雜質濃度之浮動閘電極551，和N型之低雜質濃度之浮動閘電極552，雖然無圖示，但是藉由多晶矽或其他配線材料等電性連接成互相成為大概相同之電位。並且，浮動閘電極501也藉由從浮動閘電極501延伸之多晶矽等同樣被電性連接，該些成為大概相同之電位。P型之低雜質濃度之浮動閘電極551和其下方之隧道絕緣膜401和其下方之汲極區域之一部構成注入區域811，N型之低雜質濃度之浮動閘電極552和其下方之隧道絕緣膜402和其下方之汲極區域之一部分構成抽出區域812。
再者，P型之低雜質濃度之浮動閘電極551，和N型之低雜質濃度之浮動閘電極552之雜質濃度各設成每1立方公分為1E16atms以下。再者，隧道絕緣膜401或控制
絕緣膜601之至少一個作為氧化矽膜和氮化矽膜之複合膜。
在本實施例中，於顯著對重寫特性或保持特性造成影響之隧道區域801中，於間隔開形成在汲極區域202之表面的隧道絕緣膜401及402上，各形成P型之低雜質濃度之浮動閘電極551，和N型之低雜質濃度之浮動閘電極552。
接著，說明資料之重寫時之動作。最初，於將電荷(電子)從汲極區域202注入至浮動閘電極時，將浮動閘電極501之電位設定成比汲極區域202高。此時，在P型之低雜質濃度之浮動閘電極551之隧道絕緣膜401側之界面，因施加電子蓄積方向之電場，故在被設置在P型之低雜質濃度之浮動閘電極551之下面的隧道絕緣膜401，幾乎全部被施加浮動閘電極551和汲極區域202之電位差，電子從汲極區域表面202被注入至P型之低雜質濃度之浮動閘電極551。
另外，因在N型之低雜質濃度之浮動閘電極552之隧道絕緣膜402側之界面，被施加空乏層擴展之方向的電場，故在被設置於N型之低雜質濃度之浮動閘電極552之下面的隧道絕緣膜402，被施加除被施加於空乏層之部分的電壓之外的電壓。因此，難以從汲極區域202表面朝N型之低雜質濃度之浮動閘電極552注入電子。因此，容易從汲極區域202表面朝P型之低雜質濃度之浮動閘電極551注入電子。
接著，於從浮動閘電極501抽出電荷至汲極區域202之時，則與上述從汲極區域202注入電荷至浮動閘電極501之時相反，因在P型之低雜質濃度之浮動閘電極551之隧道絕緣膜401側之界面擴展空乏層，故在隧道絕緣膜401，施加除被施加於空乏層之部分之電壓以外的電壓，難以進行從浮動閘電極501朝汲極區域202的電子抽出。對此，因在N型之低雜質濃度之浮動閘電極552之隧道絕緣膜402側之界面蓄積電子，故在被設置在N型之低雜質濃度之浮動閘電極552之下面的隧道絕緣膜402，因幾乎全部被施加電位差，故容易進行從浮動閘電極501朝汲極區域202之電子抽出。
如此一來，在將電子從汲極區域202注入至浮動閘電極501之時，和將電子從浮動閘電極501抽出至汲極區域202之時，因可以分成通過電子之隧道絕緣膜401及402，故比起以往之構成，可以使各區域中藉由資料重寫而通過隧道絕緣膜之電子之總量減半。依此，可以防止隧道絕緣膜401之惡化。
於是，P型之低雜質濃度之浮動閘電極551和N型低雜質濃度之浮動閘電極552，因各自間隔開配置在間隔開而形成之隧道絕緣膜401及402上，故各自的隧道絕緣膜401可以確實地盡到分擔朝浮動閘電極501之電子注入或朝汲極區域202之電子抽出的任務。
P型之低雜質濃度之浮動閘電極551之雜質濃度，和N型之低雜質濃度之浮動閘電極552之雜質濃度，因各設
成每1立方公分為1E16atms以下，故藉由資料重寫時之汲極區域202和浮動閘電極501之間的電位差，可以使表面容易空乏化。再者，藉由隧道絕緣膜401或控制絕緣膜601之至少一個作為氧化矽膜和氮化矽膜之複合膜，可提高信賴性。
第6圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第6實施例的模式性剖面圖。
與第5圖所示之第5實施例之不同點，在於P型之低雜質濃度之浮動閘電極551和N型之低雜質濃度之浮動閘電極552，係鄰接配置在連續形成之相同之隧道絕緣膜401上之點。依此，可以縮小占有面積。針對其他說明，藉由賦予與第5圖相同之符號說明，來代替說明。
第7圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第7實施例的模式性剖面圖。
與第6圖所示之第6實施例之不同點，在於P型之低雜質濃度之浮動閘電極551和N型之低雜質濃度之浮動閘電極552，係藉由矽化物區域561互相電性連接成同電位之點。依此，不需要新的專用配線，可以一面防止占有面積之增大一面以低電阻電性連接P型之低雜質濃度之浮動閘電極551，和N型之低雜質濃度之浮動閘電極552，
並且也以低電阻與浮動閘電極501連結成同電位。針對其他說明，藉由賦予與第5圖、第6圖相同之符號說明，來代替說明。
如上述說明般，藉由依本發明之該些手段，可以取得抑制對可電性重寫之半導體非揮發性記憶體裝置中之重寫特性或保持特性顯著造成影響之隧道絕緣膜之惡化，持有高信賴性的可電性重寫之半導體非揮發性記憶體裝置。
101‧‧‧P型之矽基板
201‧‧‧源極區域
202‧‧‧汲極區域
301‧‧‧閘極絕緣膜
401‧‧‧電子注入用之隧道絕緣膜
402‧‧‧電子抽出用之隧道絕緣膜
501‧‧‧浮動閘電極
551‧‧‧P型之低雜質濃度之浮動閘電極
552‧‧‧N型之低雜質濃度之浮動閘電極
561‧‧‧矽化物區域
601‧‧‧控制絕緣膜
701‧‧‧控制閘電極
801‧‧‧隧道區域
811‧‧‧注入區域
812‧‧‧抽出區域
961‧‧‧N型之低雜質濃度區域
962‧‧‧P型之低雜質濃度區域
第1圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第1實施例的模式性剖面圖。
第2圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第2實施例的模式性剖面圖。
第3圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第3實施例的模式性剖面圖。
第4圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第4實施例的模式性剖面圖。
第5圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第5實施例的模式性剖面圖。
第6圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第6實施例的模式性剖面圖。
第7圖為表示依本發明之可電性重寫之半導體非揮發性記憶體裝置之第7實施例的模式性剖面圖。
101‧‧‧P型之矽基板
201‧‧‧源極區域
202‧‧‧汲極區域
301‧‧‧閘極絕緣膜
401‧‧‧電子注入用之隧道絕緣膜
402‧‧‧電子抽出用之隧道絕緣膜
501‧‧‧浮動閘電極
601‧‧‧控制絕緣膜
701‧‧‧控制閘電極
801‧‧‧隧道區域
811‧‧‧注入區域
812‧‧‧抽出區域
961‧‧‧N型之低雜質濃度區域
962‧‧‧P型之低雜質濃度區域
Claims (16)
- 一種可電性重寫之半導體非揮發性記憶體裝置，其特徵為具有：第1導電型之半導體基板；互相隔著間隔而設置在上述半導體基板之表面的第2導電型之源極區域和汲極區域；上述源極區域和上述汲極區域之間之上述半導體基板之表面的通道形成區域；隔著閘極絕緣膜而設置在上述源極區域和上述汲極區域和上述通道形成區域之上的浮動閘電極；隔著上述浮動閘電極和控制絕緣膜而被設置，與上述浮動閘電極進行電容耦合的控制閘電極；被設置在上述浮動閘電極和上述汲極區域之間，僅為了將電子從上述汲極區域注入至上述浮動閘電極而被使用之注入區域；及僅為了將電極從上述浮動閘電極抽出至上述汲極區域而被使用之抽出區域；上述注入區域和上述抽出區域各具有不同之隧道絕緣膜，上述注入區域和上述抽出區域係藉由上述浮動閘電極之一部分或上述汲極區域之一部分中之任一者具有導電型不同之區域而區別。
- 如申請專利範圍第1項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述注入區域具有被設置在上述汲極區域之表面，被 固定在與上述汲極區域相同之電位，雜質濃度比上述汲極區域低的第2導電型之低雜質濃度區域，和設置在其上方之第1隧道絕緣膜，上述抽出區域具有被設置在上述汲極區域之表面，被固定在與上述汲極區域相同之電位，雜質濃度比上述汲極區域低的第1導電型之低雜質濃度區域，和設置在其上方之第2隧道絕緣膜。
- 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述第2導電型之低雜質濃度區域，和上述第1導電型之低雜質濃度區域，係被間隔開設置，上述第1及第2隧道絕緣膜，各被個別地設置在上述第2導電型之低雜質濃度區域，和上述第1導電型之低雜質濃度區域之上部。
- 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述第2導電型之低雜質濃度區域，和上述第1導電型之低雜質濃度區域，係鄰接設置，上述第1及第2隧道絕緣膜，係作為以跨越上述第2導電型之低雜質濃度區域和上述第1導電型之低雜質濃度區域之上部的形式而成共通的一個隧道絕緣膜而被設置。
- 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述第2導電型之低雜質濃度區域之雜質濃度，和上述第1導電型之低雜質濃度區域之雜質濃度，各係每1立 方公分為1E16atms以下。
- 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述隧道絕緣膜或上述控制絕緣膜之至少一個為氧化矽膜和氮化矽膜之複合膜。
- 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中被設置在上述第2導電型之低雜質濃度區域上之上述第1隧道絕緣膜之面積，比被設置在上述第1導電型之低雜質濃度區域上之上述第2隧道絕緣膜之面積大。
- 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中被設置在上述第2導電型之低雜質濃度區域上之上述第1隧道絕緣膜之面積，和被設置在上述第1導電型之低雜質濃度區域上之上述第2隧道絕緣膜之面積，係於將電子從上述第2導電型之低雜質濃度區域注入至上述浮動閘電極之時，以及將電子從上述浮動閘電極抽出至上述第1導電型之低雜質濃度區域之時，以每單位面積之隧道電流成為相同之面積來設置。
- 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中被設置在上述第2導電型之低雜質濃度區域上之上述第1隧道絕緣膜之膜厚，比被設置在上述第1導電型之低雜質濃度區域上之上述第2隧道絕緣膜之膜厚厚。
- 如申請專利範圍第2項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中被設置在上述第2導電型之低雜質濃度區域上之上述第1隧道絕緣膜之膜厚，和被設置在上述第1導電型之低雜質濃度區域上之上述第2隧道絕緣膜之膜厚，係於將電子從上述第2導電型之低雜質濃度區域注入至上述浮動閘電極之時，以及將電子從上述浮動閘電極抽出至上述第1導電型之低雜質濃度區域之時，以每單位面積之電流密度成為相同之膜厚來設置。
- 如申請專利範圍第1項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述注入區域具有與上述浮動閘電極電性連接，第1導電型之低雜質濃度之浮動閘電極和被設置在其下方之第1隧道絕緣膜，上述抽出區域具有與上述浮動閘電極電性連接，被設置在第2導電型之低雜質濃度之浮動閘電極和被設置在其下方的第2隧道絕緣膜。
- 如申請專利範圍第11項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述第1導電型之低雜質濃度之浮動閘電極和上述第2導電型之低雜質濃度之浮動閘電極，係在間隔開而形成之上述第1及第2隧道絕緣膜上各間隔開而被配置。
- 如申請專利範圍第11項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中 上述第1導電型之低雜質濃度之浮動閘電極和上述第2導電型之低雜質濃度之浮動閘電極，係在上述第1及第2隧道絕緣膜連續形成之相同的上述隧道絕緣膜上鄰接而被配置。
- 如申請專利範圍第11項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述第1導電型之低雜質濃度之浮動閘電極之雜質濃度，和上述第2導電型之低雜質濃度之浮動閘電極之雜質濃度，各係每1立方公分為1E16atms以下。
- 如申請專利範圍第11項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述第1導電型之低雜質濃度之浮動閘電極和上述第2導電型之低雜質濃度之浮動閘電極，係藉由矽化物區域連接成互相電性成為同電位。
- 如申請專利範圍第11項所記載之可電性重寫之半導體非揮發性記憶體裝置，其中上述隧道絕緣膜或上述控制絕緣膜之至少一個為氧化矽膜和氮化矽膜之複合膜。
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| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |