JPH06140602A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06140602A JPH06140602A JP4309835A JP30983592A JPH06140602A JP H06140602 A JPH06140602 A JP H06140602A JP 4309835 A JP4309835 A JP 4309835A JP 30983592 A JP30983592 A JP 30983592A JP H06140602 A JPH06140602 A JP H06140602A
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- Japan
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- semiconductor device
- polysilicon
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- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 マスタースライスにて製造された所望のＭＯ
ＳＦＥＴの駆動能力を変更することのできる半導体装置
の製造方法を提供する。 【構成】 （Ａ）に示すように、シリコン基板３１上に
ソース領域３２、ドレイン領域３３、層間絶縁膜３４が
設けられている。そして、ゲート領域上の層間絶縁膜３
４内には、ｐ+ 型ポリシリコン３５ａと金属３５ｂから
なるｐ+ 型ゲート電極３５が設けられている。次に、
（Ｂ）に示すように、駆動能力を下げたいｐ型ＭＯＳＦ
ＥＴのゲート電極３５上の一部分以外の部分をフォトレ
ジスト３６でマスクする。そして、（Ｃ）に示すよう
に、ドナー不純物を注入して、このマスクされていない
部分のポリシリコン３５ａの導電型をｎ+ とする。その
後、フォトレジスト３６を除去して、不純物の拡散と活
性化のために熱処理を行い、必要に応じて、（Ｄ）に示
すような層間絶縁膜３４ａをさらに形成する。
ＳＦＥＴの駆動能力を変更することのできる半導体装置
の製造方法を提供する。 【構成】 （Ａ）に示すように、シリコン基板３１上に
ソース領域３２、ドレイン領域３３、層間絶縁膜３４が
設けられている。そして、ゲート領域上の層間絶縁膜３
４内には、ｐ+ 型ポリシリコン３５ａと金属３５ｂから
なるｐ+ 型ゲート電極３５が設けられている。次に、
（Ｂ）に示すように、駆動能力を下げたいｐ型ＭＯＳＦ
ＥＴのゲート電極３５上の一部分以外の部分をフォトレ
ジスト３６でマスクする。そして、（Ｃ）に示すよう
に、ドナー不純物を注入して、このマスクされていない
部分のポリシリコン３５ａの導電型をｎ+ とする。その
後、フォトレジスト３６を除去して、不純物の拡散と活
性化のために熱処理を行い、必要に応じて、（Ｄ）に示
すような層間絶縁膜３４ａをさらに形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にポリシリコンゲート電極を有するＭＯＳＦ
ＥＴの製造方法に関するものである。
に係り、特にポリシリコンゲート電極を有するＭＯＳＦ
ＥＴの製造方法に関するものである。
【０００２】
【従来の技術】近年、高集積度のＬＳＩの開発が盛んに
行われており、特に、ゲートアレイと呼ばれるタイプの
ＬＳＩが普及している。このゲートアレイと呼ばれるタ
イプのＬＳＩは、予め半導体素子をシリコン基板上に作
り込んだマスタースライスと呼ばれるウエハに配線を施
して各素子を組み合わせることにより所望の機能を実現
するようにしたものである。そして、このＬＳＩは、マ
スタースライスを用意しておけば、配線工程を変更する
だけで、新規のＬＳＩを製造することができるので、非
常に短期間でのＬＳＩ開発が可能となっている。
行われており、特に、ゲートアレイと呼ばれるタイプの
ＬＳＩが普及している。このゲートアレイと呼ばれるタ
イプのＬＳＩは、予め半導体素子をシリコン基板上に作
り込んだマスタースライスと呼ばれるウエハに配線を施
して各素子を組み合わせることにより所望の機能を実現
するようにしたものである。そして、このＬＳＩは、マ
スタースライスを用意しておけば、配線工程を変更する
だけで、新規のＬＳＩを製造することができるので、非
常に短期間でのＬＳＩ開発が可能となっている。
【０００３】この様なゲートアレイによって実現するこ
とのできる回路は、デジタル・ロジック回路部分とＲＡ
Ｍ（ランダム・アクセス・メモリ）のようなアナログ動
作を行う部分とに分けられる。このうち、デジタル・ロ
ジック回路の基本となる回路は、図３に示すようなイン
バータ回路である。同図に示すインバータ回路は、ｐ型
ＭＯＳＦＥＴ１とｎ型ＭＯＳＦＥＴ２とを図のように接
続したものであり、入力端子３に電圧ＶDD（high）を入
力すると、ｐ型ＭＯＳＦＥＴ１がＯＦＦ、ｎ型ＭＯＳＦ
ＥＴ２がＯＮとなって、出力端子４より出力される電圧
は０（low ）となり、入力端子３が０の時は、ｐ型ＭＯ
ＳＦＥＴ１がＯＮ、ｎ型ＭＯＳＦＥＴ２がＯＦＦとなっ
て、出力端子４より電圧ＶDDが出力されることになる。
このようなインバータ回路では、入力端子３に入力され
る電圧の変化に対応してＭＯＳＦＥＴ１，２が共に切り
換わるので、ＭＯＳＦＥＴ１，２の駆動能力は共に高い
方がより高速動作することになる。
とのできる回路は、デジタル・ロジック回路部分とＲＡ
Ｍ（ランダム・アクセス・メモリ）のようなアナログ動
作を行う部分とに分けられる。このうち、デジタル・ロ
ジック回路の基本となる回路は、図３に示すようなイン
バータ回路である。同図に示すインバータ回路は、ｐ型
ＭＯＳＦＥＴ１とｎ型ＭＯＳＦＥＴ２とを図のように接
続したものであり、入力端子３に電圧ＶDD（high）を入
力すると、ｐ型ＭＯＳＦＥＴ１がＯＦＦ、ｎ型ＭＯＳＦ
ＥＴ２がＯＮとなって、出力端子４より出力される電圧
は０（low ）となり、入力端子３が０の時は、ｐ型ＭＯ
ＳＦＥＴ１がＯＮ、ｎ型ＭＯＳＦＥＴ２がＯＦＦとなっ
て、出力端子４より電圧ＶDDが出力されることになる。
このようなインバータ回路では、入力端子３に入力され
る電圧の変化に対応してＭＯＳＦＥＴ１，２が共に切り
換わるので、ＭＯＳＦＥＴ１，２の駆動能力は共に高い
方がより高速動作することになる。
【０００４】一方、アナログ動作を行うＲＡＭ回路は、
図４のように表される。同図に示す回路は、書き込み電
流が供給される入力端子５ａ，５ｂ、書き込み用アンプ
６ａ，６ｂ、読み出し書き込み選択トランスファーゲー
ト７ａ，７ｂ，１０ａ，１０ｂ、トランスファーゲート
８ａ，８ｂ、ＲＡＭインバータ９ａ，９ｂ、読み出し用
インバータ１１ａ，１１ｂとで構成されている。なお、
各インバータ９ａ，９ｂ，１１ａ，１１ｂの構成は、図
３に示し、上記にて説明した構成となっている。ここ
で、ＲＡＭインバータ９ａの内容を書き換えるには、入
力端子５ａから電流を供給して、書き込み用アンプ６
ａ、読み出し書き込み選択トランスファーゲート７ａ、
トランスファーゲート８ａを介して、ＲＡＭインバータ
９ａに電流を供給することにより行う。このとき、ＲＡ
Ｍインバータ９ａの入力には、ＲＡＭインバータ９ｂの
出力も接続されているので、書き込み用アンプ６ａの駆
動能力がＲＡＭインバータ９ｂの駆動能力を上回った時
に書き換えが可能となり、その駆動能力差が大きいほど
書き換え動作を早く行うことができる。
図４のように表される。同図に示す回路は、書き込み電
流が供給される入力端子５ａ，５ｂ、書き込み用アンプ
６ａ，６ｂ、読み出し書き込み選択トランスファーゲー
ト７ａ，７ｂ，１０ａ，１０ｂ、トランスファーゲート
８ａ，８ｂ、ＲＡＭインバータ９ａ，９ｂ、読み出し用
インバータ１１ａ，１１ｂとで構成されている。なお、
各インバータ９ａ，９ｂ，１１ａ，１１ｂの構成は、図
３に示し、上記にて説明した構成となっている。ここ
で、ＲＡＭインバータ９ａの内容を書き換えるには、入
力端子５ａから電流を供給して、書き込み用アンプ６
ａ、読み出し書き込み選択トランスファーゲート７ａ、
トランスファーゲート８ａを介して、ＲＡＭインバータ
９ａに電流を供給することにより行う。このとき、ＲＡ
Ｍインバータ９ａの入力には、ＲＡＭインバータ９ｂの
出力も接続されているので、書き込み用アンプ６ａの駆
動能力がＲＡＭインバータ９ｂの駆動能力を上回った時
に書き換えが可能となり、その駆動能力差が大きいほど
書き換え動作を早く行うことができる。
【０００５】ところで、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳ
ＦＥＴの駆動能力を比較すると、チャネル幅（ゲート
幅）Ｗが同程度であれば、通常は、ｎ型ＭＯＳＦＥＴの
駆動能力の方が大きい。したがって、ＲＡＭインバータ
９ｂの出力が１（ＲＡＭインバータ９ｂを構成するｐ型
ＭＯＳＦＥＴがＯＮ）でＲＡＭインバータ９ａの出力が
０（ＲＡＭインバータ９ａを構成するｎ型ＭＯＳＦＥＴ
がＯＮ）の状態であるとき、書き込み用アンプ６ａを構
成するｎ型ＭＯＳＦＥＴによって書き換える場合の書き
換え動作が最も速く終了し、ｎ型ＭＯＳＦＥＴとｐ型Ｍ
ＯＳＦＥＴの駆動能力差が大きいほど、ＲＡＭインバー
タ９ａによる書き換え速度は速くなる。
ＦＥＴの駆動能力を比較すると、チャネル幅（ゲート
幅）Ｗが同程度であれば、通常は、ｎ型ＭＯＳＦＥＴの
駆動能力の方が大きい。したがって、ＲＡＭインバータ
９ｂの出力が１（ＲＡＭインバータ９ｂを構成するｐ型
ＭＯＳＦＥＴがＯＮ）でＲＡＭインバータ９ａの出力が
０（ＲＡＭインバータ９ａを構成するｎ型ＭＯＳＦＥＴ
がＯＮ）の状態であるとき、書き込み用アンプ６ａを構
成するｎ型ＭＯＳＦＥＴによって書き換える場合の書き
換え動作が最も速く終了し、ｎ型ＭＯＳＦＥＴとｐ型Ｍ
ＯＳＦＥＴの駆動能力差が大きいほど、ＲＡＭインバー
タ９ａによる書き換え速度は速くなる。
【０００６】
【発明が解決しようとする課題】上記従来の技術にて説
明したように、デジタル・ロジック回路であるインバー
タ回路は、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの駆動
能力が共に高いほうが速く動作し、アナログ動作を行う
ＲＡＭ回路では、ｎ型ＭＯＳＦＥＴの駆動能力が高く、
ｐ型ＭＯＳＦＥＴの駆動能力が低い方が良く、その駆動
能力差が大きいほど書き換え速度が速くなる。ところ
が、ゲートアレイでは、予め各素子が作り込まれたマス
タースライスと呼ばれるウエハを使用しているので、各
素子の特性は均一に決められており、実現したい回路の
都合に合わせて各素子の特性を後から変更することがで
きなかった。
明したように、デジタル・ロジック回路であるインバー
タ回路は、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの駆動
能力が共に高いほうが速く動作し、アナログ動作を行う
ＲＡＭ回路では、ｎ型ＭＯＳＦＥＴの駆動能力が高く、
ｐ型ＭＯＳＦＥＴの駆動能力が低い方が良く、その駆動
能力差が大きいほど書き換え速度が速くなる。ところ
が、ゲートアレイでは、予め各素子が作り込まれたマス
タースライスと呼ばれるウエハを使用しているので、各
素子の特性は均一に決められており、実現したい回路の
都合に合わせて各素子の特性を後から変更することがで
きなかった。
【０００７】そこで本発明は、マスタースライスにおい
て、ｐ型ＭＯＳＦＥＴの駆動能力を高く設定しておき、
配線形成後、ｐ型ＭＯＳＦＥＴの駆動能力が低い方が良
い部分の駆動能力を下げるように特性を変更することの
できる半導体装置の製造方法を提供することを目的とす
る。
て、ｐ型ＭＯＳＦＥＴの駆動能力を高く設定しておき、
配線形成後、ｐ型ＭＯＳＦＥＴの駆動能力が低い方が良
い部分の駆動能力を下げるように特性を変更することの
できる半導体装置の製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の手段として、同一半導体基板上に複数のＭＯＳＦＥＴ
を含む回路を製造する半導体装置の製造方法であって、
前記半導体基板に設けられた前記複数のＭＯＳＦＥＴの
ゲート領域上に低濃度の不純物を導入した第１の導電型
のポリシリコンゲート電極を設ける工程と、前記複数の
ＭＯＳＦＥＴのうち所望のＭＯＳＦＥＴの前記ポリシリ
コンゲート電極に前記第１の導電型と異なる第２の導電
型とする不純物を高濃度導入して、前記所望のＭＯＳＦ
ＥＴのしきい値電圧を変化させることを特徴とする半導
体装置の製造方法を提供しようとするものである。
の手段として、同一半導体基板上に複数のＭＯＳＦＥＴ
を含む回路を製造する半導体装置の製造方法であって、
前記半導体基板に設けられた前記複数のＭＯＳＦＥＴの
ゲート領域上に低濃度の不純物を導入した第１の導電型
のポリシリコンゲート電極を設ける工程と、前記複数の
ＭＯＳＦＥＴのうち所望のＭＯＳＦＥＴの前記ポリシリ
コンゲート電極に前記第１の導電型と異なる第２の導電
型とする不純物を高濃度導入して、前記所望のＭＯＳＦ
ＥＴのしきい値電圧を変化させることを特徴とする半導
体装置の製造方法を提供しようとするものである。
【０００９】
【実施例】まず、本発明の半導体装置の製造方法の原理
を説明するために、ｐ型ＭＯＳＦＥＴの平面図を図２に
示す。同図には、左右２つ並べられたｐ型ＭＯＳＦＥＴ
が示されており、共通のｎ型ゲート領域２２上にＳｉＯ
2 酸化膜を介してそれぞれのｐ型ＭＯＳＦＥＴのポリシ
リコンゲート電極２１ａ，２１ｂが設けられている。そ
して、このポリシリコンゲート電極２１ａ，２１ｂの端
部は電源に接続されており、この電源から加えられるゲ
ート電圧によりソース−ドレイン間電流を制御していて
る。なお、図中Ｌは、チャネル長を示す。
を説明するために、ｐ型ＭＯＳＦＥＴの平面図を図２に
示す。同図には、左右２つ並べられたｐ型ＭＯＳＦＥＴ
が示されており、共通のｎ型ゲート領域２２上にＳｉＯ
2 酸化膜を介してそれぞれのｐ型ＭＯＳＦＥＴのポリシ
リコンゲート電極２１ａ，２１ｂが設けられている。そ
して、このポリシリコンゲート電極２１ａ，２１ｂの端
部は電源に接続されており、この電源から加えられるゲ
ート電圧によりソース−ドレイン間電流を制御していて
る。なお、図中Ｌは、チャネル長を示す。
【００１０】このようなｐ型ＭＯＳＦＥＴでは、ゲート
領域のチャネル幅Ｗが長いほどゲート電圧による影響が
大きくなり、駆動能力が上がることが知られている。逆
に考えると、チャネル幅Ｗを短くすれば、駆動能力が下
がることになる。ところが、マスタースライスでは、ゲ
ート領域を予め一定の大きさで作っているので、所望の
部分だけチャネル幅Ｗを短くすることができない。そこ
で、実質的にチャネル幅Ｗを短くした場合と同じ効果の
得られる構造にすることを考える。
領域のチャネル幅Ｗが長いほどゲート電圧による影響が
大きくなり、駆動能力が上がることが知られている。逆
に考えると、チャネル幅Ｗを短くすれば、駆動能力が下
がることになる。ところが、マスタースライスでは、ゲ
ート領域を予め一定の大きさで作っているので、所望の
部分だけチャネル幅Ｗを短くすることができない。そこ
で、実質的にチャネル幅Ｗを短くした場合と同じ効果の
得られる構造にすることを考える。
【００１１】ｐ型ＭＯＳＦＥＴの駆動能力は、｜ゲート
電圧−しきい値電圧｜の２乗に比例するため、負の電圧
であるｐ型ＭＯＳＦＥＴのしきい値電圧ＶTHを部分的に
低くして、しきい値電圧ＶTHの絶対値を大きくすれば、
その部分の駆動能力が下がり、ｐ型ＭＯＳＦＥＴ全体の
駆動能力も下がることになる。ここで、ＭＯＳＦＥＴに
使用されるポリシリコン電極の導電型を考えると、ポリ
シリコンの仕事関数の影響により、ｎ+ 型の方がｐ+ 型
よりもしきい値電圧ＶTHが約１Ｖ低くなる。そこで、ポ
リシリコンゲート電極２１ａ，２１ｂの導電型をデジタ
ル・ロジック回路にとって都合の良いしきい値電圧ＶTH
となるように設計したｐ+ 型でマスタースライスを作成
しておき、駆動能力を下げたいｐ型ＭＯＳＦＥＴのポリ
シリコンゲート電極２１ａ，２１ｂの一部分にｎ型不純
物を注入して、ｎ+ 型とすることにより、ｎ型不純物を
注入した部分のしきい値電圧ＶTHが低くなって流れる電
流が少なくなり、実質的にチャネル幅Ｗを短くしたのと
同様、駆動能力を減少させることができる。
電圧−しきい値電圧｜の２乗に比例するため、負の電圧
であるｐ型ＭＯＳＦＥＴのしきい値電圧ＶTHを部分的に
低くして、しきい値電圧ＶTHの絶対値を大きくすれば、
その部分の駆動能力が下がり、ｐ型ＭＯＳＦＥＴ全体の
駆動能力も下がることになる。ここで、ＭＯＳＦＥＴに
使用されるポリシリコン電極の導電型を考えると、ポリ
シリコンの仕事関数の影響により、ｎ+ 型の方がｐ+ 型
よりもしきい値電圧ＶTHが約１Ｖ低くなる。そこで、ポ
リシリコンゲート電極２１ａ，２１ｂの導電型をデジタ
ル・ロジック回路にとって都合の良いしきい値電圧ＶTH
となるように設計したｐ+ 型でマスタースライスを作成
しておき、駆動能力を下げたいｐ型ＭＯＳＦＥＴのポリ
シリコンゲート電極２１ａ，２１ｂの一部分にｎ型不純
物を注入して、ｎ+ 型とすることにより、ｎ型不純物を
注入した部分のしきい値電圧ＶTHが低くなって流れる電
流が少なくなり、実質的にチャネル幅Ｗを短くしたのと
同様、駆動能力を減少させることができる。
【００１２】次に、本発明の半導体装置の製造方法の一
実施例を図１（Ａ）〜（Ｄ）と共に説明する。まず、同
図（Ａ）に示すように、ｎ型シリコン基板３１上にｐ型
のソース領域３２、ドレイン領域３３を拡散などにより
設けたマスタースライス上にＳｉＯ2層間絶縁膜３４を
設ける。そして、ゲート領域上の層間絶縁膜３４内に
は、（ｐ型ＭＯＳＦＥＴの動作には問題ないが）あまり
濃すぎない値である５×１０19〜１×１０20（ｃｍ-3）
程度のアクセプタ不純物濃度を有するｐ+ 型ポリシリコ
ン３５ａとこの上にタングステン・シリサイド等の金属
３５ｂを薄く付けて形成されたｐ+ 型ゲート電極３５を
設けている。この金属３５ｂは後述する工程において、
ポリシリコン３５ａの一部分にドナー不純物が注入され
た際に、ゲート電極３５にｐ+ 型部分とｎ+ 型部分との
間にｐｎ接合が形成されても、ゲート電極３５としては
電気的に接続された状態にするために設けている。ま
た、ゲート電極３５の上の層間絶縁膜３４の厚みを薄く
して、層間絶縁膜３４と金属３５ｂの厚さの合計がポリ
シリコン３５ａへの不純物注入を容易にしている。
実施例を図１（Ａ）〜（Ｄ）と共に説明する。まず、同
図（Ａ）に示すように、ｎ型シリコン基板３１上にｐ型
のソース領域３２、ドレイン領域３３を拡散などにより
設けたマスタースライス上にＳｉＯ2層間絶縁膜３４を
設ける。そして、ゲート領域上の層間絶縁膜３４内に
は、（ｐ型ＭＯＳＦＥＴの動作には問題ないが）あまり
濃すぎない値である５×１０19〜１×１０20（ｃｍ-3）
程度のアクセプタ不純物濃度を有するｐ+ 型ポリシリコ
ン３５ａとこの上にタングステン・シリサイド等の金属
３５ｂを薄く付けて形成されたｐ+ 型ゲート電極３５を
設けている。この金属３５ｂは後述する工程において、
ポリシリコン３５ａの一部分にドナー不純物が注入され
た際に、ゲート電極３５にｐ+ 型部分とｎ+ 型部分との
間にｐｎ接合が形成されても、ゲート電極３５としては
電気的に接続された状態にするために設けている。ま
た、ゲート電極３５の上の層間絶縁膜３４の厚みを薄く
して、層間絶縁膜３４と金属３５ｂの厚さの合計がポリ
シリコン３５ａへの不純物注入を容易にしている。
【００１３】次に、同図（Ｂ）に示すように、駆動能力
を下げたいｐ型ＭＯＳＦＥＴのゲート電極３５上の一部
分（図２におけるＶTHの低い部分）を露出させるように
して他の部分はフォトレジスト３６でマスクする。そし
て、同図（Ｃ）に示すように、リン等のドナー不純物を
ポリシリコン３５ａのアクセプタ不純物濃度よりも圧倒
的に多い量（例えば、５×１０20〜１×１０21（ｃ
ｍ-3）程度）を注入して、このマスクされていない部分
のポリシリコン３５ａの導電型をｎ+ とする。なお、ド
ナー不純物の注入電圧は、ドナー不純物がポリシリコン
３５ａには注入されるが、ｎ型シリコン基板３１面には
届かない値に設定して行う。
を下げたいｐ型ＭＯＳＦＥＴのゲート電極３５上の一部
分（図２におけるＶTHの低い部分）を露出させるように
して他の部分はフォトレジスト３６でマスクする。そし
て、同図（Ｃ）に示すように、リン等のドナー不純物を
ポリシリコン３５ａのアクセプタ不純物濃度よりも圧倒
的に多い量（例えば、５×１０20〜１×１０21（ｃ
ｍ-3）程度）を注入して、このマスクされていない部分
のポリシリコン３５ａの導電型をｎ+ とする。なお、ド
ナー不純物の注入電圧は、ドナー不純物がポリシリコン
３５ａには注入されるが、ｎ型シリコン基板３１面には
届かない値に設定して行う。
【００１４】その後、フォトレジスト３６を除去して、
不純物の拡散と活性化のために熱処理を行い、必要であ
れば、同図（Ｄ）に示すように、配線間のショートを防
ぐための層間絶縁膜３４ａをさらに形成してから、通常
のゲートアレイ工程を行うことにより、マスタースライ
スで作られた状態のｐ型ＭＯＳＦＥＴとは異なる駆動能
力を有するｐ型ＭＯＳＦＥＴを製造することができる。
したがって、各素子の特性を均一にしたマスタースライ
スを使用して、デジタル・ロジック回路を構成するｐ型
ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの駆動能力を共に高く
すると共に、アナログ動作を行うＲＡＭ回路等に使用さ
れるｎ型ＭＯＳＦＥＴの駆動能力を高くしたままｐ型Ｍ
ＯＳＦＥＴの駆動能力だけを低くして、その駆動能力差
を大きくするように構成できるので、それぞれの回路の
速度が最も速くなるように設定して製造することができ
る。なお、ｐ型ＭＯＳＦＥＴに限らず、ｎ型ＭＯＳＦＥ
Ｔに適用してその駆動能力を下げることも可能である。
不純物の拡散と活性化のために熱処理を行い、必要であ
れば、同図（Ｄ）に示すように、配線間のショートを防
ぐための層間絶縁膜３４ａをさらに形成してから、通常
のゲートアレイ工程を行うことにより、マスタースライ
スで作られた状態のｐ型ＭＯＳＦＥＴとは異なる駆動能
力を有するｐ型ＭＯＳＦＥＴを製造することができる。
したがって、各素子の特性を均一にしたマスタースライ
スを使用して、デジタル・ロジック回路を構成するｐ型
ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの駆動能力を共に高く
すると共に、アナログ動作を行うＲＡＭ回路等に使用さ
れるｎ型ＭＯＳＦＥＴの駆動能力を高くしたままｐ型Ｍ
ＯＳＦＥＴの駆動能力だけを低くして、その駆動能力差
を大きくするように構成できるので、それぞれの回路の
速度が最も速くなるように設定して製造することができ
る。なお、ｐ型ＭＯＳＦＥＴに限らず、ｎ型ＭＯＳＦＥ
Ｔに適用してその駆動能力を下げることも可能である。
【００１５】また、上記実施例では、ＲＡＭ回路のｐ型
ＭＯＳＦＥＴの駆動能力を下げることを目的として説明
したが、マスクＲＯＭ回路を製造する際にも本発明の半
導体装置の製造方法を使用することができる。即ち、マ
スクＲＯＭ回路は、しきい値電圧ＶTHの高低によって
０，１を区別している。そして、上記した方法と同様に
して一部のＭＯＳＦＥＴのしきい値電圧ＶTHを低くする
ことにより、しきい値電圧ＶTHの高いままのＭＯＳＦＥ
Ｔとの間で０，１を区別することができるので、本発明
によるマスクＲＯＭ回路の製造が可能となる。
ＭＯＳＦＥＴの駆動能力を下げることを目的として説明
したが、マスクＲＯＭ回路を製造する際にも本発明の半
導体装置の製造方法を使用することができる。即ち、マ
スクＲＯＭ回路は、しきい値電圧ＶTHの高低によって
０，１を区別している。そして、上記した方法と同様に
して一部のＭＯＳＦＥＴのしきい値電圧ＶTHを低くする
ことにより、しきい値電圧ＶTHの高いままのＭＯＳＦＥ
Ｔとの間で０，１を区別することができるので、本発明
によるマスクＲＯＭ回路の製造が可能となる。
【００１６】
【発明の効果】本発明の半導体装置の製造方法は、上記
したような製造方法により、予め各素子が作り込まれた
マスタースライスを使用して、所望のＭＯＳＦＥＴの駆
動能力を変更することができるので、アナログ回路ディ
ジタル・ロジック回路の混在するＬＳＩのそれぞれの回
路の特性に合わせて駆動能力を変更することにより、速
度の速いＬＳＩを製造することができる。また、本発明
の半導体装置の製造方法によって、マスクＲＯＭ回路も
製造することができるという効果がある。
したような製造方法により、予め各素子が作り込まれた
マスタースライスを使用して、所望のＭＯＳＦＥＴの駆
動能力を変更することができるので、アナログ回路ディ
ジタル・ロジック回路の混在するＬＳＩのそれぞれの回
路の特性に合わせて駆動能力を変更することにより、速
度の速いＬＳＩを製造することができる。また、本発明
の半導体装置の製造方法によって、マスクＲＯＭ回路も
製造することができるという効果がある。
【図１】（Ａ）〜（Ｄ）は本発明の半導体装置の製造方
法の一実施例を示す工程図である。
法の一実施例を示す工程図である。
【図２】本発明の半導体装置の製造方法の原理を説明す
るための平面図である。
るための平面図である。
【図３】インバータ回路の例を示す回路図である。
【図４】ＲＡＭ回路の例を示す回路図である。
２１ａ，２１ｂ ポリシリコンゲート電極 ２２ ｎ型ゲート領域 ３１ ｎ型シリコン基板 ３２ ソース領域 ３３ ドレイン領域 ３４ 層間絶縁膜 ３５ ゲート電極 ３５ａ ポリシリコン ３５ｂ 金属 ３６ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｄ 7377−4Ｍ 29/78 ３０１ Ｃ
Claims (1)
- 【請求項１】同一半導体基板上に複数のＭＯＳＦＥＴを
含む回路を製造する半導体装置の製造方法であって、 前記半導体基板に設けられた前記複数のＭＯＳＦＥＴの
ゲート領域上に低濃度の不純物を導入した第１の導電型
のポリシリコンゲート電極を設ける工程と、 前記複数のＭＯＳＦＥＴのうち所望のＭＯＳＦＥＴの前
記ポリシリコンゲート電極に前記第１の導電型と異なる
第２の導電型とする不純物を高濃度導入して、前記所望
のＭＯＳＦＥＴのしきい値電圧を変化させることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309835A JPH06140602A (ja) | 1992-10-26 | 1992-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309835A JPH06140602A (ja) | 1992-10-26 | 1992-10-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140602A true JPH06140602A (ja) | 1994-05-20 |
Family
ID=17997844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4309835A Pending JPH06140602A (ja) | 1992-10-26 | 1992-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140602A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012146957A (ja) * | 2010-12-21 | 2012-08-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
| JP2012191088A (ja) * | 2011-03-13 | 2012-10-04 | Seiko Instruments Inc | 半導体装置および基準電圧生成回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228745A (ja) * | 1987-03-18 | 1988-09-22 | Sony Corp | 半導体記憶装置の製造方法 |
-
1992
- 1992-10-26 JP JP4309835A patent/JPH06140602A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228745A (ja) * | 1987-03-18 | 1988-09-22 | Sony Corp | 半導体記憶装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012146957A (ja) * | 2010-12-21 | 2012-08-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
| JP2012191088A (ja) * | 2011-03-13 | 2012-10-04 | Seiko Instruments Inc | 半導体装置および基準電圧生成回路 |
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