JPH02246266A - マスクｒｏｍの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明はマスクＲＯＭの製造方法に関し、特に、メモリ
セルアレイ部分の製造方法の改良に関する。 ［従来の技術］ 現在使用されているメモリＩＣを書込機能によって大き
く分類すると、製造後読出しとともに自由に書込みが行
なえるＲＷＭ　（リードライトメモリ）と、製造後書込
みができず読出専用として使われるＲＯＭ　（リードオ
ンリメモリ）とに分けられる。このうちのＲＯＭは電源
を切っても記憶情報が消えず残っているため文字パター
ンなどのような固定した情報の記憶に用いられる。ＲＯ
Ｍはさらに、製造後電気的に記憶情報を変更できかつ、
紫外線照射などによって記憶情報の消去が可能なＥＰＲ
ＯＭ（Ｅｒａｓａｂｌｅ　　ａｎｄ　　Ｐｒ。 ｇｒａｍｍａｂｌｅ　　ＲＯＭ）と、製造工程において
情報を書込まれ製造後その記憶情報を変更することので
きないマスクＲＯＭとを含む。マスクＲＯＭは、ＣＲＴ
デイスプレィの文字パターンやパーソナルコンピュータ
のＲＡＳ　Ｉ　Ｃのプログラムのような固定されたデー
タを記憶するためによく用いられる。 現在底に商品化されているマスクＲＯＭのメモリ部は、
一般にマトリックス状に配されたＭＯＳトランジスタを
含む。このＭＯＳ）ランジスタがメモリセルとして用い
られる。一方、ＭＯＳ）ランジスタを半導体基板上に形
成する場合、ソース。 ドレイン、ゲートの３つの領域が必要となる。これら３
つの領域の寸法はＭＯＳトランジスタとしての機能を果
たすのに十分な値でなければならず、無制限に小さくす
ることはできない。そのため、近年の半導体集積回路装
置の微小化への要求に反して、メモリセルとしてＭＯＳ
）ランジスタが用いられる以上、メモリ部全体の面積の
微小化には自ずと限界があった。特に、マスクＲＯＭの
記憶容量が大きくなるに従って、この問題は特に深刻に
なる。一方、マスクＲＯＭを含むメモリＩＣの記憶容量
の大容量化への要求は、近年ますます強くなってきてい
る。そこで、メモリＩＣを含む種々の半導体集積回路装
置の微小化と、メモリＩＣの記憶容量の大容量化という
相反する要求に応じるための改良されたマスクＲＯＭが
既に発表されている。このような改良されたマスクＲＯ
Ｍによればダイオード構造の素子が、ＭＯＳトランジス
タ構造の素子に代わってメモリセルとして用いられてい
る。 第５図（ａ）および（ｂ）は、特公昭６１−１９０４で
示されている改良されたマスクＲＯＭのメモリセルアレ
イの構造を示す図である。第５図（ａ）は平面図であり
、第５図（ｂ）および（ｃ）は各々第５図（ａ）に示さ
れるメモリセルアレイの、破線ＡおよびＢに沿った断面
図である。これらの図を参照して、このメモリセルアレ
イは、単結晶シリ戸ンの半導体基板４０上に形成される
。 基板４０はその表面にシリコン酸化膜により形成される
絶縁膜（図示せず）を有する。この基板４０上、には、
多数本の帯状Ｎ型ポリシリコン層４２が平行して設けら
れる。さらに、ポリシリコン層４２上を含む半導体基板
４０上全面に絶縁層４１が形成され、絶縁層４１には開
口部、すなわち、コンタクトホール４４が選択的に設け
られる。このコンタクトホール４４の下部のポリシリコ
ン層４２に不純物を導入することによりＰ型ポリシリコ
ン領域４５が形成される。絶縁膜４１上およびコンタク
トホール４４上にポリシリコン層４２と交わるように多
数本の平行な帯状導電層４３が設けられる。コンタクト
ホール４４は、ポリシリコン層４２と導体層４３との交
点に選択的に設けられる。なお、帯状ポリシリコン層４
２の各々は互いに異なるワード線に対応し、帯状導電層
４３の各々は互いに異なるビット線に対応する。 第５図（ａ）かられかるように、複数の帯状のポリシリ
コン層４２と複数の帯状の導電層４３との交点はマトリ
ックスを構成する。さらに、第５図（ｂ）および（ｃ）
を参照して、この交点のうち、コンタクトホール４４が
設けられているものについてのみコンタクトホール４４
の下部のポリシリコン層４２にｐｎ結合が形成される。 したがって、コンタクトホール４４が設けられている交
点の導電層４３に順方向電圧を印加すればポリシリコン
層４２に電流が流れる。一方、コンタクトホール４４が
設けられていない交点の導電層４３に順方向電圧を印加
しても導電層４３とポリシリコン層４２とは絶縁層４１
により絶縁されているためポリシリコン層４２に電流は
流れない。そこで、成るビット線を選択しこれに所定の
電圧を印加し、成るワード線を選択してこれに流れる電
流の有無を判断すれば選択されたビット線対に対応する
導電層４３と、選択されたワード線に対応するポリシリ
コン層４２との交点にコンタクトホールが設けられてい
るか否かが判定できる。したがって、コンタクトホール
の有無を論理値“１”“０”とに対応させ、マスクＲＯ
Ｍに記憶させておくべき情報に応じコンタクトホールの
形成パターンを決めマスクＲＯＭのメモリセルアレイを
製造すれば、従来通り、製造後マスクＲＯＭから記憶情
報を読出すことが可能となる。つまり、１つのメモリセ
ルとして、従来のように１つのＭＯＳトランジスタが用
いられるのではなく、単なる１つのＰＮ接合、すなわち
、１つのダイオードが用いられる。このため、１つのメ
モリセルに必要な面積は導電層４３およびポリシリコン
層４２の幅により決定される。導体層４３およびポリシ
リコン層４２の幅の最小値は現在の製造技術におけるラ
インアンドスペースの限界値で決定される。したがって
、これらの幅を小さくすることによって（コンタクトホ
ール４４が設は得る範囲で）、１つのメモリセルが基板
上に占有する面積を従来よりもはるかに小さくできる。 したがって、従来のようにメモリセルとしてＭＯＳ）ラ
ンジスタが用いられる場合よりもはるかに微小マスクＲ
ＯＭを得ることができる。 次に、第５図に示されるようなメモリセルアレイの製造
工程について説明する。まず、メモリセルアレイを形成
すべき単結晶シリコン基板上に、選択酸化法等により酸
化膜を形成する。これによって、表面に絶縁膜を有する
単結晶シリコン基板４０が得られる。次に、この絶縁膜
上に平行に多数の帯状のポリシリコン層を形成する。一
方、ポリシリコンはそれ自体で半導体であるいわゆる真
性半導体であり、その導電型式はＮ型でもＰ型でもない
。そこで、上記ポリシリコン層をＮ型化するために、こ
れにＮ型不純物を添加する。これによって、平行な多数
の帯状Ｎ型ポリシリコン層４２が得られる。次に、Ｎ型
ポリシリコン層４２上を含む基板４０上全面に絶縁層４
１を形成する。 続いて、所望の記憶情報に応じて、絶縁層４１にエツチ
ング等により選択的にコンタクトホール４４を形成する
。次に、コンタクトホール４４が設けられている箇所の
Ｎ型ポリ２９３２層４２のみに選択的にＰ型の不純物を
イオン注入により添加する。これによって、コンタクト
ホール４４が設けられている箇所のＮ型ポリ２９３２層
４２のみにＰ型ポリシリコン領域４５が形成される。最
後に、コンタクトホール４４上を含む絶縁層４１上に、
アルミニウム等から形成される多数の平行な帯状の導体
層４３を形成する。 次に、上記のようなメモリセルアレイを有するマスクＲ
ＯＭチップの実際の製造工程について説明する。第６図
は、マスクＲＯＭチップの一般的な製造工程の概略を表
わすフローチャートである。 図を参照して、まず、成る導電型式の単結晶シリコン基
板上に、これと逆導電型式の領域（アイランド）を形成
する。この領域は、後の工程においてトランジスタのソ
ース・ドレインが形成される領域となり得る。次に、基
板上を選択的に酸化し回路素子同士を分離するためめフ
ィールド酸化膜と呼ばれる厚い絶縁層を形成する。次に
、メモリセルアレイの周辺回路として必要となるＮチャ
ネル／Ｐチャネル両トランジスタのゲートおよびメモリ
セルアレイのワード線に対応するポリシリコン層を形成
する。このとき、ワード線に対応するポリシリコン層に
Ｎ型不純物を添加しこれをＮ型化する。次に、基板表面
に選択的に不純物を添加しＮチャネル／Ｐチャネル両ト
ランジスタのソース・ドレイン領域を形成する。次に、
基板上の凹凸を緩和するために基板上全面に絶縁膜を形
成する（第６図における“スムースコート被膜形成°）
。次に、この絶縁膜に選択的にコンタクトホールを開口
する。次に、コンタクトホールを介してメモリセルアレ
イのワード線に対応するポリシリコン層にイオン注入に
よってＰ型不純物資添加する（第６図における“注入′
″）。これによって、コンタクトホールが設けられたメ
モリセルにのみｐｎ接合が形成される。この後、コンタ
クトホール上を含む基板上に配線パターンに応じて導体
層を形成する。最後に、デバイス保護のためにガラス層
を保護膜として形成する。 ［発明が解決しようとする課題］ 上記のような、１つのｐｎ接合を１つのメモリセルとし
て用いるメモリセルアレイを有するマスクＲＯＭは製造
工程上、次のような問題点を有する。 メモリセルアレイ部の製造工程は、ポリシリコン層をＮ
型化するためにこれにＮ型不純物を添加する工程と、コ
ンタクトホールが設けられた箇所のＮｌｌポリシリコン
層をＰ型化するためにこれにＰ型不純物をイオン注入に
より添加する工程とを含む。Ｐ型とＮ型のどちらの極性
も持たないポリシリコンに不純物を添加しこれをＮ型化
する場合、添加する不純物の濃度は１０１４〜１０”／
ｃｍ２程度である。一方、−旦Ｎ型化されたポリシリコ
ンをこれと逆極性のＰ型にする場合には、Ｎ型不純物を
添加されたポリシリコンの極性をＰ型不純物を添加する
ことによって反転させなければならないため、添加され
る不純物の濃度はＰ型とＮ型のどちらの極性も持たない
ポリシリコンをＮ型化する場合よりも高＜１０’８〜１
０２°／Ｃｍ２程度である。ところで、ポリシリコンは
均一な単結晶ではなく、グレインと呼ばれる粒状の物質
の集合体である。第８図は、ポリシリコンの構造を表わ
すモデル図である。図において、粒状の物質８２の各々
がポリシリコンを構成するグレインを表わす。上記のよ
うな構造を有するポリシリコンに不純物を添加した場合
の不純物の分布状態は単結晶シリコンに不純物を添加し
た場合のそれほど均一でないい。第９図はＮ型化された
ポリシリコンをＰ型化すべくこれにＰ型不純物を添加し
た場合のＰ型不純物の拡散状態をグレイン単位で表わし
た図である。図かられかるように、Ｐ型不純物はグレイ
ンの外側から内部方向へ拡散する。 したがって、グレインがその内部まで均一にＮ型化され
ているとすると、Ｐ型不純物の濃度がＮ型化されたポリ
シリコンをＰ型化するのに十分となった部分（図中の斜
線部）はＰ型化され、そうでない部分（図中グレイン中
央付近）はＮ型のままである。このため、−旦Ｎ型化さ
れたポリシリコンは均一にＰ型化されない。なお、Ｐ型
とＮ型のどちらの極性も持たないポリシリコンに不純物
を添加してこれをＮ型化する場合には、先に述べたよう
なポリシリコンの性質は特に問題とならない。 なぜならば、不純物の分布状態、すなわち、ポリシリコ
ンのＮ型化状態をグレイン単位で見た場合にたとえ若干
の不均一さがあったとしても、不純物が添加された範囲
のポリシリコンは全体奏してＮ型化されるからである。 以上のように、Ｎ型化されたポリシリコンをグレインレ
ベルで均一にＰ型化することは困難である。そのため、
Ｎ型ポリシリコンをＰ型化した場合、Ｐ型化された部分
とＮ型化されたままの部分との境界が明確でなくなる。 すなわち、メモリセルとして最も重要なｐｎ接合が形成
されにぐい。 また、ダイオード機能を果たし得る、すなわち、メモリ
セルとして機能し得るｐｎ接合が形成された場合にもｐ
ｎ接合面の均一性が単結晶シリコンにおけるそれよりも
はるかに劣っているため、ｐｎ接合耐圧が極端に低いな
どの問題が生じる。いずれにしても、従来の製造方法で
は好ましいｐｎ接合は得にくい。 一方、ワード線に対応するＮ型ポリシリコン層にＰ型領
域を形成するにあたってば次のような制約がある。第７
図は、コンタクトホールを有するメモリセル１個の、断
面図である。第７図（ａ）と（ｂ）は各々、Ｎ型ポリシ
リコン層の厚み方向に、深いＰ型層を形成した場合のも
のと、浅いＰ型層を形成した場合のものである（図にお
いて、Ｎ型ポリシリコン層４２は、実際には紙面に対し
垂直方向に延びる。）。ところで、ワード線には選択さ
れたメモリセルのコンタクトホールの有無に応じ電流が
十分に流れる必要がある。このためには、ワード線の抵
抗値は小さい方が好ましい。 ワード線の抵抗値はＮ型ポリシリコン層４２の断面積に
影響される。一方、ワード線に対応するＮ型ポリシリコ
ン層４２には部分的に導電型のＰ型ポリシリコン領域４
５が形成される。したがって、Ｐ型領域４５が形成され
ている部分、すなわち、コンタクトホール下の部分では
、実際に電流が流れるＮ型ポリシリコン層４２の実効断
面積はＮ型ポリシリコン層４２の厚みｈと幅ａによって
決まる設計上の断面積ａＸｈから、Ｐ型ポリシリコン領
域４５の断面積、すなわち、厚みａＸ幅すを差し引いた
値である。したがって、ワード線の抵抗値を小さくする
ためにはＰ型ポリシリコン領域の断面積は小さい方が好
ましい（第７図（ａ）および（ｂ）参照）。つまり、Ｐ
型ポリシリコン領域４５の厚みｄおよび幅すは小さいこ
とが望ましい。 ところが、Ｐ型ポリシリコン領域４５の幅すはコンタク
トホールの幅Ｃとほぼ同じであると考えられ、コンタク
トホールの幅Ｃを小さくすることは導体層４３とＮ型ポ
リシリコン層４２とのコンタクト抵抗値を大きくするこ
とを意味する。また、Ｐ型ポリシリコン領域４５の厚み
ｄが小さすぎると、形成されるｐｎ接合はその機能を果
たさない。 したがって、Ｎ型ポリシリコン層４２にＰ型領域４５を
形成する際には上記のような制約を考慮し適当な深さに
不純物を導入する必要がある。一方、先に述べたように
、従来の製造方法では好ましいｐｎ接合は得にくい。し
たがって、上記のような制約を考慮して適当な深さのＰ
型ポリシリコン領域４５を形成することは極めて困難で
ある。たとえば、Ｐｍポリシリコン領域４５を形成する
際、十分に機能を果たすｐｎ接合を得るため不純物濃度
を高めようとしてイオン注入するＰ型不純物の量を多く
すると、注入領域を制御しにくくなる。 また、Ｐｍポリシリコン領域４５の深さを成る程度深く
しようとし°Ｃイオン注入のエネルギを大きくすると、
Ｎ型ポリシリコン層４２や下地の層間膜（図示せず）、
ひいては基板４０に損傷を与えてしまう危険性がある。 さらに、Ｎ型ポリシリコンをＰ型化する際のイオン注入
条件はＮ型単結晶シリコンをＰ型化する際のそれとは異
なる。このため、メモリセルアレイとともにその周辺回
路を同一基板上に含むマスクＲＯＭチップを製造する際
、その工程が面倒なものとなる。つまり、ワード線のメ
モリセルとなるべき部分にｐｎ接合を形成する工程と、
トランジスタのソース−ドレイン領域を形成する工程と
を分離しなければならない。なぜならば、Ｐチャネルト
ランジスタのソース・ドレイ領域は一般ＥＮ型化された
単結晶シリコン基板上の領域にＰ型不純物をイオン注入
しＮ型領域内に２つのＰ明領域を形成することによって
得られるからである。 このため、メモリセルのｐｎ接合形成は必然的にマスク
ＲＯＭ製造工程の最終工程付近に追加される。 本発明の目的は上記のような、メモリセルのＰ型領域形
成の際の問題点およびそれに起因するマスクＲＯＭ製造
工程上の問題点を解決し、メモリセルとての機能を十分
に果たすｐｎ接合を容易に形成することのできる、マス
クＲＯＭの製造方法を提供することである。 ［課題を解決するための手段］ 上記のような目的を達成するために本発明に係るマスク
ＲＯＭの製造方法は、主面を有する基板上に、互いに平
行に複数個帯状ポリシリコン層を形成するステップと、
ポリシリコン層をレーザアニールして単結晶化するステ
ップと、単結晶化された層に第１導電型の不純物を導入
して第１導電型の単結晶化層を形成するステップと、第
１導電型の単結晶化層上に絶縁層を形成するステップと
、記憶すべき情報に対応させて、第１導電型の単結晶化
層表面に至る開口を絶縁層に形成するステップと、開口
を介して、第１導電型と逆の第２導電型の不純物を導入
して第２導電型領域を形成するステップと、第１導電型
の単結晶化層に交差するように、開口が形成さた領域を
含む絶縁膜上に複数個の平行な帯状導電層を形成するス
テップとを含むちさらに、開口が形成された領域では、
導電層は第２導１！型領域と接続される。 ［作用］ 本発明に係る、マスクＲＯＭの製造方法は上記のような
工程によって構成されるため、メモリセルにおけるｐｎ
接合が形成されるべき帯状ポリシリコン層が予めレーザ
光で熱処理（レーザアニール）されて単結晶化される。 このため、帯状ポリシリコン層に第２導電型領域を形成
する際、第１導電型単結晶シリコンにイオン注入によっ
て第２導電型不純物を導入し第２導電型領域を形成する
従来の技術をそのまま採用できる。この技術はトランジ
スタのソース・ドレイン領域を形成する際に用いられる
技術であり形成される第２導電型領域の深さや幅等に対
する制御性が良い。また、第２導電型化されるべき領域
が単結晶であるため、帯状ポリシリコン層に均一な接合
面を持つｐｎ接合が形成される。

【実施例】

第１図は本発明にかかるマスクＲＯＭの製造方法を用い
て得られたマスクＲＯＭの、コンタクトホールを有する
メモリセル１個の断面図である。 第１図を参照して、このメモリセルの製造工程を説明す
る。まず、単結晶シリコン基板上に従来と同様の方法（
選択酸化法等）で酸化膜を形成し、表面に絶縁膜を有す
る単結晶シリコン基板４０を得る。次に、この単結晶シ
リコン基板４０の主面上にワード線に対応する帯状のポ
リシリコン層４６を形成する。次に、従来とは違いポリ
シリコン層４６をレーザ光で熱処理（レーザアニール）
し単結晶化する。これによってポリシリコン層４６は単
結晶シリコン層１２となる。次に、この単結晶シリコン
層１２に従来と同様の方法（熱拡散やイオン注入等）で
Ｎ型不純物を添加する。これによって、単結晶シリコン
層１２は均一にＮ型化される。続いて、Ｎ型単結晶２９
７２層１２上を含む基板４０の主面上全面に絶縁層４１
を形成し、絶縁層４１にエツチング等によりコンタクト
ホール４４を形成する。次に、コンタクトホール４４を
介してＮ型単結晶シリコン層１２にＰ型不純物をイオン
注入により導入する。このとき、従来と異なりＰ型化す
べき領域は単結晶シリコンとなっているため、不純物添
加によって形成されるＰ型車結晶領域１５の深さｄおよ
び幅すは所望の値に容易に制御できる。さらに、Ｐ型車
結晶領域１５の深さｄをそれほど深くしなくともメモリ
セルとして機能し得る均一な接合面を有したｐｎ接合を
形成することが可能である。したがって、Ｐ型車結晶領
域１５の深さｄを１００ＯＡ程度に抑えることが可能で
ある。通常、Ｎ型ポリシリコン層１２の厚みｈは３００
ＯＡ程度であるからＰ型車結晶領域１５を形成すること
による、Ｎ型ポリシリコン層１２の実効断面積の減少は
１０〜２５％程度に抑えられる。その結果、ワードライ
ン全体の抵抗値はそれほど高くならず、データ読出時に
ワードラインに十分な電流を流すことができる。最後に
、従来と同様に、コンタクトホール４４上を含む絶縁層
４１上にアルミニウム等による帯状の導体層４３を形成
する。 第２図は、本発明の一実施例を示すメモリセルアレイと
これを駆動する周辺回路とを含むマスクＲＯＭチップの
製造工程の概略フローチャート図である。以下、第２図
を参照して本発明を用いた場合の、マスクＲＯＭの製造
工程について説明する。なお、説明にあたっては第３図
および第４図も参照する。第３図は第２図に示される製
造工程を経て得られたマスクＲＯＭチップの一例を示す
部分断面図である。第４図は、第３図に示されるマスク
ＲＯＭチップの製造工程をメモリ部についてのみ表わし
た図である。 まず、Ｐ型の単結晶シリコン基板３０の主面上にＮ型不
純物を選択的に拡散しＮウェル領域３１を形成する。こ
の工程が第２図における“アイランド形成１である。 次に、基板３０の主面上に厚い絶縁膜であるフィールド
酸化膜３２を形成する。フィールド酸化膜３２はメモリ
セルが設けられるべきメモリ領域０においては、メモリ
セルと基板３０との間の層間絶縁膜となる（第４図（ａ
）参照）。この工程が第２図における“フィールド酸化
２である。 次に、Ｎチャネルトランジスタが設けられるべきＮチャ
ネル領域■およびＰチャネルトランジスタが設けられる
べきＰチャネル領域［Ｆ］ならびにメモリ領域■に選択
的にポリシリコン層３３および３４を形成する。これら
のポリシリコン層はＮチャネル領域■およびＰチャネル
領域［Ｆ］においてはトランジスタのゲートポリシリコ
ン層３３を形成し、メモリ領域０において平行な帯状の
ワード線シリコン層３４を形成する。この工程が第２図
における“ゲート形成”である。このとき、メモリ領壊
８においてワード線に対応する平行な複数の帯状のワー
ド線シリコン層３４をレーザ光で熱処理することにより
これを単結晶化する（第４図（ｂ）参照）。 次に、Ｎチャネル領域■の基板３０の主面上にＮ型不純
物をイオン注入で選択的に添加しＮ型拡散層３５ｂを形
成する。さらに、メモリ領域■のコンタクトホールが設
けられない部分をマスクし、Ｐチャネル領域［Ｆ］の・
基板３０の主面に設けられたＮウェル３１およびメモリ
領ｉワード線シリコン層３４のコンタクトホールが設け
られるべき・部分にＰ型不純物をイオン注入で選択的に
添加しＰ型拡散層３５ａとＰ要領域３６を同時に形成す
る（第４図（ｃ）参照）。Ｐ型拡散層３５ａはＰチャネ
ルトランジスタのソース争ドレイン領域となり、Ｎ型拡
散層３５ｂはＮチャネルトランジスタのソース・ドレイ
ン領域となる。同時に、Ｐ要領域３６の形成によって、
メモリ領域０のコンタクトホールが設けられるメモリセ
ルの各々にｐｎ接合が形成される（第４図（ｄ）参照）
。この工程が第２図における“Ｎチャンネル／Ｐチャン
ネル　ソースΦドレイン形成１である。つまり、従来と
異なりトランジスタのソース拳ドレイン領域とメモリセ
ルのｐｎ接合の形成が同時に行なわれる。これは、Ｐ要
領域３６を形成すべきワード線シリコン層３４を予め単
結晶化しておくことによリイオン注入を行なうべきター
ゲットがトランジスタのソース・ドレインを形成すべき
基板３０の主面と同じ条件となるためである。 次に、基板３０上の凹凸を緩和するためにメモリ領４．
Ｎチャネル領域■、およびＰチャネル領域［Ｆ］上を含
む基板３０の主面上全面に絶縁膜４７を形成する。 次に、前段階で形成した絶縁膜４７にエツチングにより
選択的にコンタクトホール３７を形成する（第４図Ｃｅ
＞参照）。この工程が第２図における１コンタクトホー
ル開孔”である。 次に、コンタクトホール３７上を含む基板３０の主面上
に所望のパターンのアルミニウム配線層３８を形成する
。 最後にデバイス保護のためにメモリ領域［相］、Ｐチャ
ネル領域の、およびＮチャネル領域■上を含む基板３０
上全面にガラス層３９を形成する。この工程が第２図に
おける“保護膜形成”である。 以上のように、本発明を用いてマスクＲＯＭを製造した
場合、従来と比べ製造工程が簡略化されるとともに、メ
モリセルにとって好ましいｐｎ接合を得ることおよび実
使用上好ましい抵抗値を持ったワード線を得ることが容
易となる。なお、レーザアニールが行なわれるステップ
が挿入される、マスクＲＯＭ製造上の位置は本実施例に
限定されるものではなく、ワード線に対応するポリシリ
コン層が形成されるステップとこの層がＮ型化されるス
テップとの間の任意の位置であればよい。 また、上記実施例においてはＮチャネルトランジスタお
よびＰチャネルトランジスタのゲートをＰ型とＮ型のど
ちらの極性も持たないポリシリコンとした。しかし、ト
ランジスタのゲート抵抗値を下げるためゲートを形成す
るポリシリコンをＮ型化してもよく、この場合にはその
処理はメモリ領域のワード線を形成する単結晶シリコン
をＮ型化する工程において同時に行なわれればよい。 ［発明の効果］ 以上のように本発明によれば、従来実使用に適するもの
を得ることが困難であったマスクＲＯＭを実使用に適し
た条件で容易に得ることが可能となる。本来、本発明の
対象となるマスクＲＯＭはデバイスの微細化および高速
化を目的として発明されたものである。したがって、そ
のようなマスクＲＯＭが実使用に適した条件で得られる
ことは前記目的の確実な達成を意味する。よって、本発
明がもたらす効果は極めて重要で大きい。

【図面の簡単な説明】

第１！！！Ｊは本発明に係るマスクＲＯＭの製造方法を
用いて得られたマスクＲＯＭのメモリセルの断面図、第
２図は本発明の一実施例を示す、マスクＲＯＭの製造工
程を示す概略フローチャート図、第３図は第２図に示さ
れる製造工程を経て得られたマスクＲＯＭチップの部分
断面図、第４図は第３図に示されるマスクＲＯＭのメモ
リ領域についてその製造工程を示した図、第５図は特公
昭６１−１９０４で示されているマスクＲＯＭのメモリ
セルアレイを示す図、第６図は従来のマスクＲＯＭの製
造工程の一例を示す概略フローチャート図、第７図は従
来のマスクＲＯＭの製造方法によって得られたマスクＲ
ＯＭのメモリセルの一例を示す断面図、第８図はポリシ
リコンの構造を示すモデル図であり、第９図はＰ型不純
物を添加されたＮ型ポリシリコンをグレイン単位で表わ
した図。 図において、１２はＮ型単結晶シリコン層、１５はＰ型
車結晶シリコン領域、３０はＰ型巣結晶シリコン基板、
４０は単結晶シリコン基板、３１はＮウェル、３２はフ
ィールド酸化膜、３３はゲートポリシリコン層、３４は
ワード線シリコン層、３５ａはＰ型拡散層、３５ｂはＮ
型拡散層、３６はＰａ領域、３７および４４はコンタク
トホール、３８はアルミニウム配線、３９はガラス層、
４１および４７は絶縁層、４２はＮ型ポリシリコン層、
４３は導体層、４５はＰ型ポリシリコン領域である。 なお、図中、同一符号は同一または相当部分を示す。 第１１！！

Claims (1)

1. 【特許請求の範囲】 主面を有する基板上に、互いに平行に複数個の帯状ポリ
   シリコン層を形成するステップと、前記ポリシリコン層
   をレーザアニールして単結晶化するステップと、 前記単結晶化された層に第１導電型の不純物を導入して
   第１導電型の単結晶化層を形成するステップと、 前記第１導電型の単結晶化層上に絶縁層を形成するステ
   ップと、 記憶すべき情報に対応させて、前記第１導電型の単結晶
   化層表面に至る開口を、前記絶縁層に形成するステップ
   と、 前記開口を介して、前記第１導電型と逆の第２導電型の
   不純物を導入して第２導電型領域を形成するステップと
   、 前記第１導電型の単結晶化層に交差するように、前記開
   口が形成さた領域を含む前記絶縁膜上に複数個の平行な
   帯状導電層を形成するステップとを含み、 前記開口が形成された領域では、前記導電層は前記第２
   導電型領域と接続される、マスクＲＯＭの製造方法。