KR19990049409A - 서로 다른 두께의 게이트 산화막 형성 방법 - Google Patents

서로 다른 두께의 게이트 산화막 형성 방법 Download PDF

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Abstract

본 발명은 회로의 성능을 극대화시키는 서로 다른 두께의 게이트 산화막 형성 방법에 관한 것으로, 노멀 전압 동작 영역과 고전압 동작 영역을 갖는 반도체 기판 상에 소자 격리막을 형성한다. 그리고, 상기 반도체 기판 상에 상기 고전압 동작 영역이 노출되도록 포토레지스트막 패턴을 형성한 후, 상기 포토레지스트막 패턴을 마스크로 사용하여 실리콘 물질로 형성된 반도체 기판에 대해 전기적으로 비활성 원자인 실리콘을 이온주입한다. 상기 포토레지스트막 패턴을 제거하고, 상기 각 영역에 각각의 게이트 산화막을 형성한다. 이때, 상기 고전압 동작 영역의 게이트 산화막은 상기 실리콘의 이온주입에 의해 손상층이 형성되어 상기 노멀 전압 동작 영역의 게이트 산화막보다 상대적으로 두껍게 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 하나의 반도체 기판 상에 적어도 두 가지 이상의 서로 다른 두께의 게이트 산화막을 형성할 수 있고, 이로써 회로의 성능을 극대화시킬 수 있다. 또한, 단순한 이온주입에 의한 손상층 형성으로 게이트 산화막의 두께를 조절할 수 있다.

Description

서로 다른 두께의 게이트 산화막 형성 방법(Method for Fabrication Gate Oxide Layers of Different Thickness)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 하나의 반도체 기판 상에 서로 다른 두께의 게이트 산화막(gate oxide layer)을 형성하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되고 전력 소모가 증가함에 따라, 이에 대한 대책으로 칩(chip) 내부의 동작 전압(Vdd)을 줄이는 연구가 활발히 진행되고 있다.
칩 내부 동작 전압(Vdd)을 줄임으로써, 고전압(high voltage) 및 고전기장(high electric field)에 의한 트랜지스터(transistor) 및 기타 소자의 신뢰성(reliability) 저하를 방지할 수 있다는 점이 저전압 동작 반도체 장치의 개발을 가속화시키고 있다.
DRAM(Dynamic Random Access Memory)의 경우에도 최근 5년 동안 외부 전원을 5.0 V에서 3.3 V로 감소시키는데 이어, 내부 동작 전압은 2.0 V 수준으로 낮아지고 있는 추세이다.
특히, 1G 비트(bit) DRAM의 경우는 많은 회사들이 1.8 V 동작을 예측하고 있다.
그러나, 소자의 동작 전압을 낮추는 것이 상술한 바와 같은 큰 장점을 가짐에도 불구하고, 동작 전압의 감소는 모오스 트랜지스터(MOS transistor)의 전류 구동 능력을 급격히 감소시킨다. 이에 따라, 반도체 소자의 가장 중요시되는 동작 속도의 저하를 필연적으로 발생시키게 된다.
이를 해결하기 위한 방안의 하나는 게이트 절연막과 트랜지스터의 스케일 다운(scale down) 이다.
상기 게이트 절연막의 스케일 다운이 동작 속도의 저하 없이 저전압 동작을 구현할 수 있는 방법으로 관심을 끌고 있으나, 이 방법 역시 신뢰성이 문제가 된다. 특히, 소자의 특정 부분의 동작에 있어서 동작 전압을 낮출 수 없는 경우는 문제의 심각성이 매우 커지게 된다.
상기 동작 전압을 낮출 수 없는 경우의 예로서, 첫째, 외부 전원이 내부 동작 전압보다 높은 경우, 외부 전원을 인가 받아 전압을 강하시켜 내부 동작 전압을 발생시켜야 한다. 이 외부 전원을 인가 받는 부분은 내부보다 전압이 높게 된다.
또한, 칩의 입출력단 역시 고압의 외부 신호를 인가 받고, 내부 신호를 고압으로 승압시켜 출력시켜야 하므로 이 부분 역시 높은 전압이 인가된다.
둘째, DRAM의 경우처럼 셀 어레이(cell array)의 워드 라인(word line) 동작과 관련된 부분은 독출/기입(read/write) 동작시 내부 전압만큼 전달하기 위해서는 내부 전압에 쓰레스홀드 전압(threshold voltage)의 두 배 가량 더 높은 전압을 필요로 하게 된다. 즉, 회로 동작시 플로팅 노드(floating node)에 풀(full) 동작 전압을 인가하기 위해서는 게이트에 동작 전압보다 더 높은 전압이 인가되어야 한다.
셋째, 비휘발성 메모리(NonVolatile Memory; NVM)인 EEPROM(Electrically Erasable Programmable Read Only Memory)의 경우와 같이, 게이트 절연막 터널링(tunnelling)을 이용하여 데이터(data)를 기입하는 경우 역시, 고전압으로 동작하는 회로가 필요하다.
상기 언급한 바와 같은 이유로 칩 내부에 고전압이 인가되는 영역이 필요하게 되면, 칩의 신뢰성을 보장하기 위해서는 게이트 절연막의 두께는 고전압이 인가되는 부분의 신뢰성이 보장되는 조건이 필요하게 된다. 이에 따라, 회로의 성능을 극대화하기 위한 게이트 절연막의 스케일 다운이 불가능하게 되는 문제점이 발생된다.
상술한 바와 같은 문제점을 해결하기 위해 하나의 기판 내에 게이트 절연막의 두께를 다르게 형성하는 방법이 Jeogping Lin, Tayuan Hrien, "METHOD FOR FABRICATING GATE OXIDE LAYERS OF DIFFERENT THICKNESS"(U. S. P # 5,502,009), 1996에 게재된 바 있다.
그러나, 상기 방법은 상기 서로 다른 게이트 산화막을 형성하기 위해 실리콘 질화막을 마스크(mask)로 사용하는 등 그 공정이 복잡하고, 게이트 절연막의 청결도를 유지하기 어려워 신뢰성의 확보가 어려운 문제점을 갖는다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 반도체 기판 상에 적어도 두 가지 이상의 서로 다른 두께의 게이트 산화막을 형성할 수 있고, 이를 통해 회로의 성능을 극대화시킬 수 있는 서로 다른 두께의 게이트 산화막 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 단순한 전기적 비활성 원자를 이온주입(ion implantation)함으로써 게이트 산화막의 두께를 조절할 수 있는 서로 다른 두께의 게이트 산화막 형성 방법을 제공함에 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 서로 다른 두께의 게이트 산화막 형성 방법을 순차적으로 보여주는 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 기판 12 : 소자 격리막
13 : 노멀 전압 동작 영역 14 : 고전압 동작 영역
16 : 포토레지스트막 패턴 17 : 실리콘
18 : 손상층 20a : 얇은 게이트 산화막
20b : 두꺼운 게이트 산화막 23 : 게이트 전극층
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 서로 다른 두께의 게이트 산화막 형성 방법은, 제 1 영역과 제 2 영역을 갖는 반도체 기판 상에 활성영역과 비활성영역을 정의하여 소자 격리막을 형성하는 단계와; 상기 반도체 기판 상에 상기 제 2 영역이 노출되도록 포토레지스트막 패턴을 형성하는 단계와; 상기 포토레지스트막 패턴을 마스크로 사용하여 상기 제 2 영역에 전기적으로 비활성인 원자를 이온주입 하는 단계와; 상기 포토레지스트막 패턴을 제거하는 단계와; 상기 제 1 영역 및 제 2 영역에 각각 게이트 산화막을 형성하는 단계를 포함하고, 상기 제 2 영역의 게이트 산화막이 상기 제 1 영역의 게이트 산화막보다 상대적으로 더 두껍게 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 영역은, 노멀 전압 동작 영역이고, 상기 제 2 영역은 고전압 동작 영역이다.
이 방법의 바람직한 실시예에 있어서, 상기 원자는, 상기 반도체 기판의 구성 원자와 동일한 원자이다.
이 방법의 바람직한 실시예에 있어서, 상기 원자는, 4가 원자이다.
이 방법의 바람직한 실시예에 있어서, 상기 원자는, 실리콘(Si)이다.
이 방법의 바람직한 실시예에 있어서, 상기 원자는, 적어도 1E13 도즈로 이온주입된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 영역의 게이트 산화막은, 상기 원자의 종류 및 도즈, 에너지, 그리고 상기 게이트 산화막 형성 조건에 따라 그 두께가 달라진다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 서로 다른 두께의 게이트 산화막 형성 방법은, 하나의 반도체 기판 상에 서로 다른 두께의 게이트 산화막을 갖는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판의 상기 게이트 산화막이 형성되는 영역의 일부에 전기적으로 비활성인 원자를 이온주입하여 그 영역의 반도체 기판 상에 손상층을 형성하되, 상기 손상층을 적어도 하나 이상 형성하는 단계와; 상기 손상층을 포함하여 상기 게이트 산화막 형성 영역의 반도체 기판 상에 게이트 산화막을 형성하는 단계를 포함하고, 상기 손상층을 갖는 영역의 게이트 산화막이 상기 손상층을 갖지 않는 영역의 게이트 산화막보다 상대적으로 두껍게 형성되고, 상기 손상층을 갖는 영역이라도 상기 손상층 형성 조건에 따라 서로 다른 두께의 게이트 산화막을 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 원자는, 상기 반도체 기판의 구성 원자와 동일한 원자이다.
이 방법의 바람직한 실시예에 있어서, 상기 원자는, 4가 원자이다.
이 방법의 바람직한 실시예에 있어서, 상기 원자는, 실리콘(Si)이다.
이 방법의 바람직한 실시예에 있어서, 상기 원자는, 적어도 1E13 도즈로 이온주입된다.
이 방법의 바람직한 실시예에 있어서, 상기 손상층 형성 조건은, 상기 원자의 종류 및 도즈, 에너지, 그리고 상기 게이트 산화막 형성 조건을 포함한다.
(작용)
본 발명에 의한 서로 다른 두께의 게이트 산화막 형성 방법은 반도체 기판 상에 서로 다른 두께의 게이트 산화막을 형성하여 회로의 성능을 극대화시킨다.
(실시예)
도 2 내지 도 3을 참조하면, 본 발명의 실시예에 따른 신규한 서로 다른 두께의 게이트 산화막(20a, 20b) 형성 방법은, 노멀 전압 동작 영역(normal voltage operation region)(13)과 고전압 동작 영역(high voltage operation region)(14)을 갖는 반도체 기판(10) 상에 소자 격리막(12)을 형성한다. 그리고, 상기 반도체 기판(10) 상에 상기 고전압 동작 영역(14)이 노출되도록 포토레지스트막 패턴(photoresist layer pattern)(16)을 형성한 후, 상기 포토레지스트막 패턴(16)을 마스크로 사용하여 실리콘 반도체 기판(10)에 대해 전기적으로 비활성 원자인 실리콘(17)을 이온주입한다. 상기 포토레지스트막 패턴(16)을 제거하고, 상기 각 영역에 각각의 게이트 산화막(20a, 20b)을 형성한다. 이때, 상기 고전압 동작 영역(14)의 게이트 산화막(20b)은 상기 실리콘의 이온주입에 의해 손상층(damage layer)(18)이 형성되어 상기 노멀 전압 동작 영역(13)의 게이트 산화막(20a) 보다 상대적으로 두껍게 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 하나의 반도체 기판(10) 상에 적어도 두 가지 이상의 서로 다른 두께의 게이트 산화막(20a, 20b)을 형성할 수 있고, 이로써 회로의 성능을 극대화시킬 수 있다. 또한, 단순한 이온주입에 의한 손상층(18) 형성으로 게이트 산화막의 두께를 조절할 수 있다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 5는 본 발명의 실시예에 따른 서로 다른 두께의 게이트 산화막(20a, 20b) 형성 방법을 순차적으로 보여주는 수직 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 서로 다른 두께의 게이트 산화막(20a, 20b) 형성 방법은 먼저, 반도체 기판(10) 상에 활성영역과 비활성영역을 정의하여 소자 격리막(12)을 형성한다. 상기 소자 격리막(12)은 통상적인 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 방법으로 형성된다.
상기 활성영역은 노멀 전압 동작 영역(13)과, DRAM의 셀 어레이 영역과 같은 고전압 동작 영역(14)을 갖는다.
도 2에 있어서, 상기 고전압 동작 영역(14)이 노출되도록 포토레지스트막 패턴(16)을 형성하고, 상기 포토레지스트막 패턴(16)을 마스크로 사용하여 소정의 원자(17)를 이온주입한다.
그러면, 상기 고전압 동작 영역(14)의 반도체 기판(10)의 표면에 손상층(18)이 형성된다.
상기 원자(17)는, 전기적으로 비활성이고, 예를 들어 상기 반도체 기판(10)의 구성 원자와 동일한 4가의 실리콘(silicon)(17)이다.
따라서, 상기 원자(17)는, 상기 반도체 기판(10)의 도전성을 변화시키지 않는다.
상기 원자(17)는, 1E12 도즈(dose) 이상 이온주입된다.
도 3을 참조하면, 상기 포토레지스트막 패턴(16)을 제거한 후, HF 베이스(base)의 용액 등으로 충분한 세정(cleaning) 공정을 수행하여 후속 게이트 산화막(20a, 20b) 형성시 발생될 수 있는 오염을 방지한다.
이어서, 상기 노멀 전압 동작 영역(13) 및 고전압 동작 영역(14)에 각각의 게이트 산화막(20a, 20b)을 형성한다.
그 결과, 상기 고전압 동작 영역(14)의 게이트 산화막(20b)이 상기 노멀 전압 동작 영역(13)의 게이트 산화막(20a) 보다 상대적으로 더 두껍게 형성된다.
이것은 이미 잘 알려진 바와 같이, 웨이퍼 내에 이온주입 손상이 있는 경우 산화막이 더 두껍게 형성되는 현상을 이용한 것이다.
상기 고전압 동작 영역(14)의 게이트 산화막(20b)의 두께는, 상기 원자(17)의 종류 및 도즈, 에너지, 그리고 상기 게이트 산화막(20b) 형성 조건에 따라 다양하게 변화시킬 수 있다.
또한, 추가의 포토리소그라피(photolithography) 공정과 다른 조건의 원자 이온주입으로 상기 두 가지 게이트 산화막(20a, 20b) 두께 외에, 필요에 따라 다른 여러 가지 두께의 게이트 산화막을 형성할 수도 있다.
도 4에 있어서, 상기 각 게이트 산화막(20a, 20b)을 포함하여 반도체 기판(10) 상에 게이트 전극 형성용 도전층(21, 22)을 형성한다.
마지막으로, 상기 게이트 전극 형성용 도전층(21, 22)을 패터닝 하여 각각의 게이트 전극층(23a, 23b)을 형성하면 도 5에 도시된 바와 같이, 서로 다른 두께의 게이트 산화막(20a, 20b)을 갖는 노멀 전압 동작 소자(24)와 고전압 동작 소자(25)가 형성된다.
이후, 통상적인 모오스 트랜지스터의 제조 방법을 사용하여 소자 형성 공정을 완료한다.
본 발명은 하나의 반도체 기판 상에 적어도 두 가지 이상의 서로 다른 두께의 게이트 산화막을 형성할 수 있고, 이로써 회로의 성능을 극대화시킬 수 있으며, 단순한 전기적 비활성 원자의 이온주입에 의한 손상층 형성으로 게이트 산화막의 두께를 조절할 수 있는 효과가 있다.

Claims (13)

  1. 제 1 영역과 제 2 영역을 갖는 반도체 기판 상에 활성영역과 비활성영역을 정의하여 소자 격리막을 형성하는 단계와;
    상기 반도체 기판 상에 상기 제 2 영역이 노출되도록 포토레지스트막 패턴을 형성하는 단계와;
    상기 포토레지스트막 패턴을 마스크로 사용하여 상기 제 2 영역에 전기적으로 비활성인 원자를 이온주입하는 단계와;
    상기 포토레지스트막 패턴을 제거하는 단계와;
    상기 제 1 영역 및 제 2 영역에 각각 게이트 산화막을 형성하는 단계를 포함하고, 상기 제 2 영역의 게이트 산화막이 상기 제 1 영역의 게이트 산화막보다 상대적으로 더 두껍게 형성되는 서로 다른 두께의 게이트 산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 영역은, 노멀 전압 동작 영역이고, 상기 제 2 영역은 고전압 동작 영역인 서로 다른 두께의 게이트 산화막 형성 방법.
  3. 제 1 항에 있어서,
    상기 원자는, 상기 반도체 기판의 구성 원자와 동일한 원자인 서로 다른 두께의 게이트 산화막 형성 방법.
  4. 제 1 항에 있어서,
    상기 원자는, 4가 원자인 서로 다른 두께의 게이트 산화막 형성 방법.
  5. 제 4 항에 있어서,
    상기 원자는, 실리콘(Si)인 서로 다른 두께의 게이트 산화막 형성 방법.
  6. 제 1 항에 있어서,
    상기 원자는, 적어도 1E13 도즈로 이온주입되는 서로 다른 두께의 게이트 산화막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 2 영역의 게이트 산화막은, 상기 원자의 종류 및 도즈, 에너지, 그리고 상기 게이트 산화막 형성 조건에 따라 그 두께가 달라지는 서로 다른 두께의 게이트 산화막 형성 방법.
  8. 하나의 반도체 기판 상에 서로 다른 두께의 게이트 산화막을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판의 상기 게이트 산화막이 형성되는 영역의 일부에 전기적으로 비활성인 원자를 이온주입하여 그 영역의 반도체 기판 상에 손상층을 형성하되, 상기 손상층을 적어도 하나 이상 형성하는 단계와;
    상기 손상층을 포함하여 상기 게이트 산화막 형성 영역의 반도체 기판 상에 게이트 산화막을 형성하는 단계를 포함하고,
    상기 손상층을 갖는 영역의 게이트 산화막이 상기 손상층을 갖지 않는 영역의 게이트 산화막보다 상대적으로 두껍게 형성되고, 상기 손상층을 갖는 영역이라도 상기 손상층 형성 조건에 따라 서로 다른 두께의 게이트 산화막을 갖는 것을 특징으로 하는 서로 다른 두께의 게이트 산화막 형성 방법.
  9. 제 8 항에 있어서,
    상기 원자는, 상기 반도체 기판의 구성 원자와 동일한 원자인 것을 특징으로 하는 서로 다른 두께의 게이트 산화막 형성 방법.
  10. 제 8 항에 있어서,
    상기 원자는, 4가 원자인 것을 특징으로 하는 서로 다른 두께의 게이트 산화막 형성 방법.
  11. 제 10 항에 있어서,
    상기 원자는, 실리콘(Si)인 것을 특징으로 하는 서로 다른 두께의 게이트 산화막 형성 방법.
  12. 제 8 항에 있어서,
    상기 원자는, 적어도 1E13 도즈로 이온주입되는 것을 특징으로 하는 서로 다른 두께의 게이트 산화막 형성 방법.
  13. 제 8 항에 있어서,
    상기 손상층 형성 조건은, 상기 원자의 종류 및 도즈, 에너지, 그리고 상기 게이트 산화막 형성 조건을 포함하는 것을 특징으로 하는 서로 다른 두께의 게이트 산화막 형성 방법.
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