KR100325698B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 73
- 229920005591 polysilicon Polymers 0.000 claims description 73
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- -1 spacer nitride Chemical class 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 14
- 238000007254 oxidation reaction Methods 0.000 abstract description 14
- 230000007423 decrease Effects 0.000 abstract description 3
- 125000006850 spacer group Chemical group 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 접합영역 형성 후의 산화 공정에서 유전체막의 측면산화로 인하여 셀의 소거 효율이 저하되는 문제점을 해결하기 위하여, 게이트 식각 공정 후 셀 및 트랜지스터의 측벽에 스페이서 절연막을 형성하므로써, 후속 산화공정으로부터 유전체막의 측면이 산화되는 것을 방지하여 셀의 소거 효율을 높이고, 플로팅 게이트와 콘트롤 게이트 간의 캐패시턴스를 증가시킬 수 있도록 한 플래쉬 메모리 소자의 제조방법이 개시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 접합영역 형성 후의 산화 공정시 유전체막이 산화되는 것을 방지하여 소자의 소거 효율을 향상시킬 수 있도록 한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자는 핫 캐리어 인젝션(Hot Carrier Injection)과 F-N 터널링 현상을 이용하여 플로팅 게이트에 전하를 저장하거나 소거하므로써 전기적으로 데이터를 기록하고 소거하는 소자이며, 셀 구조에 따라 스택 게이트 셀과 스플릿트 게이트 셀로 나뉘어 진다. 스택 게이트 셀은 플로팅 게이트와 콘트롤 게이트로 형성되며, 플로팅 게이트는 셀에 데이터를 저장하는 역할을 하고 콘트롤 게이트는 유전체막을 통하여 플로팅 게이트의 전위를 조절하므로써 셀의 독출, 기록 및 소거 동작을 결정해 주는 역할을 한다. 그러면, 종래 플래쉬 메모리 소자 제조 방법을 도 1 내지 도 3을 참조하여 설명하기로 한다.
도 1a 내지 1g는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하여, 반도체 기판(101)에 P-웰 및 N-웰을 형성하고 액티브 영역과 필드 영역을 분리하는 소자분리 공정을 실시한 후 셀 지역(C), 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)의 반도체 기판(101) 상에 1차 HV 산화막(102)을 형성한다.
도 1b를 참조하여, 마스크 공정으로 셀 지역에 대하여 셀의 문턱전압을 조정하기 위한 이온 주입 공정을 실시하고, 셀 지역(C) 및 저전원전압 트랜지스터 지역(LV)의 1차 HV 산화막(102)을 선택적으로 제거한 후 산화공정을 실시한다. 이에 따라, 셀 지역(C) 및 저전원전압 트랜지스터 지역(LV)에 각각 터널 산화막(103) 및 게이트 산화막(105)이 형성되고, 고전원전압 트랜지스터 지역(HV)에는 1차 HV 산화막(102)에 추가로 산화막이 성장되어 두꺼운 2차 HV 산화막(104)이 형성된다. 이후, 셀 지역, HV 트랜지스터 영역 및 LV 트랜지스터 영역을 포함하는 전체구조 상에 제 1 폴리실리콘층(106)을 형성한다.
도 1c를 참조하여, 마스크 공정을 이용하여 셀 지역(C)의 제 1 폴리실리콘층(106)을 식각하여 셀과 셀 간의 제 1 폴리실리콘층(106)을 분리시킨 후(도시되지 않음), 셀 지역(C), 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)을 포함하는 전체구조 상에 유전체막(107) 및 제 2 폴리실리콘층(108)을 순차적으로 형성한다.
도 1d를 참조하여, 마스크 공정을 이용하여 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)의 제 2 폴리실리콘층(108) 및 유전체막(107)을 순차적으로 제거한 후, 셀 지역(C), 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)을 포함하는 전체구조 상에 탑 폴리실리콘층(109), 텅스텐 실리사이드층(110) 및 반사 방지막(111)을 순차적으로 형성한다.
여기에서, 탑 폴리실리콘층(109)을 형성하는 이유는 다음과 같다. 도 1c에서, 셀 간의 제 1 폴리실리콘층(106)을 분리하는 식각 공정 및 도 1d에서의 제 2 폴리실리콘층(HV 지역 및 LV 지역의 108) 식각 공정시 셀 지역(C), 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)의 경계지역은 항상 식각이 진행되기 때문에 필드 산화막이 노출된 상태가 된다. 따라서, 탑 폴리실리콘층(109)을 형성하지 않으면, 텅스텐 실리사이드층(110) 형성시 필드 산화막이 노출된 부분에는 접촉 불량이 발생하게 된다. 그러므로 텅스텐 실리사이드층(110)의 접촉 불량을 방지하기 위해서 탑 폴리실리콘층(109)을 형성하는 것이다.
도 1e를 참조하여, 셀, 고전원전압 트랜지스터 및 저전원전압 트랜지스터를 형성하기 위한 게이트 마스크 공정을 실시하고 게이트 식각을 진행한다. 게이트 식각 공정에서는 반사 방지막(111), 텅스텐 실리사이드층(110), 탑 폴리실리콘층(109) 및 제 2 폴리실리콘층(108)(고전원전압 및 저전원전압 트랜지스터 지역(HV, LV)에서는 제 1 폴리실리콘층(106)을 순차적으로 식각한다. 이에 의해, 셀 지역(C)에서는 유전체막(107)으로부터 윗부분은 패턴이 형성되어 콘트롤 게이트(108)가 완성된 상태가 되고 제 1 폴리실리콘층(106)은 아직 패터닝되지 않은 상태가 된다. 한편, 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)에는 게이트 패턴 형성이 완료된 상태가 된다.
도 1f를 참조하여, 마스크 공정을 이용하여 셀 지역만 노출된 상태에서 자기정렬 식각(SAE) 공정을 실시하면, 셀 지역의 제 1 폴리실리콘층(106)의 식각이 계속해서 진행되며, 이때 반사 방지막(111)이 마스크 역할을 하므로써 제 2 폴리실리콘층(108)과 같은 크기로 제 1 폴리실리콘층(106)의 패턴(플로팅 게이트)이 형성된다. 제 1 폴리실리콘층(106)의 식각이 완료되면 반사 방지막(111)은 대부분 제거되고 일부분만 남게 된다.
도 1g를 참조하여, 산화 공정을 실시하고 소오스(S) 및 드레인(D)을 형성하기 위한 이온주입 공정을 실시하며, 이로 인하여 플래쉬 메모리 소자 제조공정이 완료되게 된다.
이와 같이 형성된 플래쉬 메모리 셀의 동작은 다음과 같다.
프로그램 동작시에는 드레인(D)에 5V, 콘트롤 게이트에는 10V를 인가하면, 소오스(S)로부터 드레인(D) 방향으로 이동하던 전자가 드레인(D)과 P-웰의 경계에서 핫 일렉트론을 발생시키고, 핫 일렉트론은 콘트롤 게이트의 바이어스에 의해 플로팅 게이트로 유입되므로써 플로팅 게이트가 형성하는 트랜지스터의 문턱전압을 상승시켜 셀을 프로그램 상태(off 상태)로 만들게 된다.
소거 동작시에는 소오스(S)에 5V, 콘트롤 게이트에 -10V를 인가하고 드레인(D)은 플로팅 시킨 상태에서, 플로팅 게이트와 소오스(S) 사이에 걸리는 전위차에 의하여 터널 산화막을 통하여 F-N 터널링이 발생하여 플로팅 게이트의 전자들이 소오스(S) 쪽으로 유출되게 되므로써, 플로팅 게이트가 형성하는 트랜지스터의 문턱전압을 감소시켜 셀을 소거 상태(on 상태)로 만들게 된다. 또 다른 소거 방법으로, 소오스(S) 및 드레인(D)을 플로팅 시키고, 콘트롤 게이트에 -8V, P-웰에 8V를 인가하여 플로팅 게이트의 전자들이 P-웰로 유출되도록 하는 채널 소거 방법이 있다.
독출 동작시에는 콘트롤 게이트에 5V, 드레인에 1V를 인가하고 셀에 흐르는 전류량을 센싱하여 셀의 온/오프를 판독하므로서 데이터를 인식한다.
플래쉬 메모리 소자는 외부 전원이 차단되어도 셀에 저장되어 있는 데이터를 유지해야 하므로 플로팅 게이트를 둘러싸고 있는 절연막의 특성이 매우 중요한 역할을 한다. 플로팅 게이트 상에 형성되는 유전체막은 높은 절연특성을 가져야 하며, 두께가 작을수록 플로팅 게이트와 콘트롤 게이트와의 캐패시턴스를 크게 하여 소거 동작을 효율적으로 이루어지게 하므로 플래쉬 메모리 소자 제조의 핵심기술이라 할 수 있다. 플로팅 게이트 하부의 터널 산화막 역시 소거 동작을 위해서는 충분히 얇아야 하되, 높은 절연 특성을 가져야 한다.
이상에서 설명한 플래쉬 메모리 셀의 동작을 위해서는 +10V, -10V 등의 높은 바이어스를 인가해야 하는 특성 때문에, 플래쉬 메모리 소자 제조 공정에서는 외부 전압(Vcc)에 의해 동작하는 트랜지스터 외에 10V 이상의 높은 전압에 의해 동작하는 트랜지스터를 형성하는 부분이 필요하게 된다. 일반적으로, Vcc 동작 트랜지스터를 LV 트랜지스터, 고전압 동작 트랜지스터를 HV 트랜지스터라고 한다. HV 트랜지스터는 LV 트랜지스터에 비해 더 두꺼운 게이트 산화막이 필요하고, 소오스 및 드레인을 DDD 구조로 형성하므로써 더 높은 접합 브레이크다운 전압을 갖도록 제조한다.
그런데, 소오스(S) 및 드레인(D) 형성시 이온이 강제로 주입되기 때문에 제 1 폴리실리콘층(106)의 코너 부분(A)에서 제 1 폴리실리콘층(106), 터널산화막(103) 등이 손상되게 되어 플로팅 게이트의 데이터 보존 능력이 저하되게 된다. 따라서, 산화 공정을 실시하여 제 1 폴리실리콘층(106)의 코너(A)에 산화막(112)을 형성시키므로써 플로팅 게이트의 데이터 보존 능력을 개선하여야 한다.
그러나, 제 1 폴리실리콘층(106)의 코너 부분을 보호하기 위한 산화 공정시 유전체막(107), 제 2 폴리실리콘층(108), 탑 폴리실리콘층(109) 및 텅스텐 실리사이드층(110) 표면에도 산화막이 추가로 형성되게 되며, 특히 유전체막(107)의 측면(B)에 형성되는 산화막은 유전체막(107)의 두께를 증가시키는 작용을 한다. 이에 따라 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스가 감소되어 결과적으로 플래쉬 메모리 소자의 소거 동작의 효율이 저하되는 결과를 가져온다. 이러한 현상은 셀의 크기가 감소함에 따라 그 심각성이 더 커지기 때문에 플래쉬 메모리 소자의 집적도 향상에 장애요인이 되고 있다.
따라서, 본 발명은 셀 및 트랜지스터의 측벽에 스페이서 질화막을 형성하므로써, 후속 산화 공정시 유전체막의 측면 산화를 방지하여 셀의 소거 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 셀 지역, 고전원전압 트랜지스터 지역 및 저전원전압 트랜지스터 지역이 정의된 반도체 기판이 제공되는 단계; 상기 셀 지역, 고전원전압 트랜지스터 지역 및저전원전압 트랜지스터 지역의 반도체 기판 상에 각각 터널 산화막, HV 산화막 및 게이트 산화막을 형성한 후, 전체구조 상에 제 1 폴리실리콘층, 유전체막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계; 상기 고전원전압 트랜지스터 지역 및 저전원전압 트랜지스터 지역의 제 2 폴리실리콘층 및 유전체막을 순차적으로 제거한 후, 전체구조 상에 탑 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성하는 단계; 상기 셀 지역의 적층구조에서 제 1 폴리실리콘층의 일부까지 패터닝하는 동시에, 상기 고전원전압 및 저전원전압 트랜지스터 지역의 적층구조를 패터닝하여 고전원전압 트랜지스터 및 저전원전압 트랜지스터가 완성되는 단계; 상기 셀 지역에 형성된 패턴, 고전원전압 트랜지스터 및 저전원전압 트랜지스터의 측벽에 스페이서 질화막을 형성하는 단계; 상기 셀 지역의 노출된 제 1 폴리실리콘층을 식각하므로써 셀이 완성되는 단계; 및 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1g는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2a 내지 2h는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
101 , 201 : 반도체 기판 102, 202 : 1차 HV 산화막
103, 203 : 터널 산화막 104, 204 : 2차 HV 산화막
105, 205 : 게이트 산화막 106, 206 : 제 1 폴리실리콘층
107, 207 : 유전체막 108, 208 : 제 2 폴리실리콘층
109, 209 : 탑 폴리실리콘층 110, 210 : 텅스텐 실리사이드층
111, 211 : 반사 방지막 112, 213 : 산화막
212 : 스페이서 질화막
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2a 내지 2h는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하여, 반도체 기판(201)에 P-웰 및 N-웰을 형성하고 액티브 영역과 필드 영역을 분리하는 소자분리 공정을 실시한 후 셀 지역(C), 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)의 반도체 기판(201) 상에 1차 HV 산화막(202)을 형성한다.
도 2b를 참조하여, 마스크 공정으로 셀 지역에 대하여 셀의 문턱전압을 조정하기 위한 이온 주입 공정을 실시하고, 셀 지역(C) 및 저전원전압 트랜지스터 지역(LV)의 1차 HV 산화막(202)을 선택적으로 제거한 후 산화공정을 실시한다. 이에 따라, 셀 지역(C) 및 저전원전압 트랜지스터 지역(LV)에 각각 터널 산화막(203) 및 게이트 산화막(205)이 형성되고, 고전원전압 트랜지스터 지역(HV)에는 1차 HV 산화막(202)에 추가로 산화막이 성장되어 두꺼운 2차 HV 산화막(204)이 형성된다. 이후, 셀 지역, HV 트랜지스터 영역 및 LV 트랜지스터 영역을 포함하는 전체구조 상에 제 1 폴리실리콘층(206)을 형성한다.
도 2c를 참조하여, 마스크 공정을 이용하여 셀 지역(C)의 제 1 폴리실리콘층(206)을 식각하여 셀과 셀 간의 제 1 폴리실리콘층(206)을 분리시킨 후(도시되지 않음), 셀 지역(C), 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)을 포함하는 전체구조 상에 유전체막(207) 및 제 2 폴리실리콘층(208)을 순차적으로 형성한다.
여기에서, 제 2 폴리실리콘층(208)은 제 1 폴리실리콘층(206)에 비하여 약 500Å 정도 얇은 두께로 증착한다. 이러한 두께 차이는 후속 게이트식각 진행시 셀의 셀 지역(C)의 제 1 폴리실리콘층(206)도 일부 식각되도록 하는 역할을 하며, 전체적인 셀의 높이를 줄이는 역할을 한다.
도 2d를 참조하여, 마스크 공정을 이용하여 고전원전압 트랜지스터 지역(HV)및 저전원전압 트랜지스터 지역(LV)의 제 2 폴리실리콘층(208) 및 유전체막(207)을 순차적으로 제거한 후, 셀 지역(C), 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)을 포함하는 전체구조 상에 탑 폴리실리콘층(209), 텅스텐 실리사이드층(210) 및 반사 방지막(211)을 순차적으로 형성한다.
도 2e를 참조하여, 셀, 고전원전압 트랜지스터 및 저전원전압 트랜지스터를 형성하기 위한 게이트 마스크 공정을 실시하고 게이트 식각을 진행한다. 게이트 식각 공정에서는 반사 방지막(211), 텅스텐 실리사이드층(210), 탑 폴리실리콘층(209) 및 제 2 폴리실리콘층(208)(고전원전압 및 저전원전압 트랜지스터 지역(HV, LV)에서는 제 1 폴리실리콘층(206)을 순차적으로 식각한다. 이에 의해, 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)에는 게이트 패턴 형성이 완료된 상태가 된다. 한편, 셀 지역(C)에서는 제 2 폴리실리콘층(208)의 두께가 제 1 폴리실리콘층(206)의 두께보다 약 500Å 얇으므로 제 2 폴리실리콘층(208)에 더하여 유전체막(207) 및 제 1 폴리실리콘층(206)의 일부가 식각되게 된다. 여기에서, 제 1 폴리실리콘층(206)의 식각정도는 제 1 폴리실리콘층(206)과 유전체막(207)의 식각 선택비에 의해 결정된다.
도 2f를 참조하여, 셀 지역(C), 고전원전압 트랜지스터 지역(HV) 및 저전원전압 트랜지스터 지역(LV)을 포함하는 전체구조 상에 질화막을 증착하고 스페이서 식각하여, 셀 지역(C)에 형성된 패턴, 고전원전압 및 저전원전압 트랜지스터의 게이트 측벽에 스페이서 질화막(212)을 형성한다. 이 스페이서 질화막(212)은 후속 산화 공정에서 유전체막(207)의 측면 산화를 방지하는 역할을 한다.
도 2g를 참조하여, 마스크 공정을 이용하여 셀 지역만 노출된 상태에서 자기정렬 식각(SAE) 공정을 실시하면, 셀 지역의 제 1 폴리실리콘층(206)의 식각이 계속해서 진행되며, 이때 반사 방지막(211)이 마스크 역할을 하므로써 제 2 폴리실리콘층(208)과 같은 크기로 제 1 폴리실리콘층(206)의 패턴(플로팅 게이트)이 형성된다. 한편, 제 1 폴리실리콘층(206)의 식각시 반사 방지막(211)은 일부만 제거되게 된다. 따라서, 반사 방지막(211)은 종래 기술에 비해 얇은 두께로 증착하는 것이 가능하다.
도 2h를 참조하여, 산화 공정을 실시하고 소오스(S) 및 드레인(D)을 형성하기 위한 이온주입 공정을 실시하며, 이로 인하여 플래쉬 메모리 소자 제조공정이 완료되게 된다. 여기에서, 이온주입 공정 후 산화 공정을 실시하는 경우. 제 1 폴리실리콘층(206)의 코너(X)에는 산화막(213)이 형성되지만, 스페이서 질화막(212)이 형성된 부분에는 산화막이 형성되지 않는다. 따라서 유전체막(207)의 측면에도 산화막이 형성되지 않으므로 유전체막(207)의 두께가 증가하지 않게 되고, 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스 감소 현상을 방지할 수 있게 된다.
상술한 바와 같이, 본 발명은 콘트롤 게이트용 폴리실리콘층의 두께를 얇게 형성하므로써 셀의 전체적인 높이를 낮출 수 있다. 이는 게이트 식각 공정시 플로팅 게이트용 폴리실리콘층의 일부가 식각되도록 하는 효과를 가져오며, 이로 인해 게이트 식각 후 스페이서 질화막 형성시 플로팅 게이트용 폴리실리콘층 코너에는스페이서 질화막이 형성되지 않도록 하여, 제 1 폴리실리콘층의 코너 부분의 특성을 보강하면서 유전체막의 측면이 산화되는 현상을 방지할 수 있도록 한다. 또한, 자기정렬 식각 공정시 마스크 역할을 하는 반사 방지막의 소모량을 줄일 수 있게 된다. 이와 같이 유전체막의 측면 산화를 방지할 수 있어 셀의 소거 효율을 높일 수 있고 플로팅 게이트와 콘트롤 게이트 간의 캐패시턴스를 증가시킬 수 있으며, 콘트롤 게이트를 얇은 두께로 형성함에 따라 전체적인 소자의 집적도를 향상시킬 수 있는 효과가 있다.
Claims (4)
- 셀 지역, 고전원전압 트랜지스터 지역 및 저전원전압 트랜지스터 지역이 정의된 반도체 기판이 제공되는 단계;상기 셀 지역, 고전원전압 트랜지스터 지역 및 저전원전압 트랜지스터 지역의 반도체 기판 상에 각각 터널 산화막, HV 산화막 및 게이트 산화막을 형성한 후, 전체구조 상에 제 1 폴리실리콘층, 유전체막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계;상기 고전원전압 트랜지스터 지역 및 저전원전압 트랜지스터 지역의 제 2 폴리실리콘층 및 유전체막을 순차적으로 제거한 후, 전체구조 상에 탑 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성하는 단계;상기 셀 지역의 적층구조에서 제 1 폴리실리콘층의 일부까지 패터닝하는 동시에, 상기 고전원전압 및 저전원전압 트랜지스터 지역의 적층구조를 패터닝하여 고전원전압 트랜지스터 및 저전원전압 트랜지스터가 완성되는 단계;상기 셀 지역에 형성된 패턴, 고전원전압 트랜지스터 및 저전원전압 트랜지스터의 측벽에 스페이서 질화막을 형성하는 단계;상기 셀 지역의 노출된 제 1 폴리실리콘층을 식각하므로써 셀이 완성되는 단계; 및소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 폴리실리콘층은 상기 제 1 폴리실리콘층에 비하여 약 500Å 정도 얇은 두께로 증착하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층의 일부까지 패터닝하는 공정에서 상기 제 1 폴리실리콘층의 식각정도는 제 1 폴리실리콘층과 유전체막의 식각 선택비에 의해 결정되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서.상기 제 1 폴리실리콘층 형성 후 셀 지역의 제 1 폴리실리콘층을 식각하여 셀과 셀 간의 제 1 폴리실리콘층을 분리시키는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063897A KR100325698B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063897A KR100325698B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061403A KR20010061403A (ko) | 2001-07-07 |
| KR100325698B1 true KR100325698B1 (ko) | 2002-02-25 |
Family
ID=19631216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063897A KR100325698B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325698B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444604B1 (ko) * | 2001-12-22 | 2004-08-16 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR100467019B1 (ko) * | 2002-07-05 | 2005-01-24 | 삼성전자주식회사 | 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7566929B2 (en) | 2002-07-05 | 2009-07-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices having floating gate electrodes with nitrogen-doped layers on portions thereof |
| KR100479834B1 (ko) * | 2002-09-03 | 2005-04-06 | 주식회사 엑셀반도체 | 플래시메모리 제조방법 |
| KR100741275B1 (ko) * | 2005-06-30 | 2007-07-19 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
-
1999
- 1999-12-28 KR KR1019990063897A patent/KR100325698B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444604B1 (ko) * | 2001-12-22 | 2004-08-16 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR100467019B1 (ko) * | 2002-07-05 | 2005-01-24 | 삼성전자주식회사 | 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010061403A (ko) | 2001-07-07 |
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