KR100515374B1 - 플래쉬 메모리 및 그 제조방법 - Google Patents

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Abstract

플래쉬 메모리 및 그 제조방법에 관한 것으로, 그 목적은 전자의 주입이 일어나는 부분에만 터널링 산화막 및 플로팅 게이트를 형성하여 플래쉬 메모리의 전체적인 커패시턴스를 향상시키는 것이다. 이를 위해 본 발명에서는 전자들의 주입이 일어나는 부분에만 터널링 산화막 및 플로팅 게이트를 형성하고, 그 외 부분인 터널링 산화막 사이의 반도체 기판 상에는 게이트 절연막을 형성하는 것을 특징으로 한다.

Description

플래쉬 메모리 및 그 제조방법 {Flash memory and fabrication method thereof}
본 발명은 플래쉬 메모리 및 그 제조방법에 관한 것으로, 더욱 상세하게는 전자의 주입이 일어나는 부분에만 터널링 산화막 및 플로팅 게이트를 형성하는 플래쉬 메모리 및 그 제조방법에 관한 것이다.
일반적으로, 플래쉬 메모리는 종래 이피롬(erasable programmable read only memory: EPROM)과 이이피롬(electrically erasable programmable read only memory: EEPROM)의 장점을 동시에 구현하고자 하는데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조 단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리이지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 램(random access memory: RAM)의 성격을 가지므로, 메모리 카드나 휴대용 사무자동화 기기의 하드디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜 차이에 의해 채널 내에서 핫 일렉트론이 발생되면, 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽인 3.1eV 이상의 에너지를 얻은 일부 일렉트론이 콘트롤 게이트에 걸리는 높은 전기장에 의해 플로팅 게이트로 이동하여 저장된다.
따라서, 일반적인 MOS 소자에서는 핫 일렉트론이 소자의 열화 원인이 되기 때문에 가능한 억제시키는 방향으로 소자 설계가 이루어지나, 플래쉬 메모리에서는 이러한 핫 일렉트론을 생성시키는 방향으로 소자 설계가 이루어진다.
그러면, 도 1a 내지 1c를 참조하여 종래 플래쉬 메모리를 개략적으로 설명한다.
도 1a 및 1b는 종래 플래쉬 메모리의 제조 방법을 도시한 단면도이고, 도 2는 도 1b에 도시된 종래 플래쉬 메모리의 평면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 터널링 산화막(2)을 100Å 정도의 두께로 형성하고, 그 위에 다결정 실리콘으로 이루어진 플로팅 게이트(3)를 2500Å 정도의 두께로 형성한 후, 플로팅 게이트(3) 상에 산화막/질화막/산화막(oxide/nitride/oxide: ONO, 이하 "ONO"라 칭한다)구조의 게이트 절연막(4)을 형성한다.
이러한 ONO 구조의 게이트 절연막(4)을 형성하기 위해서는, 플로팅 게이트(3)의 다결정 실리콘층을 열산화시켜 플로팅 게이트(3) 상에 하부 산화막을 형성한 후, 하부 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 상부 산화막을 형성한 다음, 어닐링한다.
이어서, 게이트 절연막(4) 상에 다결정 실리콘층을 2500Å 정도의 두께로 증착하여 실질적인 전극 역할을 하게 되는 콘트롤 게이트(5)를 형성한다.
다음으로, 도 1b 및 도 2에 도시된 바와 같이, 콘트롤 게이트(5), 게이트 절연막(4), 플로팅 게이트(3), 및 터널링 산화막(2)을 선택적으로 식각하여 소정 폭으로 남기고, 상부 전면에 실리콘 질화막을 2000Å 정도의 두께로 증착한 후, 별도의 마스크 없이 전면 식각(blanket etch)하여 측벽(6)을 형성한다.
이어서, 반도체 기판(1) 내로 불순물 이온을 주입하여 소스(7) 및 드레인(8)을 형성한다.
이러한 구조의 플래쉬 메모리에서 데이터의 프로그래밍을 위해 일정 조건의 양의 전압을 게이트에 인가하면, 터널링 산화막(2) 하부의 반도체 기판(1) 내에 형성된 채널을 통해 핫 일렉트론이 이동하다가 전계에 의해 가속되어 플로팅 게이트로 주입된다.
이때, 핫 일렉트론이 플로팅 게이트로 주입되는 것을 도 1b에서 화살표로 도시하였는데, 이와 같이 핫 일렉트론은 플로팅 게이트의 전면으로 주입되는 것이 아니라, 전위차가 가장 큰 부분인 드레인(8)과 가까운 곳, 이른바 핀치오프 지점(pinch-off point)에서 주입된다.
이와 마찬가지로 데이터의 소거를 위해 일정 조건의 마이너스 전압을 게이트에 인가하면, 플로팅 게이트에 저장되어 있던 전자들이 전위차에 의해 소스로 주입된다.
이때에도 도 1b에 화살표로 도시된 것과 같이, 전자가 터널링 산화막의 전면에서 주입되는 것이 아니라, 전위차가 가장 큰 부분인 소스(7)와 가까운 곳에서 주입된다.
따라서, 상술한 종래 플래쉬 메모리에서는 전자의 주입이 일어나지 않는 불필요한 부분의 터널링 산화막만큼 전체적인 커패시턴스가 감소한다.
감소한 커패시턴스를 보상하기 위해서는 인가 전압을 증가하여야 하므로 전력 소비가 증가하며, 또한 인가 전압의 증가에 의해 소자에서 열이 발생하고, 열 발생으로 인해 소자의 수명이 감소하는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 플래쉬 메모리의 전체적인 커패시턴스를 향상시키는 것이다.
본 발명의 다른 목적은 전자의 주입이 일어나는 부분에만 터널링 산화막 및 플로팅 게이트를 형성하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 액티브 영역에서 상기 플로팅 게이트가 평행한 2개의 라인으로 형성되고, 소자 분리 영역에서 두개의 평행 라인이 만나도록 형성함으로써, 전자들의 주입이 일어나는 부분에만 터널링 산화막 및 플로팅 게이트를 형성하고, 그 외 부분인 터널링 산화막 사이의 반도체 기판 상에는 게이트 절연막을 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 플래쉬 메모리의 제조 방법은, 반도체 기판 상에 터널링 산화막을 형성하는 단계; 상기 터널링 산화막 상에 제1 다결정 실리콘을 증착하여 플로팅 게이트를 형성하는 단계; 플로팅 게이트 및 터널링 산화막을 선택적으로 식각하여, 반도체 기판의 활성 영역 상에 각각 소정 폭을 가지면서 서로 소정 간격 이격되고 반도체 기판의 필드 영역에서 서로 연결되는 두 영역으로 남기는 단계; 플로팅 게이트를 포함하여 반도체 기판의 상부 전면에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 제2 다결정 실리콘을 증착하여 콘트롤 게이트를 형성하는 단계; 콘트롤 게이트 및 게이트 절연막을 선택적으로 식각하여 소정 폭으로 남기되, 플로팅 게이트의 외측벽에 형성된 게이트 절연막을 식각하여 플로팅 게이트의 외측벽을 노출시키는 단계; 반도체 기판의 상부 전면에 질화막을 형성한 후, 질화막을 전면 식각(blanket etch)하여 콘트롤 게이트, 게이트 절연막, 플로팅 게이트, 및 터널링 산화막의 외측벽에 측벽(sidewall)을 형성하는 단계; 및 플로팅 게이트의 외부 방향으로 반도체 기판 내에 불순물을 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함한다.
이하, 본 발명에 따른 플래쉬 메모리 및 그 제조방법에 대해 상세히 설명한다.
도 3f 및 도 4f는 각각 본 발명에 따른 플래쉬 메모리의 단면도 및 평면도이며, 이들 도면에 도시된 바와 같이, 본 발명에 따른 플래쉬 메모리에서는 전자들의 주입이 일어나는 부분의 반도체 기판(11) 상에만 터널링 산화막(12)이 소정 폭으로 형성되어 있다.
즉, 터널링 산화막(12)은 반도체 기판(11)의 활성 영역 상에 소정 간격 서로 이격되도록 형성되어, 각각 소정 폭을 가지는 두 영역으로 이루어지고, 이때, 이격된 두 영역이 반도체 기판의 필드 영역에서 서로 연결되도록 형성되어 있다.
상기 터널링 산화막(12) 상에는 다결정 실리콘으로 이루어진 플로팅 게이트(13)가 형성되어 있고, 터널링 산화막(12)의 두 영역 사이에서 노출된 반도체 기판(11)의 상면과, 플로팅 게이트(13)의 상면, 그리고 플로팅 게이트(13)의 내측면 상에는 게이트 절연막(14)이 형성되어 있으며, 게이트 절연막(14) 상에는 다결정 실리콘으로 이루어진 콘트롤 게이트(15)가 형성되어 있다.
상기 콘트롤 게이트(15), 게이트 절연막(14), 플로팅 게이트(13), 및 터널링 산화막(12)의 외측면 상에는 측벽(16)이 형성되어 있고, 플로팅 게이트(13)의 외부 방향으로 반도체 기판(11) 내에는 소스(17) 및 드레인(18)이 형성됨으로써 플래쉬 메모리를 구성하고 있다.
그러면, 상술한 구조의 본 발명에 따른 플래쉬 메모리의 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 3f는 본 발명의 일실시예에 따른 플래쉬 메모리의 제조 방법이 도시된 단면도이고, 도 4a 내지 도 4f는 각각 도 3a 내지 3f에 대한 평면도이다.
먼저, 도 3a 및 4a에 도시된 바와 같이, 반도체 기판(11) 상에 터널링 산화막(12)을 얇게 형성하고, 그 위에 다결정 실리콘층을 증착하여 플로팅 게이트(13)를 형성한다.
이때, 터널링 산화막(12)은 50∼150Å 정도의 두께로 형성하며, 바람직하게는 100Å의 두께로 형성한다. 이러한 터널링 산화막(12)은 회로에 전계가 인가되었을 때, 전계에 의해 가속된 전자들이 플로팅 게이트(13)로 인입되는 통로 역할을 하며, 전계가 인가되지 않을 때에는 플로팅 게이트(13)로 인입된 전자들이 반도체 기판(11)으로 회귀하지 못하도록 차단하는 역할을 한다.
상기 플로팅 게이트(13)를 형성할 때에는, 다결정 실리콘층을 2000∼3000Å 정도의 두께로 형성하며, 바람직하게는 2500Å의 두께로 형성한다. 이러한 플로팅 게이트(13)는 인입된 전자들을 저장하는 역할을 하며, 이와 같이 전자가 플로팅 게이트(13)에 저장되는 것이 프로그래밍이고, 전계 조건에 따라 전자들이 플로팅 게이트(13)로부터 반도체 기판(11)으로 방출되는 것이 소거이다. 또한, 상기 플로팅 게이트(13)를 형성할 때에는, 액티브 영역에서 상기 플로팅 게이트(13)가 평행한 2개의 라인으로 형성되고, 소자 분리 영역에서 두개의 평행 라인이 만나도록 형성된다.
다음으로, 도 3b 및 4b에 도시된 바와 같이, 플로팅 게이트(13) 및 터널링 산화막(12)을 선택적으로 식각하여, 플래쉬 메모리 셀이 작동될 때 전자들의 주입이 일어나는 부분에만 플로팅 게이트(13) 및 터널링 산화막(12)이 남도록 한다.
이때, 플래쉬 메모리 셀이 동작하는 활성 영역(active area)에서는 프로그래밍을 위해 전자 주입이 일어나는 부분 상의 플로팅 게이트(13)와 소거를 위해 전자 주입이 일어나는 부분 상의 플로팅 게이트(13)가 단절되도록 하고, 필드 영역(field area)에서는 단절된 두 부분이 서로 연결되도록 한다.
다음, 도 3c 및 4c에 도시된 바와 같이, 플로팅 게이트(13)를 포함한 반도체 기판(11)의 상부 전면에 ONO 구조의 게이트 절연막(14)을 형성한다.
이러한 ONO 구조의 게이트 절연막(14)을 형성하기 위해서는, 플로팅 게이트(13)의 다결정 실리콘층을 열산화시켜 플로팅 게이트(13) 상에 하부 산화막을 형성한 후, 하부 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 상부 산화막을 형성한 다음, 어닐링한다.
이러한 ONO 구조의 게이트 절연막(14)에서 하부 산화막 및 상부 산화막은 플로팅 게이트(13)로 인입된 전자들이 콘트롤 게이트로 이동하는 것을 방지하는 역할을 하고, 실리콘 질화막은 콘트롤 게이트에 인가되는 전압에 의하여 플로팅 게이트의 분극을 보다 잘 이루어지게 하는 역할을 한다.
다음으로, 도 3d 및 4d에 도시된 바와 같이, 게이트 절연막(14) 상에 다결정 실리콘층을 증착하여 실질적인 전극 역할을 하게 되는 콘트롤 게이트(15)를 형성한다.
콘트롤 게이트(15)를 형성할 때에는, 다결정 실리콘층을 2000∼3000Å 정도의 두께로 형성하며, 바람직하게는 2500Å의 두께로 형성한다.
다음, 도 3e 및 4e에 도시된 바와 같이, 콘트롤 게이트(15), 게이트 절연막(14), 플로팅 게이트(13), 및 터널링 산화막(12)을 선택적으로 식각하여 소정 폭으로 남기고, 상기 소정 폭을 제외한 나머지 영역에서는 반도체 기판(11)을 노출시킨다.
이때, 플로팅 게이트(13)의 노출된 측벽에 게이트 절연막(14)이 남아있지 않도록 완전히 제거한다.
다음으로, 도 3f 및 4f에 도시된 바와 같이, 콘트롤 게이트(15)를 포함하여 반도체 기판(11)의 상부전면에 실리콘 질화막을 증착한 후 별도의 마스크 없이 전면 식각(blanket etch)하여 측벽(16)을 형성한다.
이때, 실리콘 질화막은 1500∼2500Å 정도의 두께로 형성하며, 바람직하게는 2000Å의 두께로 형성한다.
이어서, 반도체 기판(11) 내로 불순물 이온을 주입하여 소스(17) 및 드레인(18)을 형성한다.
상술한 바와 같이 제조된 플래쉬 메모리에서 데이터의 프로그래밍을 위해 일정 조건의 양의 전압을 게이트에 인가하면, 터널링 산화막(12) 하부의 반도체 기판(11) 내에 형성된 채널을 통해 핫 일렉트론이 이동하다가 전계에 의해 가속되어 플로팅 게이트(13)로 주입된다.
이 때 핫 일렉트론은 전위차가 가장 큰 부분인 드레인(18)과 가까운 곳에 위치한 플로팅 게이트(13)로 주입된다.
이와 마찬가지로 데이터의 소거를 위해 일정 조건의 마이너스 전압을 게이트에 인가하면, 플로팅 게이트(13)에 저장되어 있던 전자들이 전위차에 의해 소스(18)로 주입된다.
이 때에도 전자는 전위차가 가장 큰 부분인 소스(7)와 가까운 곳에 위치한 플로팅 게이트(13)로부터 그 하부의 터널링 산화막(12)을 관통하여 소스(7)로 주입된다.
상기한 바와 같이, 본 발명에 따른 플래쉬 메모리에서는 전자들의 주입이 일어나는 부분에만 터널링 산화막 및 플로팅 게이트를 형성하고, 그 외 부분인 터널링 산화막 사이의 반도체 기판 상에는 게이트 절연막을 형성하므로, 플래쉬 메모리 셀의 전체적인 커패시턴스가 증가하는 효과가 있다.
따라서, 종래 감소한 커패시턴스를 보상하기 위해서는 증가하였던 인가 전압이 감소하며, 따라서 전력 소비가 감소하는 효과가 있다.
또한 인가 전압의 증가에 의해 발생하였던 열을 억제할 수 있으며, 이로 인해 소자의 수명을 연장시키는 효과가 있다.
도 1a 및 1b는 종래 플래쉬 메모리의 제조 방법을 도시한 단면도이다.
도 2는 도 1b에 도시된 종래 플래쉬 메모리의 평면도이다.
도 3a 내지 3f는 본 발명에 따른 플래쉬 메모리의 제조 방법이 도시된 단면도이다.
도 4a 내지 도 4f는 각각 도 3a 내지 3f에 대한 평면도이다.

Claims (6)

  1. 반도체 기판의 활성영역 상에 소정간격 서로 이격되도록 형성되어 각각 소정 폭을 가지는 제1 및 제2 영역으로 이루어지고, 상기 이격된 제1 및 제2 영역이 반도체 기판의 필드 영역에서 서로 연결되도록 형성된 터널링 산화막;
    상기 터널링 산화막 상에 "ㄷ"자 구조로 형성된 플로팅 게이트;
    상기 터널링 산화막의 제1 영역과 제2 영역 사이에서 노출된 반도체 기판의 상면과, 상기 플로팅 게이트의 상면, 그리고 상기 플로팅 게이트의 내측면 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 콘트롤 게이트;
    상기 콘트롤 게이트, 게이트 절연막, 플로팅 게이트, 및 터널링 산화막의 외측면 상에 형성된 측벽; 및
    상기 플로팅 게이트의 외부 방향으로 상기 반도체 기판 내에 불순물이 주입된 소스 및 드레인 영역
    을 포함하되,
    액티브 영역에서 상기 플로팅 게이트가 평행한 2개의 라인으로 형성되고, 소자 분리 영역에서 두개의 평행 라인이 만나도록 형성함으로써, 전자들의 주입이 일어나는 부분에만 터널링 산화막 및 플로팅 게이트를 형성하고, 그 외 부분인 터널링 산화막 사이의 반도체 기판 상에는 게이트 절연막을 형성하는 것을 특징으로 하는 플래쉬 메모리.
  2. 제1항에 있어서,
    상기 게이트 절연막은 산화막-질화막-산화막의 3층 구조인 것을 특징으로 하는 플래쉬 메모리.
  3. 제1항 또는 제2항에 있어서,
    상기 플로팅 게이트 및 콘트롤 게이트는 다결정 실리콘으로 이루어지며, 상기 플로팅 게이트는 2000∼3000Å의 두께로 형성되고, 상기 콘트롤 게이트는 상기 플로팅 게이트 상부의 게이트 절연막으로부터 2000∼3000Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리.
  4. a) 반도체 기판 상에 터널링 산화막을 형성하는 단계;
    b) 상기 터널링 산화막 상에 제1 다결정 실리콘을 증착하여 플로팅 게이트를 형성하는 단계;
    c) 상기 플로팅 게이트 및 터널링 산화막을 선택적으로 식각하여, 상기 반도체 기판의 활성 영역 상에 각각 소정 폭을 가지면서 서로 소정 간격 이격되고, 반도체 기판의 필드 영역에서 서로 연결되는 두 영역으로 남기는 단계;
    d) 상기 플로팅 게이트를 포함하여 상기 반도체 기판의 상부 전면에 게이트 절연막을 형성하는 단계;
    e) 상기 게이트 절연막 상에 제2 다결정 실리콘을 증착하여 콘트롤 게이트를 형성하는 단계;
    f) 상기 콘트롤 게이트 및 게이트 절연막을 선택적으로 식각하여 소정 폭으로 남기되, 상기 플로팅 게이트의 외측벽에 형성된 게이트 절연막을 식각하여 플로팅 게이트의 외측벽을 노출시키는 단계;
    g) 상기 반도체 기판의 상부 전면에 질화막을 형성한 후, 상기 질화막을 전면 식각(blanket etch)하여 상기 콘트롤 게이트, 게이트 절연막, 플로팅 게이트, 및 터널링 산화막의 외측벽에 측벽을 형성하는 단계; 및
    h) 상기 플로팅 게이트의 외방으로 상기 반도체 기판 내에 불순물을 주입하여 소스 및 드레인 영역을 형성하는 단계
    를 포함하는 플래쉬 메모리 제조방법.
  5. 제4항에 있어서,
    상기 b) 단계 및 상기 e) 단계에서는, 상기 제1 다결정 실리콘 및 제2 다결정 실리콘을 각각 2000∼3000Å의 두께로 증착하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
  6. 제4항 또는 제5항에 있어서,
    상기 d) 단계에서는, 상기 플로팅 게이트를 이루는 제1 다결정 실리콘을 열산화시켜 상기 플로팅 게이트 상에 하부 산화막을 형성한 후, 상기 하부 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 상기 실리콘 질화막 상에 열공정으로 상부 산화막을 형성한 다음, 어닐링함으로써, 상기 게이트 절연막을 하부 산화막-질화막-상부 산화막의 3층 구조로 형성하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
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