KR0168158B1 - 비휘발성 메모리 셀 제조방법 - Google Patents

비휘발성 메모리 셀 제조방법 Download PDF

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KR0168158B1 KR1019950026538A KR19950026538A KR0168158B1 KR 0168158 B1 KR0168158 B1 KR 0168158B1 KR 1019950026538 A KR1019950026538 A KR 1019950026538A KR 19950026538 A KR19950026538 A KR 19950026538A KR 0168158 B1 KR0168158 B1 KR 0168158B1
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Abstract

본 발명은 비휘발성 메모리 셀 제조방법이 개시된다.
본 발명은 스택 게이트형 플래쉬 메모리 셀 또는 EEPROM 셀등의 비휘발성 메모리 셀에서 드레인 부분에 콘택홀을 형성할 때, 습식 및 건식식각으로 실제 콘택 크기보다 크기 콘택홀의 입구부분을 개방시키고, 이후 질화막등을 식각 마스크로 하는 셀프 얼라인 식각방식을 적용한 건식식각공정을 계속하여 와인 글라스 모양의 콘택홀 형성공정을 완료한다.
따라서, 본 발명의 비휘발성 메모리 셀은 콘택홀과 컨트롤 게이트 라인간의 공간을 무시할 수 있기 때문에 셀의 크기를 작게 할 수 있으며, 또한 콘택홀의 공정마진이 크므로 공정을 용이하게 실시할 수 있다.

Description

비휘발성 메모리 셀 제조방법
제1도는 종래의 비휘발성 메모리 셀의 레이아웃도.
제2도는 본 발명에 의한 비휘발성 메모리 셀의 레이아웃도.
제3a 내지 3f도는 본 발명에 의한 비휘발성 메모리 셀의 제조단계를 설명하기 위해 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2: 터널 산화막
3 : 제1폴리실리콘층 4 : 제1층간 절연막
5 : 제2폴리실리콘층 6 : 제1산화막
7 : 제1질화막 8 : 드레인
9 :소오스 10 : 제2산화막
11 : 제2질화막 12 : 스페이서 산화막
13 : 제2층간 절연막 14 : 콘택홀
15 : 금속층 30 : 플로팅 게이트
50 : 컨트롤 게이트 8A : 드레인 라인
9A : 소오스 라인 15A : 금속 라인
50A : 컨트롤 라인
본 발명은 비휘발성 메모리 셀 제조방법에 관한 것으로, 특히 셀프얼라인(self-align)방식으로 드레인 부분에 콘택홀을 형성하므로, 고집적화를 실현할 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.
스택 게이트(stack gate)형 플래쉬(flash) 메모리 셀 또는 EEPROM 셀등의 비휘발성 메모리 셀은 제1도와 같은 일반적인 레이아웃도로 나타낼 수 있는데, 셀 크기는 금속 라인(15A)의 폭MW, 금속 라인(15A)간의 공간MMS, 컨트롤(control) 게이트 라인(50A)의 폭CW, 소오스 라인(9A)의 폭SW, 드레인 라인(8A)에 형성되는 콘택홀(14)의 크기CS, 콘택홀(14)과 컨트롤 게이트 라인(50A)간의 공간CCS에 의해 셀 크기가 결정된다. 미설명 부호(30)은 플로팅 게이트이다.
콘택홀(14)과 컨트롤 게이트 라인(50A)간의 공간CCS은 금속 라인(15A)과 컨트롤 게이트 라인(50A)간의 단락(short)을 방지하기 위해 마스크 작업 및 식각 작업시의 공정마진(margin)을 고려하여 0.4㎛ 이상으로 결정되어야 하며, 이로인하여 소자의 고집적화 실현을 어렵게 하는 문제가 있다.
따라서, 본 발명은 소자의 고집적화를 실현할 수 있는 비휘발성 메모리 셀 제조방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 콘택홀의 공정마진을 크게할 수 있는 비휘발성 메모리 셀 제조방법을 제공함에 있다.
이러한 목적들을 달성하기 위한 본 발명의 비휘발성 메모리 셀 제조방법은 실리콘 기판상에 플로팅 게이트, 컨트롤 게이트, 소오스 및 드레인으로 된 스택 게이트 구조의 단위 셀을 형성하되, 상기 콘트롤 게이트상에 제1산화막 및 제1질화막이 적층되도록 하는 단계; 상기 스택 게이트구조를 포함한 전체구조상에 제2산화막 및 제2질화막을 순차적으로 형성하는 단계; 상기 스택 게이트 구조 양측면의 상기 제2질화막상에 스페이서 산화막을 형성하는 단계; 상기 스페이서 산화막을 식각 마스크로한 식각작업으로 상기 제2질화막의 노출부분을 식각하여 상기 스페이서 산화막으로 가려진 부분에만 상기 제2질화막을 남기는 단계; 상기 공정의 결과로 형성된 전체구조상에 제2층간 절연막을 두껍게 형성하는 단계; 콘택마스크를 사용한 식각공정 및 상기 제1 및 2질화막을 식각 마스크로 한 셀프 얼라인 식각방식을 통해 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인에 접속되는 금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명에 의한 비휘발성 메모리 셀의 레이아웃도이다.
제2도를 참조하여, 금속라인(15A)의 폭MW, 금속라인(15A)간의 공간MMS, 컨트롤 게이트 라인(50A)의 폭CW, 소오스 라인(9A)의 폭SW은 전술한 제1도와 마찬가지로 설계된다. 그러나, 드레인 라인(8A)에 형성되는 콘택홀(14)의 크기CS는 제1도에 도시된 것보다 훨씬 크게 설계된다. 그리고 콘택홀(14)과 컨트롤 게이트 라인(50A)간의 공간CCS은 제1도와는 달리 무시되며, 컨트롤 게이트 라인(50A)의 일부와 중첩되게 설계된다.
따라서, 본 발명의 비휘발성 메모리 셀은 콘택홀(14)과 컨트롤 게이트 라인(50A)간의 공간CCS을 무시할 수 있기 때문에 종래의 비휘발성 메모리 셀의 크기보다 작게 제조할 수 있으며, 또한 콘택홀(14)의 공정마진이 크므로 공정을 용이하게 실시할 수 있다. 이를 제2도의 절단선 X-X'부분에서 비휘발성 메모리 셀을 제조하는 단계를 도시한 제3a 내지 3f도를 참조하여 설명하기로 한다.
제3a도를 참조하면, 터널 산화막(2)은 웰 형성공정 및 소자분리 공정을 실시한 후, 액티브 영역의 실리콘 기판(1)에 형성된다. 제1폴리실리콘층(3)은 터널 산화막(2)을 포함한 전체구조상에 형성되며, 플로팅 게이트 마스크 작업 및 1차 식각 작업을 통해 패턴닝된다. 제1층간 절연막(4)은 패터닝된 제1폴리실리콘층(3)을 포함한 전체구조상에 형성된다. 제1층간 절연막(4)은 추후 형성될 플로팅 게이트와 컨트롤 게이트를 전기적으로 절연시키는 역할을 한다. 제2폴리실리콘층(5)은 제1층간 절연막(4)상에 형성된다. 제1산화막(6) 및 제1질화막(7)은 제2폴리실리콘층(5)상에 순차적으로 형성된다.
제3b도는 컨트롤 게이트 마스크 작업 및 식각 작업으로 제1질화막(7), 제1산화막(6), 제2폴리실리콘층(5), 제1층간 절연막(4) 및 제1폴리실리콘층(3)을 순차적으로 패턴닝하고, 이후 마스크 작업 및 이온주입 작업을 통해 드레인(8) 및 소오스(9)를 형성한 것이 도시된다. 제2폴리실리콘층(5)은 패턴닝되어 컨트롤 게이트(50)가 되고, 제1폴리실리콘층(3)은 셀프 얼라인 방식으로 2차 식각되어 플로팅 게이트(30)가 된다. 이로서 플로팅 게이트(30)와 컨트롤 게이트(50)가 적층된 스택 게이트 구조가 된다. 플로팅 게이트(30), 컨트롤 게이트(50), 드레인(8) 및 소오스(9)로 단위 셀이 구성된다. 이러한 단위 셀은 제2도에 도시된 바와같이 다수개가 조합되어 셀 어레이(cell array)를 이룬다.
전술한 제3a 및 3b도는 일반적인 비휘발성 메모리 셀 제조방법에 의해 공정이 진행된다.
제3c도는 스택 게이트 구조를 포함한 전체구조상에 제2산화막(10) 및 제2질화막(11)을 순차적으로 형성한 것이 도시된다. 제2산화막(10)은 컨트롤 게이트(50)와 추후에 형성될 금속 라인간의 전기적 브레이크다운(drekdown) 및 누설전류를 방지할 수 있는 충분한 두께로 형성되며, 제2질화막(11)은 추후에 실시될 콘택홀 형성공정시 컨트롤 게이트(50)를 충분히 보호할 수 있는 두께로 형성된다.
제3d도는 제2질화막(11)상에 TEOS등의 산화물을 증착시킨 후, 전면 식각공정으로 식각하여 스택 게이트 구조의 양측면에 스페이서 산화막(12)를 형성하고, 스페이서 산화막(12)을 식각 마스크로한 식각작업으로 제2질화막(11)의 노출부분을 식각하여 스페이서 산화막(12)으로 가려진 부분에만 제2질화막(11)을 남긴 것이 도시된다.
제3e도를 참조하면, 제2층간 절연막(13)은 상기 공정의 결과로 형성된 전체구조상에 두껍게 형성된다. 제2층간 절연막(13)은 단위 셀 간을 전기적으로 절연시키면서, 단위 셀을 보호하는 역할을 한다. 콘택홀(14)은 콘택 마스크 작업 및 식각 작업을 통해 형성된다. 여기서 중요한 것을 콘택 마스크 작업시 콘택홀(14)의 크기를 충분히 크게 즉, 컨트롤 게이트(50)의 측부까지 포함되도록 공정마진을 여유있게하고, 이러한 콘택 마스크작업을 완료한 후, 습식식각으로 제2층간 절연막(13)을 일정깊이까지 식각하고, 건식식각으로 제1질화막(7)의 일부 표면이 드러나게 한다. 건식식각공정은 계속진행되는데, 이때 제1질화막(7)과 제2질화막(11)이 식각 마스크로 사용되는 셀프 얼라인 식각방식에 의해 남아 있는 제2층간 절연막(13), 스페이서 산화막(12) 및 제2산화막(10)이 제거되어 와인 글라스(wine glass)모양의 콘택홀(14)이 형성된다.
제3f도는 콘택홀(14)을 통해 드레인(8)에 접속되는 금속층(15)이 형성된 것이 도시된다.
상술한 바와 같이 본 발명은 스택 게이트 플래쉬 메모리 셀 또는 EEPROM 셀등의 비휘발성 메모리 셀에서 드레인 부분에 큰택홀을 형성할 때, 습식 및 건식식각으로 실제 콘택 크기보다 크게 콘택홀의 입구부분을 개방시키고, 이후 질화막등을 식각 마스크로하는 셀프 얼라인 식각방식을 적용한 건식식각공정을 계속하여 와인 글라스 모양의 콘택홀 형성공정을 완료한다.
따라서, 본 발명의 비휘발성 메모리 셀은 콘택홀과 컨트롤 게이트라인간의 공간을 무시할 수 있기 때문에 셀의 크기를 작게 할 수 있으며, 또한 콘택홀의 공정마진이 크므로 공정을 용이하게 실시할 수 있다.

Claims (1)

  1. 비휘발성 메모리 셀 제조방법에 있어서, 실리콘 기판상에 플로팅 게이트, 컨트롤 게이트, 소오스 및 드레인으로 된 스택 게이트 구조의 단위 셀을 형성하되, 상기 컨트롤 게이트상에 제1산화막 및 제1질화막이 적층되도록 하는 단계; 상기 스택 게이트 구조를 포함한 전체구조상에 제2산화막 및 제2질화막을 순차적으로 형성하는 단계; 상기 스택 게이트 구조 양측면의 상기 제2질화막상에 스페이서 산화막을 형성하는 단계; 상기 스페이서 산화막을 식각 마스크로한 식각작업으로 상기 제2질화막의 노출부분을 식각하여 상기 스페이서 산화막으로 가려진 부분에만 상기 제2질화막을 남기는 단계; 상기 공정의 결과로 형성된 전체구조상에 제2층간 절연막을 두껍게 형성하는 단계; 콘택 마스크를 사용한 식각공정 및 상기 제1 및 2질화막을 식각 마스크로한 셀프 얼라인 식각방식을 통해 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인에 접속되는 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
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