KR100355238B1 - 플레쉬 메모리 소자의 셀 제조 방법 - Google Patents

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Abstract

통상의 사진 식각 공정의 한계치 이하의 간격을 갖는 플레쉬 메모리 소자의 셀의 부유 게이트 전극을 형성하는 방법에 있어서, 유전막의 신뢰성을 파괴하지 않으며, 부유 게이트 전극의 식각 손상을 방지하는 기술이 개시된다. 부유 게이트 전극의 모체인 도핑된 폴리실리콘막 상면에 소자분리막과 도핑된 폴리실리콘막에 대해 식각 선택비가 우수한 물질로 이루어지는 보호막을 형성한다. 이 보호막을 일부 식각하여 리세스를 포함하도록 한다. 이후, 소자 분리막과 도핑된 폴리실리콘막과의 식각 선택비가 좋은 물질로 이루어지는 스페이서 형성용 물질막을 보호막 상면에 형성하고 에치백 공정을 실시하여 스페이서를 형성한다. 이때, 도핑된 폴리실리콘막은 리세스를 포함한 보호막에 의해 식각 손상이 방지된다. 스페이서에 의해 사진 식각 공정의 한계 이하의 간격으로 배치된 부유 게이트 전극을 형성할 수 있다. 그리고 스페이서와 보호막이 함께 제거되어, 부유 게이트 전극의 가장자리에는 단차가 생기지 않게 되어, 부유 게이트 전극 상면에 형성되는 유전막의 신뢰성 저하를 막을 수 있다.

Description

플레쉬 메모리 소자의 셀 제조 방법{Method for fabricating cell of flash memory device}
본 발명은 반도체 기억 소자의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 소자의 셀 제조 방법에 관한 것이다.
반도체 기억 소자 중에 플레쉬 메모리 소자는 전원이 공급되지 않더라고 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖는다. 따라서, 컴퓨터에 사용하는 메모리 카드 등에 널리 이용되고 있다. 플레쉬 메모리 소자의 단위 셀로는 부유 게이트 전극과 제어 게이트 전극이 차례로 적층된 구조를 갖는 셀이 널리 채택되고 있다.
도 1은 일반적인 노어형 플레쉬 메모리 소자의 셀 어레이 영역의 일부분에 대한 레이아웃도이다.
복수의 워드라인 패턴(115)이 서로 평행하게 배치되고, 워드라인 패턴(115)과 직교하는 방향을 따라 활성 영역 패턴(111)이 배치된다. 한쌍의 워드 라인 패턴(115) 사이에는 활성 영역 패턴(111)으로부터 연장된 공통 소오스 영역 패턴(S)이 워드 라인 패턴(115)과 평행하게 배치된다. 각 워드라인 패턴(115)을 사이에 두고 공통 소오스 영역 패턴(S)과 마주보는 활성 영역 패턴(111)은 셀의 드레인 영역(D)에 해당한다. 각 드레인 영역(D)에는 비트 라인 콘택 패턴(117)가 배치되고, 비트라인 콘택 패턴(117)를 덮는 비트라인 패턴(119)은 워드라인 패턴(115)과 수직한 방향으로 배치된다. 또한, 비트라인 패턴들(119) 사이에는 워드 라인 패턴(15) 방향을 따라 서로 이웃한 셀들의 부유 게이트를 격리시키기 위한 식각 마스크 패턴(113)이 위치한다.
도 1과 같은 구조를 갖는 플레쉬 메모리 소자의 단위 셀 특성을 개선시키기 위해서는 부유 게이트 전극과 제어 게이트 전극 사이의 캐패시턴스를 증가시키는 것이 중요하다. 캐패시턴스를 증가시키는 하나의 방법으로 부유 게이트 전극과 제어 게이트 전극이 중첩되는 면적을 극대화시키기 위해, 식각 마스크 패턴(113)을 이용하여 서로 이웃한 부유 게이트 전극 사이의 간격을 사진 식각 공정의 한계 해상도 보다 작게 형성하는 기술 및 부유 게이트 전극의 가장 자리에 스페이서를 잔존시키는 기술이 사용되고 있다.
이런 기술 중의 하나는 미국 특허 5,675,162호에서 개시되었다. 미국 특허 5,675,162호 특허에서는 부유 게이트 전극 가장자리 상부에 스페이서가 형성되고, 이런 부유 게이트 전극 상면에 실리콘산화막/실리콘질화막/실리콘산화막 또는 실리콘질화막/실리콘산화막으로 이루어진 유전막과 제어 게이트 전극이 적층되어 있어, 부유 게이트 전극과 제어 게이트 전극 사이의 캐패시턴스를 극대화시키는 장점이 있다. 그러나, 부유 게이트 전극 상부에 형성된 스페이서의 상부가 뾰족한 형태를 갖기 때문에, 스페이서와 제어 게이트 전극 사이에 전계가 집중된다. 따라서 부유 게이트 전극과 제어 게이트 전극 사이에 게재된 유전막의 신뢰성 및 파괴 전압이 저하되는 문제가 있다.
부유 게이트 전극과 제어 게이트 전극의 중첩 면적을 증가시키기 위한 또 다른 방법이 도 2 내지 도 5에 도시되었다. 도 2 내지 도 5는 도 1의 B-B'에 따른 공정 단면도들이다.
도 2에서, 반도체 기판(10) 상에 활성 영역 패턴(20)을 이용하여 활성 영역을 한정하는 소자 분리막(12)을 형성한다. 활성 영역 상에 50 내지 100Å의 얇은 터널산화막(14)을 형성한다. 터널 산화막(14)은 열산화막으로 형성하는 것이 바람직하다. 터널 산화막(14)이 형성된 반도체 기판 전면에 폴리실리콘막(16) 및 반사방지막(18)을 순차적으로 형성한다. 반사방지막(18)의 제 1 부분 상부에는 포토레지스트 식각 마스크 패턴(20)이 형성되어 있다.
도 3에서, 포토레지스트 식각 마스크 패턴(113)을 이용하여 반사방지막(18)의 전부 그리고 폴리실리콘막(16)의 일부를 제거하여, 반사방지막 패턴(18a)과, 리세스를 구비한 폴리실리콘막(16, 16a)을 형성한다. 다음, 포토레지스트 식각 마스크 패턴(20)을 제거(도시되지 않음)한 뒤, 반사방지막 패턴(18a) 및 폴리실리콘막(16, 16a)의 상면에 실리콘질화물 계열의 막(21)을 형성한다.
도 4에서, 실리콘 질화물 계열의 막(21)에 대해 전면 에치백을 실시하여, 반사방지막 패턴(18a)의 측면 및 리세스의 양측 하부 모서리에 실리콘 질화물로 이루어지는 스페이서(22)를 형성한다. 스페이서(22)를 이용하여 폴리실리콘막(16, 16a)을 완전히 제거하여 소자분리막(12)의 상면을 노출시킨다.
도 5에서, 인산을 이용하여 반사방지막 패턴(18a) 및 스페이서(22)를 제거한다. 다음, 불순물 이온을 도핑하여 폴리실리콘막 패턴(16, 16a)을 도핑된 폴리실리콘막 패턴(16b) 으로 변환시킨다. 단차를 포함한 폴리실리콘막 패턴(16b)이 형성된 반도체 기판 전면에 층간 절연막(24)과 도핑된 폴리실리콘막(26)을 형성한다. 층간 절연막(24)은 실리콘산화막/실리콘질호막/실리콘산화막 또는 실리콘질화막/실리콘산화막으로 형성하는 것이 바람직하다. 이후, 소정의 포토레지스트 마스크 패턴을 이용하여, 도핑된 폴리실리콘막 패턴(16b), 층간 절연막(24) 및 도핑된 폴리실리콘막(26)을 패터닝하여 각각, 부유 게이트 전극, 유전막 및 제어 게이트 전극을 형성한다.
그런데, 전술한 기술에 의하면, 스페이서(22)와 접촉하는 폴리실리콘막(16a)의 표면은 에치 공정 시 식각 손상을 받게된다. 또한, 부유 게이트 전극의 가장 자리 상부에 단차가 형성되어 있어, 미국특허 5,675,162와 유사하게, 단차 부분에서의 부유 게이트 전극과 제어 게이트 전극 사이에 게재된 층간 절연막의 신뢰성이 저하되는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 인접하는 부유 게이트 전극 간격을 식각 공정의 한계 이하로 줄이되, 식각 손상이 없고 단차를 포함하지 않는 부유 게이트 전극을 구비하는 플레쉬 메모리 셀 제조 방법을 제공하는 것이다.
도 1은 노아형 플레쉬 메모리 소자의 셀 어레이부의 일 부분을 도시한 레이아웃이다.
도 2 내지 도 5는 도 1의 B-B'에 따라 종래 기술에 따른 플레쉬 메모리 소자의 셀 제조 방법을 나타내는 공정 단면도들이다.
도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 도 1의 A-A'에 따라 본 발명에 따른 플레쉬 메모리 소자의 셀 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 도 1의 B-B'에 따라 본 발명에 따른 플레쉬 메모리 소자의 셀 제조 방법을 설명하기 위한 공정 단면도들이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위해, 소자 분리막을 포함하는 반도체 기판을 준비한다. 반도체 기판 전면에 제 1 도전막을 형성하고, 제 1 도전막 상면에 소자 분리막과 제 1 도전막과의 식각 선택비가 높은 물질로 이루어진 보호막을 순차적으로 형성한다. 보호막 중 소자 분리막 상부에 위치하는 부분을 부분적으로 제거하여 리세스를 구비한 보호막 패턴을 형성한다. 다음 기판 전면에 대해 식각 공정을 실시하여, 제 1 도전막의 표면을 노출시키면서, 소자분리막 및 제 1 도전막과의 식각 선택비가 높은 물질로 이루어진 스페이서를 리세스의 내부 하단 양측 모서리에 형성한다. 스페이서와 보호막 패턴을 이용하여 제 1 도전막을 패터닝하여 소자 분리막의 상면을 노출시킨다. 스페이서 및 보호막 패턴을 제거한다.
여기서, 보호막 및 스페이서는 질소 성분을 함유한 실리콘막으로 이루어지며, 예를 들면, 실리콘 질화막 또는 실리콘산화질화막을 사용한다. 스페이서와 보호막이 동일 물질로 이루어질 경우, 이들의 제거는 인산을 사용하여 1회로 제거할 수 있어 공정이 간단해지는 장점이 있다.
제 1 도전막은 낸드형 플레쉬 메모리 소자에서는 도핑된 폴리실리콘막이 사용되고, 노아형 플레쉬 메모리 소자에서는 도핑되지 않은 폴리실리콘막이 사용되어, 스페이서 및 보호막 패턴의 제거 단계 이후에 제 1 도전막을 도핑한다.
또한, 스페이서를 형성하기 위해서는, 보호막 패턴이 형성된 반도체 기판 전면에 소자분리막 및 제 1 도전막과의 식각 선택비가 높은 물질로 이루어진 물질막을 형성한다. 물질막을 제 1 도전막의 상면이 노출될때 까지 전면 에치백한다. 이때. 물질막은 500 내지 1500Å의 두께를 가지고 있으며, 에치백 공정 전에 제 1 도전막은 보호막에 의해 덮혀 있게 되므로, 식각 손상을 받지 않게 된다. 보호막으로써, 별도의 막을 형성하지 않고, 포토 레지스트 마스크 패턴 형성 시 필수적으로 사용되는 반사방지막을 사용할 수 있으며, 이 경우 공정의 추가가 발생하지 않아 공정의 복잡화가 초래되지 않는다. 이후 스페이서와 보호막을 이용하여 제 1 도전막에 대한 식각을 진행한다.
이후, 플레쉬 메모리 소자를 완성하기 위해, 스페이서 및 보호막 패턴을 제거하는 단계 후에, 패터닝된 제 1 도전막이 형성된 반도체 기판 전면에 절연막과 제 2 도전막을 순차적으로 형성한다. 제 1 도전막 패턴, 절연막 및 제 2 도전막을 패터닝하여 각각 부유 게이트 전극, 유전막 및 제어 게이트 전극을 형성한다. 부유 게이트 전극, 유전막 및 제어 게이트 전극을 이용하여 반도체 기판의 활성 영역에 소스 영역 및 드레인 영역을 형성한다. 여기서 제 2 도전막은 도핑된 폴리실리콘막또는 내화성 금속을 함유하는 폴리실리사이드막이며, 내화성 금속을 함유하는 폴리실리사이드막으로는 텅스텐 실리사이드막 또는 타이타늄 실리사이드막을 사용할 수 있다. 또한, 절연막은 실리콘산화막/실리콘질화막/실리콘산화막 또는 실리콘질화막/실리콘산화막을 사용할 수 있다.
이하, 첨부된 도면을 참조로 본 발명을 상세히 설명한다.
도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 도 1의 A-A'에 따라 본 발명에 따른 플레쉬 메모리 소자의 셀 제조 방법을 설명하기 위한 공정 단면도들이며, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 도 1의 B-B'에 따라 본 발명에 따른 플레쉬 메모리 소자의 셀 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6a 및 도 6b에서, 활성 영역을 한정하는 소자 분리막(52)이 형성된 반도체 기판(50)의 활성 영역에 터널 산화막(54)을 형성한다. 터널 산화막(54)이 형성된 반도체 기판 전면에 제 1 도전막(56)을 형성한다. 본 실시예는 노아형 플레쉬 메모리 소자에 관한 것으로, 제 1 도전막(56)으로 도핑되지 않은 폴리실리콘막을 사용한다. 그러나, 낸드형 플레쉬 메모리 소자인 경우에는 제 1 도전막(56)은 도핑된 폴리실리콘막을 사용한다.
제 1 도전막(56) 상면에 500 내지 1500Å두께의 보호막(58)을 형성한다. 보호막은 포토레지스트 마스크 패터닝 시 필수적으로 사용되는 반사방지막을 이용할 수도 있다. 보호막(58)은 소자 분리막(52)과 제 1 도전막(56)과의 식각 선택비가 우수한 물질로 이루어진다. 소자 분리막(52)이 산화막으로 이루어지고 제 1 도전막(56)이 도핑되지 않은 폴리실리콘막으로 이루어지므로, 보호막(58)은 질소 성분을 함유한 실리콘막으로 이루어지는 것이 바람직하다. 질소 성분을 함유한 실리콘막으로는 실리콘 질화막 또는 실리콘 산화질화막을 사용할 수 있다.
보호막(58)의 상면에 통상의 식각 공정의 한계치(CD)만큼 이격된 포토레지스트 식각 마스크 패턴(60)을 형성한다. 포토레지스트 식각 마스크 패턴(60)을 이용하여, 소자 분리막(52) 상부에 위치하는 보호막(58)을 소정 깊이 제거하여, 보호막(58)은 소자 분리막(52) 상부에 위치하는 리세스(57)를 포함한다. 참조 번호 58b는 리세스가 형성된 부분의 보호막(58b)으로, 막(58b)의 두께는 최초의 보호막(58)의 두께의 1/10 내지 1/3에 해당한다. 즉 리세스(57)의 깊이가 보호막(58)의 두께의 3/2 내지 9/10에 해당하게 된다. 보호막(58)이 500 내지 1500Å이므로, 남은 보호막(58b)의 두께는 50 내지 500Å이다.
다음, 포토레지스트 식각 마스크 패턴(113)을 제거(도시되지 않음)한다.
도 7a 및 도 7b에서, 리세스를 포함한 보호막(58, 58b) 상면에 스페이서 형성용 물질막(61)을 500 내지 1500Å두께로 형성한다. 물질막(61)도 소자 분리막(52)과 제 1 도전막(56)과의 식각 선택비가 좋은 물질로 이루어지는 것이 바람직하다. 보호막(58)과 마찬가지로, 물질막(61)도 질소 성분을 함유한 실리콘막으로 이루어지며, 예를 들면, 실리콘질화막 또는 실리콘산화질화막을 사용할 수 있다.
도 8a 및 도 8b에서, 물질막(61) 전면에 대해 에치백을 실시하며, 보호막(58)의 리세스의 양측 하단 모서리에 형성되는 스페이서(62)를 형성한다. 이때 스페이서(62) 형성 시에 제 1 도전막(56)의 표면은 노출될 수도 있다. 그런데,스페이서(62) 형성 공정에서, 제 1 도전막(56)은 얇게 형성되어 있는 보호막(58b)에 의해 덮혀 있어, 보호막(58b)의 표면에 식각 공정이 가해지므로, 노출될 제 1 도전막(58b)의 전표면은 식각 손상을 받지 않게 된다. 다음, 스페이서(62)와 보호막(58b)을 마스크로 이용하여 리세스가 형성된 부분의 제 1 도전막(56) 즉, 소자 분리막(52) 상부에 위치하는 제 1 도전막(56)을 제거하여, 보호막 패턴(58a) 및 제 1 도전막 패턴(56a)을 형성하고 소자 분리막(52)의 표면을 노출시킨다. 여기서, 통상의 사진 식각 공정의 한계치(CD)와 스페이서의 폭의 2배(2H)의 합에 해당하는 간격으로 제 1 도전막 패턴(56a)이 이격된다.
다음, 보호막 패턴(58a)과 스페이서(62)를 제거한다. 제거 방법으로는 습식 식각을 이용한다. 이때, 보호막 패턴(58a)과 스페이서(62)가 동일 물질로 이루어지면, 1회의 제거 공정만이 요구되므로, 공정의 간단화를 기할 수 있다. 특히 보호막 패턴(58a)과 스페이서(62)를 동일 물질로 구성하고 실리콘질화막 또는 실리콘산화질화막을 사용하는 경우에는 인산을 이용할 수 있다.
도 9a 및 도 9b에서, 본 실시예는 노아형 플레쉬 메모리 소자를 나타내므로, 제 1 도전막 패턴(56a)으로 도핑되지 않은 폴리실리콘을 사용하였으므로, 제 1 도전막 패턴(56a)이 형성된 반도체 기판(50) 전면에 대해 이온 주입 공정을 실시하여, 제 1 도전막 패턴(56a)을 도핑시킨다.
그런데, 전술한 바와 같이, 낸드 형 플레쉬 메모리 소자에서는 이 단계는 생략되고, 제 1 도전막 패턴(56a)을 도핑된 폴리실리콘막(56b)으로 구성한다.
도 10a 및 도 10b에서, 도핑된 제 1 도전막 패턴(56b) 상면에 층간절연막(66)과 제 2 도전막(68)을 순차적으로 형성하고 연이어 포토레지스트 마스크 패턴(70)을 형성한다. 층간 절연막(66)으로는 실리콘산화막/실리콘질화막/실리콘산화막 또는 실리콘질화막/실리콘산화막을 사용할 수 있다. 제 2 도전막(68)은 도핑된 폴리실리콘막 또는 내화성 금속을 함유하는 폴리실리사이드막으로 이루어질 수 있다. 내화성 금속을 함유하는 폴리실리사이드막은 텅스텐 실리사이드막 또는 타이타늄 실리사이드막이다.
도 11a 및 도 11b에서, 포토레지스트 마스크 패턴(70)을 이용하여, 제 2 도전막(68), 층간 절연막(66) 및 도핑된 제 1 도전막 패턴(56c)을 패터닝하여, 각각 제어 게이트 전극(68a), 유전막(66a) 및 부유 게이트 전극(56c)을 형성한다. 그런데, 통상의 사진 식각 공정의 한계를 극복하기 위해 제공된 스페이서(62)가 보호막 패턴(58a)제거 시 같이 제거되었으므로, 부유 게이트 전극(56c) 중 소자 분리막 상부에 위치하는 가장 자리에는 단차가 생기지 않게 된다. 이후, 제어 게이트 전극(68a), 유전막(66a) 및 부유 게이트 전극(56c)을 마스크로 이용하여 이온 주입 공정을 실시하여, 소스 영역(S) 및 드레인 영역(D)을 형성한다.
이상에서 설명한 본 발명의 실시예를 참고로 살펴보면, 본 발명은 다음과 같은 이점이 있다.
부유 게이트 전극(56c)의 가장 자리에 단차가 생기지 않으므로, 풀로팅 게이트 전극(56c) 상면에 형성되는 유전막(66a)의 신뢰성 상실을 방지할 수 있다.
부유 게이트 전극(56c)의 모체인 제 1 도전막(56)의 상면에 보호막(58)을 형성하고, 보호막(58)의 표면 일부만을 식각하여 리세스(57)를 형성함으로써 식각 공정의 영향이 제 1 도전막(56)으로 전달되지 않게되어, 제 1 도전막(56) 또는 부유 게이트 전극(56c)의 식각 손상을 방지할 수 있다.
또한, 보호막(58)과 스페이서(61) 또는 스페이서 형성 용 물질막(62)을 소자 분리막(52)과 제 1 도전막(56)과의 식각 선택비가 높은 물질로 구성함으로써, 소자분리막(52)의 상면 및 제 1 도전막(56a)의 측면이 노출된 상태에서 보호막(58)과 스페이서(61)를 제거하는 공정 중에도 소자 분리막(52)과 제 1 도전막(56a)은 식각되지 않는다.
그리고, 스페이서(61)와 보호막(58)을 동일 물질로 사용할 경우에는 이들의 1회로 제거할 수 있어 플레쉬 메모리 소자의 제조 공정을 다소 간단히 할 수 있다.
또한, 포토레지스트 패터닝 시 필수적으로 사용되는 반사방지막을 보호막으로 이용할 수 있으므로, 보호막 형성을 위한 추가 공정이 발생하지 않는다.

Claims (19)

  1. 소자 분리막을 포함하는 반도체 기판을 준비하는 단계,
    상기 반도체 기판 전면에 제 1 도전막을 형성하는 단계,
    상기 제 1 도전막 상면에 상기 소자 분리막과 상기 제 1 도전막과의 식각 선택비가 높은 물질로 이루어진 보호막을 형성하는 단계,
    상기 보호막 중 상기 소자 분리막 상부에 위치하는 부분을 부분적으로 제거하여 리세스를 구비한 보호막 패턴을 형성하는 단계,
    상기 보호막 패턴이 형성된 반도체 기판에 식각 공정을 실시하여, 상기 제 1 도전막을 노출시키면서 상기 소자분리막 및 상기 제 1 도전막과의 식각 선택비가 높은 물질로 이루어진 스페이서를 상기 리세스의 내부 하단 양측 모서리에 형성하는 단계,
    상기 스페이서를 이용하여 상기 노출된 제 1 도전막을 패터닝하여 상기 소자 분리막의 상면을 노출시키는 단계, 및
    상기 스페이서 및 상기 보호막 패턴을 제거하는 단계를 구비하는 플레쉬 셀 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 보호막은 질소 성분을 함유한 실리콘막으로 이루어지는 플레쉬 메모리 셀 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 질소 성분을 함유한 실리콘막은 실리콘 질화막 또는 실리콘산화질화막인 플레쉬 메모리 셀 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 스페이서는 질소 성분을 함유한 실리콘막으로 이루어지는 플레쉬 메모리 셀 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 질소 성분을 함유한 실리콘막은 실리콘 질화막 또는 실리콘산화질화막인 플레쉬 메모리 셀 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 제 1 도전막은 도핑된 폴리실리콘막인 플레쉬 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 제 1 도전막은 도핑되지 않은 폴리실리콘막이며, 상기 스페이서 및 상기 보호막 패턴 제거 단계 이후에 상기 제 1 도전막을 도핑하는 단계를 더 구비하는 플레쉬 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 스페이서 및 상기 보호막 패턴은 동일 물질로 이루어지는 플레쉬 메모리 셀 소자의 제조 방법.
  9. 제 8항에 있어서, 상기 스페이서 및 상기 보호막 패턴은 실리콘질화막 또는 실리콘산화질화막으로 이루어지는 플레쉬 메모리 셀 소자의 제조 방밥.
  10. 제 9항에 있어서, 상기 스페이서 및 상기 보호막 패턴은 인산을 이용하여 제거되는 플레쉬 메모리 셀 소자의 제조 방법.
  11. 제 9 항에 있어서, 상기 보호막은 500 내지 1500Å의 두께를 갖는 플레쉬 메모리 셀 소자의 제조 방법.
  12. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는 상기 보호막 패턴이 형성된 반도체 기판 전면에 상기 소자분리막 및 상기 제 1 도전막과의 식각 선택비가 높은 물질로 이루어진 물질막을 형성하는 단계 및 상기 물질막을 상기 제 1 도전막이 노출될때까지 전면 에치백하는 단계를 포함하는 플레쉬 메모리 셀 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 물질막은 500 내지 1500Å의 두께를 갖는 플레쉬 메모리 셀 소자의 제조 방법.
  14. 제 1 항에 있어서, 상기 보호막은 반사 방지막인 플레쉬 메모리 셀 소자의 제조 방법.
  15. 제 6 항에 있어서, 상기 스페이서 및 상기 보호막 패턴을 제거하는 단계 후에, 상기 패터닝된 제 1 도전막이 형성된 반도체 기판 전면에 절연막과 제 2 도전막을 순차적으로 형성하는 단계, 상기 제 1 도전막 패턴, 상기 절연막 및 상기 제 2 도전막을 패터닝하여 각각 부유 게이트 전극, 유전막 및 제어 게이트 전극을 형성하는 단계 및 상기 부유 게이트 전극, 상기 유전막 및 상기 제어 게이트 전극을 이용하여 상기 반도체 기판의 활성 영역에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 플레쉬 메모리 셀 소자의 제조 방법.
  16. 제 14 항에 있어서, 상기 제 2 도전막은 도핑된 폴리실리콘막 또는 내화성 금속을 함유하는 폴리실리사이드막인 플레쉬 셀 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 내화성 금속을 함유하는 폴리실리사이드막은 텅스텐 실리사이드막 또는 타이타늄 실리사이드막인 플레쉬 셀 메모리 소자의 제조 방법.
  18. 제 15 항에 있어서, 상기 절연막은 실리콘산화막/실리콘질화막/실리콘산화막 또는 실리콘질화막/실리콘산화막인 플레쉬 메모리 셀 소자의 제조 방법.
  19. 제 7 항에 있어서, 상기 제 1 도전막의 도핑 단계 이후에 상기 제 1 도전막이 형성된 반도체 기판 전면에 절연막과 제 2 도전막을 순차적으로 형성하는 단계, 상기 제 1 도전막 패턴, 상기 절연막 및 상기 제 2 도전막을 패터닝하여 각각 부유 게이트 전극, 유전막 및 제어 게이트 전극을 형성하는 단계 및 상기 부유 게이트 전극, 상기 유전막 및 상기 제어 게이트 전극을 이용하여 상기 반도체 기판의 활성 영역에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 플레쉬 메모리 셀 소자의 제조 방법.
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