JP2005302872A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】フローティングゲート電極４の段差形状により、カップリングの向上と製造加工マージンを確保する。
【解決手段】ビット線ＢＬ方向に延伸する活性領域ＡＡ及び素子分離領域２と、ビット線と直交するワード線ＷＬ及び選択ゲート線ＳＧと、活性領域とワード線との交差部にゲート絶縁膜３を介して配置され、ゲート絶縁膜３上及び素子分離領域２上において同一膜で形成され、かつ素子分離領域２上で分離されたフローティングゲート電極４と、フローティングゲート電極４上にゲート間絶縁膜８を介して配置されるコントロールゲート電極９とから構成されるメモリセルトランジスタＭＴとを備え、活性領域上のフローティングゲート電極の最小膜厚と素子分離領域上のフローティングゲート電極の最大膜厚がほぼ同じ膜厚であり、素子分離領域２上において分離されたフローティングゲート電極４の端部に段差形状を有する不揮発性半導体記憶装置。
【選択図】図１

Description

本発明は不揮発性半導体記憶装置に係り、特に２層ゲート電極型トランジスタ構造のメモリセルトランジスタにおいて、フローティングゲート電極端の構造に特徴を有する不揮発性半導体記憶装置及びその製造方法に関する。

従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く利用されている。

近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば、非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。

フローティングゲート電極とコントロールゲート電極が積層された２層ゲート電極トランジスタ型構造例では、スリット加工によりフローティングゲート電極の分離加工を行っている。このスリット加工については、例えば、特許文献１などで提案されている。

この２層ゲート電極の分離加工の工程において、素子分離領域上のフローティングゲート電極の膜厚とゲート間絶縁膜の垂直成分がほぼ同じである。そのため、フローティングゲート電極に対して低選択な加工条件で加工を行った場合、側壁の絶縁膜をエッチングすると同時にフローティングゲート電極もエッチングされてしまい、ゲート間絶縁膜を完全に取りきること及び、フローティングゲート電極の残膜を確保することの加工マージンをとることが難しい。

一方、上記加工の選択比を高めるためには、高選択ガス用の専用チャンバーの使用、反応生成物によるエッチングストップの回避、など高い加工コントロール性が要求される。

そのため、高い性能を持ったセル／周辺トランジスタを、容易なプロセスで作成することが困難であるという問題があった。
特開２００２−８３８８４号公報 ワイ・フア・リウ著、"１．８Ｖ動作のＬＳＩ応用の２トランジスタ／セル方式ソース選択（２ＴＳ）フラッシュＥＥＰＲＯＭ"、不揮発性半導体メモリワークショップ、４．１，１９９７年（Wei-Hua Liu著、"A 2-Transisitor Source-select(2TS) Flash EEPROM for 1.8V-Only Application", Non-Volatile Semiconductor Memory Workshop 4.1, 1997年）

本発明の目的は、２層ゲート電極型トランジスタ構造の不揮発性半導体記憶装置において、２層ゲート電極型トランジスタのフローティングゲート電極を分離加工する際に、フローティングゲート電極端を段差形状にすることによって、特に素子分離後にフローティングゲート電極の分離加工を行っているために生ずる問題点である加工マージンの問題を解決し、製造工程における加工マージンを確保し、かつカップリングの向上や、高性能周辺素子との混載容易というメリットを備えた不揮発性半導体記憶装置及びその製造方法を提供することにある。

上記目的を達成するために、本発明の実施の形態における第１の特徴は、（イ）ビット線方向に延伸する複数のストライプ状の活性領域と、（ロ）活性領域間に頂部が活性領域よりも高く配置される素子分離領域と、（ハ）ビット線方向と直交する複数のワード線及び選択ゲート線と、（ニ）活性領域とワード線との交差部にゲート絶縁膜を介して配置され、活性領域上のゲート絶縁膜上及び素子分離領域上において形成され、かつ素子分離領域上で分離されたフローティングゲート電極と、フローティングゲート電極上に配置されるコントロールゲート電極と、コントロールゲート電極とフローティングゲート電極間に配置されるゲート間絶縁膜とから構成されるメモリセルトランジスタとを備え、（ホ）活性領域上のフローティングゲート電極の膜厚と素子分離領域上のフローティングゲート電極の最大膜厚がほぼ同じ膜厚であると共に、素子分離領域上において分離されたフローティングゲート電極の端部に段差形状を有する不揮発性半導体記憶装置であることを要旨とする。

本発明の実施の形態における第２の特徴は、（イ）ビット線方向に延伸する複数のストライプ状の活性領域と、（ロ）活性領域間に頂部が活性領域よりも高く配置される素子分離領域と、（ハ）ビット線方向と直交する複数のワード線及び選択ゲート線と、（ニ）活性領域とワード線との交差部にゲート絶縁膜を介して配置され、活性領域上のゲート絶縁膜上及び素子分離領域上において形成され、かつ素子分離領域上で分離されたフローティングゲート電極と、フローティングゲート電極上に配置されるコントロールゲート電極と、前記コントロールゲート電極とフローティングゲート電極間に配置されるゲート間絶縁膜とから構成されるメモリセルトランジスタとを備え、（ホ）活性領域上のフローティングゲート電極の膜厚と素子分離領域上のフローティングゲート電極の最大膜厚がほぼ同じ膜厚であると共に、素子分離領域上において分離されたフローティングゲート電極の端部において、フローティングゲート電極に接するゲート間絶縁膜の垂直方向の厚さが、素子分離領域上のフローティングゲート電極の最大膜厚の半分の厚さとゲート間絶縁膜の厚さとを足した厚さとなる段差形状を有する不揮発性半導体記憶装置であることを要旨とする。

本発明の実施の形態における第３の特徴は、（イ）素子分離領域に挟まれた活性領域上にゲート絶縁膜が形成された構造において、フローティングゲート電極を堆積する工程と、（ロ）フローティングゲート電極上に第１のマスク材を堆積し、第１のマスク材上にレジストパターンを形成する工程と、（ハ）第１のマスク材のエッチング加工及び、フローティングゲート電極の残膜厚を約１／２とするエッチング加工を行う工程と、（ニ）第１のマスク材上に第２のマスク材を堆積した後、第１のマスク材の側壁に第２のマスク材のサイドウォールを形成する工程と、（ホ）第１及び第２のマスク材をマスクとして、フローティングゲート電極をエッチング加工する工程と、（へ）ゲート間絶縁膜を堆積し、ゲート間絶縁膜上にコントロールゲート電極を堆積する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。

本発明の実施の形態における第４の特徴は、（イ）素子分離領域に挟まれた活性領域上にゲート絶縁膜が形成された構造において、フローティングゲート電極を堆積する工程と、（ロ）フローティングゲート電極上に第１のマスク材を堆積し、第１のマスク材上にレジストパターンを形成する工程と、（ハ）第１のマスク材をエッチング加工後、熱酸化を行い、熱酸化膜を形成する工程と、（ニ）第１のマスク材上に第２のマスク材を堆積した後、第１のマスク材の側壁に第２のマスク材のサイドウォールを形成する工程と、（ホ）第１及び第２のマスク材をマスクとして、フローティングゲート電極をエッチング加工する工程と、（へ）第１及び第２のマスク材、及び熱酸化膜を除去する工程と、（ト）ゲート間絶縁膜を堆積し、ゲート間絶縁膜上にコントロールゲート電極を堆積する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。

２層ゲート電極型トランジスタ構造のフローティングゲート電極に、１／２程度の高さの段差を持つことにより、フローティングゲート電極端の絶縁膜の最大垂直成分が半分となり、特性変動させることなく、絶縁膜の除去を容易に行うことができ、製造工程における加工マージンを確保し、かつカップリングの向上や、高性能周辺素子との混載容易というメリットを備えた不揮発性半導体記憶装置及びその製造方法を提供することができる。

次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施の形態）
（基本素子構造）
本発明の第１の実施の形態に係る不揮発性半導体装置の構成は図１乃至図４に示すように表される。図１は模式的素子断面構造図、図２は模式的平面パターン構成図、図３（ａ）及び（ｂ）は、図２のＩ−Ｉ線及びＩＩ−ＩＩ線に沿う模式的素子断面構造図、図４は、図２のＩＩＩ−ＩＩＩ線の沿う模式的素子断面構造図に対応する。図２に示す平面パターン構成は基本的なメモリセル構造として、メモリセルトランジスタＭＴに対して選択トランジスタＳＴが１個直列に接続された、２トランジスタ／セル方式のメモリセルＭＣを表している。

これらの２トランジスタ／セル方式のメモリセルＭＣのメモリセルトランジスタＭＴ及び選択トランジスタＳＴの直列接続は、図４に示すように、半導体基板１内に形成される活性領域ＡＡ_i-1，ＡＡ_i，ＡＡ_i+1・・・内でソース・ドレイン拡散層１８を介して実施されている。又、メモリセルトランジスタＭＴと選択トランジスタＳＴの構造は、図４に示すように、基本的に２層ゲート電極構造のトランジスタ構造を有しており、選択トランジスタＳＴにおいて２層ゲート電極構造が短絡している。

尚、他のＮＡＮＤ型メモリセル、ＮＯＲ型メモリセル構成においても平面パターン構造は基本的には、図２と同様である。

本発明の第１の実施の形態に係る不揮発性半導体装置は、図１乃至図４に示すように、半導体基板１上に配置され、ビット線ＢＬ方向にストライプ状に延伸する複数の活性領域ＡＡ_i-1，ＡＡ_i，ＡＡ_i+1・・・と、活性領域ＡＡ_i-1，ＡＡ_i，ＡＡ_i+1・・・間において活性領域ＡＡ_i-1，ＡＡ_i，ＡＡ_i+1・・・に平行に、頂部が活性領域ＡＡ_i-1，ＡＡ_i，ＡＡ_i+1・・・よりも高く配置され、ビット線ＢＬ方向に延伸し、ストライプ状に配置される素子分離領域（ＳＴＩ）２と、ビット線ＢＬ方向と直交するワード線ＷＬ方向に延伸し、複数の活性領域ＡＡ_i-1，ＡＡ_i，ＡＡ_i+1・・・及び素子分離領域２と交差する複数のワード線ＷＬ_j・・・及び選択ゲート線ＳＧ_j・・・と、活性領域ＡＡ_i-1，ＡＡ_i，ＡＡ_i+1・・・とワード線ＷＬ_jとの交差部にゲート絶縁膜３を介して配置され、半導体基板１上のゲート絶縁膜３上及び素子分離領域２上において同一膜で形成されかつ、素子分離領域２上で分離されたフローティングゲート電極４，フローティングゲート電極４上に配置されるコントロールゲート電極９，コントロールゲート電極９とフローティングゲート電極４間に配置されるゲート間絶縁膜８から構成される２層ゲート電極型トランジスタ構造のメモリセルトランジスタＭＴとを備え、半導体基板１上のフローティングゲート電極４の最小膜厚と素子分離領域２上のフローティングゲート電極４の最大膜厚がほぼ同じ膜厚であると共に、素子分離領域２上において分離されたフローティングゲート電極４の端部に段差形状を有する。

或いは又、半導体基板１上のフローティングゲート電極４の最小膜厚と素子分離領域２上のフローティングゲート電極４の最大膜厚がほぼ同じ膜厚であると共に、素子分離領域２上において分離されたフローティングゲート電極４の端部において、フローティングゲート電極４に接するゲート間絶縁膜８の垂直成分の厚さが、素子分離領域２上のフローティングゲート電極４の最大膜厚の略半分となるように、素子分離領域２上のフローティングゲート電極４の端部に段差形状を有する不揮発性半導体記憶装置としての構成を備えていても良い。

或いは又、素子分離領域２上において分離されたフローティングゲート電極４の端部の段差形状において、フローティングゲート電極４の半導体基板１に対して平行でかつワード線ＷＬに対して平行な方向の長さxが、ゲート間絶縁膜８の厚さyよりも大きい不揮発性半導体記憶装置としての構成を備えていても良い。

更に又、ゲート間絶縁膜８はシリコン酸化物／シリコン窒化物のいずれか単層もしくは複数の積層膜から構成され、ゲート絶縁膜３はシリコン酸化物、フローティングゲート電極４及びコントロールゲート電極９はポリシリコンからなる不揮発性半導体記憶装置としての構成を備えていても良い。

本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法は素子分離領域２の形成後において、メモリセル構造を形成する。更に又、素子分離領域２上においてフローティングゲート電極４の端部に段差部を形成することから、その製造工程は特有のものであるが、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する前に、図５乃至図１１及び図２４（ａ）に示すように、本発明の不揮発性半導体記憶装置の比較例について説明する。

（比較例）
フローティングゲート電極４とコントロールゲート電極９が積層された２層ゲート電極型トランジスタ構造の比較例では、スリット加工によりフローティングゲート電極４の分離加工を行っている。

このような２層ゲート電極型トランジスタの構造は、図２４（ａ）に示すように、素子分離領域２上で、フローティングゲート電極４がスリット２２により分離されており、その上のコントロ−ルゲート電極９との間に、ゲート間絶縁膜８を備える構成を有する。

図２４（ａ）において、素子分離領域２上のフローティングゲート電極４の最大膜厚をＡ、半導体基板１上のフローティングゲート電極４の最小膜厚をＪ、ゲート間絶縁膜８の垂直成分をＢで定義している。

ここで、カップリングについて述べる。フローティングゲート電極４下の酸化膜容量をＣｔｏｘ、ゲート間容量をＣｉｐとすると、簡略的にカップリング比Ｃｒは、
Ｃｒ＝Ｃｉｐ／（Ｃｉｐ＋Ｃｔｏｘ） （１）
で求められる。

すなわち、カップリングに影響を与えるのはフローティングゲート電極４−コントロールゲート電極９間に存在するゲート間酸化膜の面積である。スリット２２によるフローティングゲート電極４の分離加工を行うことで、フローティングゲート電極４の側壁部分にも、酸化膜が形成されるため、フローティングゲート電極４−コントロールゲート電極９間の酸化膜の面積を増やすことができ、カップリング向上が図れる。

（ａ）まず、図５に示すように、素子分離領域２に挟まれた活性領域としての半導体基板１上にゲート絶縁膜３が形成された構造において、フローティングゲート電極４を堆積する。

（ｂ）次に図６に示すように、フローティングゲート電極４上に第１のマスク材５を積層し、更に、第１のマスク材５上に、フローティングゲート電極４のスリット加工のためのリソグラフィーによりレジストパターン６を形成する。

（ｃ）次いで、図７に示すように、レジストパターン６をマスクとして第１のマスク材５をエッチング加工する。加工後、レジストパタ−ン６は除去行う。

（ｄ）次いで、微細化のためサイドウォール形成する。図８に示すように第１のマスク材５上に第２のマスク材７を積層後、エッチング加工を行い、第１のマスク材５の側壁に、第２のマスク材７のサイドウォールを形成する。

（ｅ）次いで、図９に示すように、第１のマスク材５および、第２のマスク材７をマスクとして、フローティングゲート電極４をエッチング加工行う。加工後、第１のマスク材５及び、第２のマスク材７は除去行う。

（ｆ）次いで、図１０に示すようにゲート間絶縁膜８を堆積する。

（ｇ）次いで、図１１に示すようにコントロールゲート電極９を堆積する。堆積後、コントロールゲート電極９上に、リソグラフィーによるマスクパターンを形成し、２層ゲート電極の分離加工を行う。

この２層ゲート電極の分離加工の工程において、図２４（ａ）に示すように、素子分離領域２上のフローティングゲート電極４の最大膜厚Ａと、半導体基板１上のフローティングゲート電極４の最小膜厚Ｊとゲート間絶縁膜８の垂直成分Ｂがほぼ同じである。そのため、フローティングゲート電極４に対して低選択な加工条件で加工を行った場合、側壁の絶縁膜をエッチングすると同時にフローティングゲート電極４もエッチングされてしまい、ゲート間絶縁膜８を完全に取りきること及び、フローティングゲート電極４の残膜を確保することの加工マージンをとることが難しい。

（製造方法）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図１２乃至図１６に示すように、素子分離領域２上において、フローティングゲート電極４の端部に段差部を形成している点が上記比較例と異なる。

（ａ）まず、図６に示すように、素子分離領域２に囲まれた活性領域としての半導体基板１上にゲート絶縁膜３が形成された構造において、フローティングゲート電極４を堆積し、フローティングゲート電極４上に第１のマスク材５を積層し、更に、第１のマスク材５上にリソグラフィーによりレジストパターン６を形成する。ここまでは、比較例と同様である。

（ｂ）次いで、図１２に示すように、レジストパターン６をマスクとして第１のマスク材５と、フローティングゲート電極４をエッチング加工する。このエッチング加工において、フローティングゲート電極４の加工しない部分の膜厚をＣ、加工部分の加工後の残膜厚をＤとしたとき、ＤがＣの約１／２になるように加工する。加工後、レジストパターン６を除去する。

（ｃ）次いで、図１３に示すように第１のマスク材５上に第２のマスク材７を積層後、エッチング加工を行い、第１のマスク材５の側壁に、第２のマスク材７のサイドウォールを形成する。

（ｄ）次いで、図１４に示すように、第１のマスク材５及び、第２のマスク材７をマスクとして、フローティングゲート電極４のエッチング加工を行う。加工後、第１のマスク材５及び、第２のマスク材７を除去する。

（ｅ）次いで、図１５に示すようにゲート間絶縁膜８を堆積する。

（ｆ）次いで、図１６に示すようにコントロールゲート電極９を堆積する。

第１の実施の形態に係る不揮発性半導体記憶装置の構成によれば、以下のような効果を得ることができる。即ち、図２４（ｂ）、図２４（ｃ）に示すようにフローティングゲート電極４の端部に段差形状をつけた構造において、素子分離領域２上のフローティングゲート電極４の最大膜厚をＥ、ゲート間絶縁膜８の最大垂直成分をＫ、フローティングゲート電極４の端部の段差形状部分の最大膜厚をＦとした時に、
Ｆ＝Ｅ／２ （２）
の時に、ゲート間絶縁膜８の最大垂直成分Ｋが最小値Ｅ／２＋ｙとなる。

ゲート間絶縁膜８の最大垂直成分Ｋを小さくすることにより、２層ゲート電極の分離加工工程における加工マージンを上げることができる。尚、ゲート間絶縁膜８の最大垂直成分Ｋは、図２４（ｂ）中において示されたゲート間絶縁膜８の垂直成分Ｌ若しくはＭの内、いずれか大きい方に対応する。

図２４（ａ）の比較例の構造から、図２４（ｂ）に示す本発明の第１の実施の形態に係る不揮発性半導体装置の構造のように変更しても、フローティングゲート電極４と、ゲート間絶縁膜８との接触面積は変わらないため、接触面積で決まるトランジスタ特性には影響がない。

また、加工ばらつきによりフローティングゲート電極４の端部の段差形状部分の最大膜厚Ｆが変動したとしても、接触面積長は変化しないので、本発明の第１の実施の形態に係る不揮発性半導体装置の構造は有用である。

（第２の実施の形態）
（基本素子構造）
本発明の第２の実施の形態に係る不揮発性半導体装置の構成は第１の実施の形態と同様に、図１乃至図４に示すように表される。即ち、図１の模式的素子断面構造図の構成、図２の模式的平面パターン構成図の構成を備え、又、図３（ａ）及び（ｂ）に示すように、図２のＩ−Ｉ線及びＩＩ−ＩＩ線に沿う模式的素子断面構造図の構成を備え、図４に示すように、図２のＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造図の構成を備える。図２に示す平面パターン構成は基本的なメモリセル構造として、メモリセルトランジスタＭＴに対して選択トランジスタＳＴが１個直列に接続された、２トランジスタ／セル方式のメモリセルを備える点も同様である。これらの接続関係は、図４に示すように、半導体基板１内に形成される活性領域ＡＡ_i-1，ＡＡ_i，ＡＡ_i+1・・・内でソース・ドレイン拡散層１８を介して実施されている、他のＮＡＮＤ型メモリセル、ＮＯＲ型メモリセル構成においても平面パターン構造は基本的には、図２と実質的に同等である。

本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法は素子分離領域２の形成後において、メモリセル構造を形成する点は第１の実施の形態と同様である。素子分離領域２上においてフローティングゲート電極４の端部に段差部を形成することから、その製造工程は特有のものであるが、特に製造方法において、第１の実施の形態と異なっている。

（製造方法）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を以下に説明する。

（ａ）まず、図１７に示すように、素子分離領域２に挟まれた活性領域ＡＡ_i-1，ＡＡ_i，ＡＡ_i+1・・・としての半導体基板１上にゲート絶縁膜３が形成された構造において、フローティングゲート電極４を堆積し、フローティングゲート電極４上に第１のマスク材５を堆積し、更に、第１のマスク材５上にリソグラフィーによりレジストパターン６を形成する。

（ｂ）次いで、図１８に示すように、レジストパターン６をマスクとして第１のマスク材５とフローティングゲート電極４をエッチング加工する。加工後、レジストパタ−ン６を除去する。レジストパターン６の除去後、熱酸化をする。この時、素子分離領域２上のフローティングゲート電極４の最大膜厚をＧ、素子分離領域２上の熱酸化膜２０下にあるフローティングゲート電極４の最大膜厚をＨとしたとき、ＨがＧの約１／２となるよう熱酸化の条件設定する。

（ｃ）次いで、図１９に示すように、マスク材５上に第２のマスク材７を積層後、エッチング加工を行い、第１のマスク材５の側壁に、第２のマスク材７のサイドウォールを形成する。

（ｄ）次いで、図２０に示すように、第１のマスク材５及び第２のマスク材７をマスクとして、フローティングゲート電極４をエッチング加工行う。

（ｅ）次いで、図２１に示すように、第１のマスク材５及び第２のマスク材７を除去する。このとき、第１のマスク材５及び第２のマスク材７とともに熱酸化膜２０が除去されるので、段差形状となる。

（ｆ）次いで、図２２に示すようにゲート間絶縁膜８を堆積する。

（ｇ）次いで、図２３に示すようにコントロールゲート電極９を堆積する。

第２の実施の形態に係る不揮発性半導体記憶装置の構成によれば、第１の実施の形態に係る不揮発性半導体装置の構成と同様に、フローティングゲート電極４の端部が段差形状となるため、第１の実施の形態に係る不揮発性半導体記憶装置と同様の効果を奏することができる。

（第３の実施の形態）
本発明の第１乃至第２の実施の形態に係る不揮発性半導体記憶装置を適用した本発明の第３の実施形態に係る不揮発性半導体記憶装置の回路ブロック構成を図２５に示す。図２５のメモリセルアレイ１１は、メモリセルＭＣ００〜ＭＣｎｍの基本構成が２トランジスタ／セル構成である点で、図２に示した平面パターン構造を拡張したものに相当する。２トランジスタ／セル構成の変形例として、メモリセルトランジスタＭＴ１個に対して、ソース、ドレインの両側に選択トランジスタＳＴを接続した３トランジスタ／セル構成も、図２に例示した平面パターン構成から容易に拡張可能である点は勿論である。

本発明の第３の実施形態に係る不揮発性半導体記憶装置の回路ブロック構成例としては、図２５に示すように、２トランジスタ／セル構成を例として説明する。

図示するように、フラッシュメモリ１０は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、第１ロウデコーダ１４、第２ロウデコーダ１５、及びソース線ドライバ１６を備えている。

メモリセルアレイ１１は、マトリックス状に配置された複数個（（ｍ＋１）×（ｎ＋１））個、但しｍ、ｎは自然数）のメモリセルＭＣ００〜ＭＣｍｎを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、又はメモリセルトランジスタＭＴのドレイン領域を共有している。

同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴのコントロールゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。又、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１６に接続されている。

カラムデコーダ１２は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。

第１，第２ロウデコーダ１４，１５は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。第１ロウデコーダ１４は、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択する。第２ロウデコーダ１５は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。

センスアンプ１３は、第２ロウデコーダ１５及びカラムデコーダ１２によって選択されたメモリセルＭＣから読み出したデータを増幅する。

ソース線ドライバ１６は、読み出し時において、ソース線ＳＬに電圧を供給する。

本発明の第１乃至第２の実施の形態に係る不揮発性半導体記憶装置を適用した第３の実施の形態に係る不揮発性半導体記憶装置の構成によれば、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備え、又ゲート間絶縁膜８の最大垂直成分を小さくすることにより、２層ゲート電極の分離加工工程における加工マージンを上げることができ、製造歩留まりの向上したフラッシュメモリを実現することができる。

（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置について、図２６を用いて説明する。図２６は、本実施形態に係る不揮発性半導体記憶装置を含むシステＬＳＩのブロック図である。

図示するように、システムＬＳＩ５０は、ロジック回路領域とメモリ領域とを有している。ロジック回路領域には、例えば、ＣＰＵ５１が設けられている。又、メモリ領域には、第１乃至第３の実施の形態で説明したフラッシュメモリ１０、ＮＡＮＤ型フラッシュメモリ５２、及び１つのメモリセルが３つのＭＯＳトランジスタを含む３トランジスタ／セル構成のフラッシュメモリ５３が設けられている。

本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成によれば、システムＬＳＩの製造を簡略化できるという効果が得られる。特に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置を適用する場合には、メモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルよりも大きい。そのため、フラッシュメモリ１０は、高速に読み出し用途に向いている。図２６に示すように、ＣＰＵ５１と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ５１のファームウェアなどを格納するＲＯＭとして使用することができる。この点、本発明の第１乃至第３の実施の形態に係る不揮発性半導体装置によってフラッシュメモリ１０を構成する場合には、選択トゲート線を高速に駆動することができ、更にソース線ＳＬの配線抵抗を低減している。従って、より高速にフラッシュメモリ１０からデータを読み出すことができる。従って、ＣＰＵ５１がＲＡＭなどを介さずに、データの直接読み出すことができるようになるため、ＲＡＭが不要になり、システムＬＳＩを構成した時にも効果が得られる。

本発明の第４の実施の形態に係る不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリ５２及びフラッシュメモリ５３と、同一の製造工程で形成できる。即ち、図１１乃至図１６に示した本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法や図１７乃至図２３に示した本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を適用することができる。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことができる。この場合、例えば、不純物拡散層は各メモリ間で同一の濃度を有することになる。このように、システムＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、システムＬＳＩの製造を簡略化することができる。

（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的素子断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的素子断面構造図であって、（ａ）図２のＩ−Ｉ線に沿う断面構造図、（ｂ）図２のＩＩ−ＩＩ線に沿う断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的素子断面構造図であって、図２のＩＩＩ−ＩＩＩ線に沿う断面構造図。 本発明の比較例に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の比較例に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の比較例に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の比較例に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の比較例に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の比較例に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の比較例に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。 （ａ）本発明の比較例の構造において、素子分離領域上のフローティングゲート電極の最大膜厚Ａ、ゲート間絶縁膜の垂直成分Ｂ及び半導体基板上のフローティングゲート電極の最小膜厚Ｊを説明する模式図。

（ｂ）本発明の実施の形態に係る構造において、素子分離領域上のフローティングゲート電極の最大膜厚Ｅとフローティングゲート電極の端の段差形状部分の最大膜厚Ｆを説明する模式図。（ｃ）ゲート間絶縁膜８の最大垂直成分Ｋとフローティングゲート電極４の端の段差形状部分の最大膜厚Ｆとの関係。
本発明の第１乃至第２の実施の形態に係る不揮発性半導体記憶装置を適用した本発明の第３の実施の形態に係る不揮発性半導体記憶装置の回路ブロック構成図。 本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置を含むシステＬＳＩのブロック図であって、本発明の第４の実施の形態に係る不揮発性半導体記憶装置のブロック構成図。

符号の説明

１…半導体基板
２…素子分離領域
３…ゲート絶縁膜
４…フローティングゲート電極
５，７…マスク材
６…レジストパターン
８…ゲート間絶縁膜
９…コントロールゲート電極
１０，５３…フラッシュメモリ
１１…メモリセルアレイ
１２…カラムデコーダ
１３…センアンプ
１４…ロウデコーダ（ワード線）
１５…ロウデコーダ（選択ゲート線）
１６…ソース線ＳＬドライバ
１８…ソース・ドレイン拡散層
２０…熱酸化膜
２２…スリット
５０・・・システムＬＳＩ
５１・・・ＣＰＵ
５２・・・ＮＡＮＤ型フラッシュメモリ

Claims (6)

1. ビット線方向に延伸する複数のストライプ状の活性領域と、
   該活性領域間に頂部が前記活性領域よりも高く配置される素子分離領域と、
   前記ビット線方向と直交する複数のワード線及び選択ゲート線と、
   前記活性領域と前記ワード線との交差部にゲート絶縁膜を介して配置され、前記活性領域上の前記ゲート絶縁膜上及び前記素子分離領域上において形成され、かつ前記素子分離領域上で分離されたフローティングゲート電極と、前記フローティングゲート電極上に配置されるコントロールゲート電極と、前記コントロールゲート電極と前記フローティングゲート電極間に配置されるゲート間絶縁膜とから構成されるメモリセルトランジスタとを備え、
   前記活性領域上の前記フローティングゲート電極の膜厚と前記素子分離領域上の前記フローティングゲート電極の最大膜厚がほぼ同じ膜厚であると共に、前記素子分離領域上において分離された前記フローティングゲート電極の端部に段差形状を有することを特徴とする不揮発性半導体記憶装置。
2. ビット線方向に延伸する複数のストライプ状の活性領域と、
   該活性領域間に頂部が前記活性領域よりも高く配置される素子分離領域と、
   前記ビット線方向と直交する複数のワード線及び選択ゲート線と、
   前記活性領域と前記ワード線との交差部にゲート絶縁膜を介して配置され、前記活性領域上の前記ゲート絶縁膜上及び前記素子分離領域上において形成され、かつ前記素子分離領域上で分離されたフローティングゲート電極と、前記フローティングゲート電極上に配置されるコントロールゲート電極と、前記コントロールゲート電極と前記フローティングゲート電極間に配置されるゲート間絶縁膜とから構成されるメモリセルトランジスタとを備え、
   前記活性領域上の前記フローティングゲート電極の膜厚と前記素子分離領域上の前記フローティングゲート電極の最大膜厚がほぼ同じ膜厚であると共に、前記素子分離領域上において分離された前記フローティングゲート電極の端部において、前記フローティングゲート電極に接する前記ゲート間絶縁膜の垂直方向の厚さが、前記素子分離領域上の前記フローティングゲート電極の最大膜厚の半分の厚さと前記ゲート間絶縁膜の厚さとを足した厚さとなる段差形状を有することを特徴とする不揮発性半導体記憶装置。
3. 前記フローティングゲート電極は、前記フローティングゲート電極の最大膜厚の半分の段差を有することを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
4. 前記素子分離領域上において分離された前記フローティングゲート電極の端部の段差形状において、前記フローティングゲート電極の前記ワード線に対して平行な方向の長さが、前記ゲート間絶縁膜の厚さよりも大きいことを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
5. 素子分離領域に挟まれた活性領域上にゲート絶縁膜が形成された構造において、フローティングゲート電極を堆積する工程と、
   前記フローティングゲート電極上に第１のマスク材を堆積し、該第１のマスク材上にレジストパターンを形成する工程と、
   前記第１のマスク材のエッチング加工及び、前記フローティングゲート電極の残膜厚を約１／２とするエッチング加工を行う工程と、
   前記第１のマスク材上に第２のマスク材を堆積した後、前記第１のマスク材の側壁に前記第２のマスク材のサイドウォールを形成する工程と、
   前記第１及び第２のマスク材をマスクとして、前記フローティングゲート電極をエッチング加工する工程と、
   ゲート間絶縁膜を堆積し、該ゲート間絶縁膜上にコントロールゲート電極を堆積する工程
   とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
6. 素子分離領域に挟まれた活性領域上にゲート絶縁膜が形成された構造において、フローティングゲート電極を堆積する工程と、
   前記フローティングゲート電極上に第１のマスク材を堆積し、該第１のマスク材上にレジストパターンを形成する工程と、
   前記第１のマスク材をエッチング加工後、熱酸化を行い、熱酸化膜を形成する工程と、
   前記第１のマスク材上に第２のマスク材を堆積した後、前記第１のマスク材の側壁に前記第２のマスク材のサイドウォールを形成する工程と、
   前記第１及び第２のマスク材をマスクとして、前記フローティングゲート電極をエッチング加工する工程と、
   前記第１及び第２のマスク材、及び前記熱酸化膜を除去する工程と、
   ゲート間絶縁膜を堆積し、該ゲート間絶縁膜上にコントロールゲート電極を堆積する工程
   とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。

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