KR20230016648A - 집적 어셈블리 및 집적 어셈블리 형성 방법 - Google Patents

집적 어셈블리 및 집적 어셈블리 형성 방법 Download PDF

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슈앙치앙 루오
인드라 브이. 차리
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마이크론 테크놀로지, 인크
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Abstract

일부 실시예는 제1 데크, 제1 데크 위의 제2 데크, 제2 데크 위의 제3 데크를 갖는 집적 어셈블리를 포함한다. 제1 데크는 서로 상부에 배치된 제1 전도성 레벨들을 갖는다. 제2 데크는 서로 상부에 배치된 제2 전도성 레벨들을 갖는다. 제3 데크는 서로 상부에 배치된 제3 전도성 레벨들을 갖는다. 제1 계단 영역은 제1 및 제2 전도성 레벨들까지 연장되고, 제3 전도성 레벨들을 통과한다. 제2 계단 영역은 제1 및 제2 전도성 레벨들이 아니라 제3 전도성 레벨들까지 연장된다. 일부 실시예는 집적 어셈블리를 형성하는 방법을 포함한다.

Description

집적 어셈블리 및 집적 어셈블리 형성 방법
관련 특허 데이터
본 출원은 2020년 5월 28일에 출원된 미국 특허 출원 일련 번호 제16/885,720호의 우선권 및 이익을 주장하며, 그 개시 내용은 참조로 본 명세서에 집적된다.
기술 분야
집적 어셈블리(예를 들어, NAND 어셈블리) 및 집적 어셈블리 형성 방법.
메모리는 전자 시스템에 대한 데이터 저장을 제공한다. 플래시 메모리는 메모리의 한 유형이며 최신 컴퓨터 및 디바이스에서 다양하게 사용된다. 예를 들어, 최신 개인용 컴퓨터에는 플래시 메모리 칩에 BIOS가 저장되어 있을 수 있다. 또 다른 예로서, 컴퓨터 및 기타 디바이스가 기존의 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브의 플래시 메모리를 활용하는 것이 점점 보편화되고 있다. 또 다른 예로서, 플래시 메모리는 표준화됨에 따라 제조업체가 새로운 통신 프로토콜을 지원하고 향상된 기능을 위해 디바이스를 원격으로 업그레이드할 수 있는 기능을 제공할 수 있기 때문에 무선 전자 디바이스에서 널리 사용된다.
NAND는 플래시 메모리의 기본 아키텍처일 수 있으며, 수직으로 적층된 메모리 셀들을 포함하도록 구성될 수 있다.
NAND를 구체적으로 설명하기 전에 집적 배열 내에서 메모리 어레이의 관계를 보다 일반적으로 설명하는 것이 도움이 될 수 있다. 도 1은 액세스 라인들(1004)(예를 들어, 신호들 WL0 내지 WLm을 전도하기 위한 워드라인들) 및 제1 데이터 라인들(1006)(예를 들어, 신호들 BL0 내지 BLn을 전도하기 위한 비트라인들)과 함께 로우들 및 컬럼들로 배열된 복수의 메모리 셀들(1003)을 갖는 메모리 어레이(1002)를 포함하는 종래 기술의 디바이스(1000)의 블록도를 도시한다. 액세스 라인들(1004) 및 제1 데이터 라인들(1006)은 메모리 셀들(1003)로 및 그로부터 정보를 전송하는 데 사용될 수 있다. 로우 디코더(1007) 및 컬럼 디코더(1008)는 어드레스 라인들(1009) 상의 어드레스 신호들 A0 내지 AX를 디코딩하여 메모리 셀들(1003) 중 어느 것이 액세스되어야 하는지를 결정한다. 감지 증폭기 회로(1015)는 메모리 셀들(1003)로부터 판독된 정보의 값을 결정하도록 동작한다. I/O 회로(1017)는 메모리 어레이(1002)와 입력/출력(I/O) 라인들(1005) 사이에서 정보의 값을 전송한다. I/O 라인들(1005) 상의 신호들 DQ0 내지 DQN은 메모리 셀들(1003)로부터 판독되거나 그에 기록될 정보의 값을 나타낼 수 있다. 다른 디바이스는 I/O 라인들(1005), 어드레스 라인들(1009) 또는 제어 라인들(1020)을 통해 디바이스(1000)와 통신할 수 있다. 메모리 제어 유닛(1018)은 메모리 셀들(1003)에 대해 수행될 메모리 동작을 제어하는데 사용되며, 제어 라인들(1020) 상의 신호들을 이용한다. 디바이스(1000)는 제1 공급 라인(1030) 및 제2 공급 라인(1032) 상에서 각각 공급 전압 신호들 Vcc 및 Vss를 수신할 수 있다. 디바이스(1000)는 선택 회로(1040) 및 입력/출력(I/O) 회로(1017)를 포함한다. 선택 회로(1040)는 I/O 회로(1017)를 통해 신호들 CSEL1 내지 CSELn에 응답하여 메모리 셀들(1003)로부터 판독되거나 그에 프로그래밍될 정보의 값을 나타낼 수 있는 제1 데이터 라인들(1006) 및 제2 데이터 라인들(1013) 상의 신호를 선택할 수 있다. 컬럼 디코더(1008)는 어드레스 라인(1009) 상의 A0 내지 AX 어드레스 신호들에 기초하여 CSEL1 내지 CSELn 신호들을 선택적으로 활성화할 수 있다. 선택 회로(1040)는 판독 및 프로그래밍 동작 동안 메모리 어레이(1002)와 I/O 회로(1017) 사이의 통신을 제공하기 위해 제1 데이터 라인들(1006) 및 제2 데이터 라인들(1013) 상의 신호를 선택할 수 있다.
도 1의 메모리 어레이(1002)는 NAND 메모리 어레이일 수 있고, 도 2는 도 1의 메모리 어레이(1002)에 대해 사용될 수 있는 3차원 NAND 메모리 디바이스(200)의 블록도를 도시한다. 디바이스(200)는 전하 저장 디바이스들의 복수의 스트링들을 포함한다. 제1 방향(Z-Z')에서, 전하 저장 디바이스의 각각의 스트링은, 예를 들어, 32개의 층들(예를 들어, 층0 내지 층31) 중 하나에 대응하는 각각의 전하 저장 디바이스와 함께 서로 적층된 32개의 전하 저장 디바이스들을 포함할 수 있다. 개별 스트링의 전하 저장 디바이스들은 전하 저장 디바이스의 스트링들이 형성되는 반도체 재료(예를 들어, 폴리실리콘)의 개별의 필라(pillar)에 형성된 것과 같은 공통 채널 영역을 공유할 수 있다. 제2 방향(X-X')에서, 예를 들어, 복수의 스트링들의 16개의 제1 그룹들의 각각의 제1 그룹은 예를 들어 복수(예를 들어, 32개)의 액세스 라인들(즉, "글로벌 제어 게이트(CG) 라인들", 워드라인들, WL들이라고도 함)을 공유하는 8개의 스트링들을 포함할 수 있다. 액세스 라인들의 각각은 층 내에서 전하 저장 디바이스들을 결합할 수 있다. 동일한 액세스 라인에 의해 결합된(따라서 동일한 층에 대응) 전하 저장 디바이스들은 각각의 전하 저장 디바이스가 2비트의 정보를 저장할 수 있는 셀을 포함할 때 논리적으로 예를 들어 P0/P32, P1/P33, P2/P34 등과 같은 두 개의 페이지들로 그룹화될 수 있다. 제3 방향(Y-Y')에서, 예를 들어, 복수의 스트링들의 8개의 제2 그룹들의 각각의 제2 그룹은 8개의 데이터 라인들 중 대응하는 하나에 의해 결합된 16개의 스트링들을 포함할 수 있다. 메모리 블록의 크기는 1,024개의 페이지들 및 전체 약 16MB를 포함할 수 있다(예를 들어, 16 개의 WL들 x 32개의 층들 x 2비트 = 1,024 페이지들/블록, 블록 크기 = 1,024개의 페이지들 x 16KB/페이지 = 16MB). 스트링, 층, 액세스 라인, 데이터 라인, 제1 그룹, 제2 그룹 및/또는 페이지의 수는 도 2에 도시된 것보다 크거나 작을 수 있다.
도 3은 도 2와 관련하여 설명된 스트링들의 16개의 제1 그룹들 중 하나에 전하 저장 디바이스의 15개의 스트링들을 포함하는 X-X' 방향에서의 도 2의 3D NAND 메모리 디바이스(200)의 메모리 블록(300)의 단면도를 도시한다. 메모리 블록(300)의 복수의 스트링들은 타일 컬럼I, 타일 컬럼j 및 타일 컬럼K와 같은 복수의 서브세트들(310, 320, 330)(예를 들어, 타일 컬럼들)로 그룹화될 수 있으며, 각각의 서브세트(예를 들어, 타일 컬럼)는 메모리 블록(300)의 "부분 블록"을 포함한다. 글로벌 드레인-측 선택 게이트(SGD) 라인(340)은 복수의 스트링들의 SGD들에 결합될 수 있다. 예를 들어, 글로벌 SGD 라인(340)은 복수(예를 들어, 3개)의 서브 SGD 드라이버들(332, 334, 336) 중 대응하는 하나를 통해 복수(예를 들어, 3개)의 서브 SGD 라인들(342, 344, 346)에 연결될 수 있으며, 각각의 서브 SGD 라인은 개별 서브세트(예를 들어, 타일 컬럼)에 대응한다. 서브 SGD 드라이버들(332, 334, 336)의 각각은 다른 부분 블록들과 독립적으로 대응하는 부분 블록(예를 들어, 타일 열)의 스트링들의 SGD들을 동시에 결합하거나 차단할 수 있다. 글로벌 소스-측 선택 게이트(SGS) 라인(360)은 복수의 스트링들의 SGS들에 결합될 수 있다. 예를 들어, 글로벌 SGS 라인(360)은 복수의 서브 SGS 드라이버들(322, 324, 326) 중 대응하는 하나를 통해 복수의 서브 SGS 라인들(362, 364, 366)에 결합될 수 있으며, 각각의 서브 SGS 라인은 개별의 서브세트(예를 들어, 타일 컬럼)에 대응한다. 서브 SGS 드라이버들(322, 324, 326) 각각은 다른 부분 블록들과 독립적으로 대응하는 부분 블록(예를 들어, 타일 컬럼)의 스트링들의 SGS들을 동시에 결합하거나 차단할 수 있다. 글로벌 액세스 라인(예를 들어, 글로벌 CG 라인)(350)은 복수의 스트링들 각각의 개별의 층에 대응하는 전하 저장 디바이스들을 결합할 수 있다. 각각의 글로벌 CG 라인(예를 들어, 글로벌 CG 라인(350))은 복수의 서브 스트링 드라이버들(312, 314, 316) 중 대응하는 하나를 통해 복수의 서브 액세스 라인들(예를 들어, 서브 CG 라인들)(352, 354, 356)에 결합될 수 있다. 서브 스트링 드라이버들 각각은 다른 부분 블록들 및/또는 다른 층들과 독립적으로 개별의 부분 블록 및/또는 층에 대응하는 전하 저장 디바이스들을 동시에 결합하거나 차단할 수 있다. 개별의 서브세트(예를 들어, 부분 블록) 및 개별의 층에 대응하는 전하 저장 디바이스들은 전하 저장 디바이스들의 "부분 층"(예를 들어, 단일 "타일")을 포함할 수 있다. 개별의 서브세트(예를 들어, 부분 블록)에 대응하는 스트링들은 서브 소스들(372, 374, 376)(예를 들어, "타일 소스") 중 대응하는 하나에 결합될 수 있고, 각각의 서브 소스는 개별의 전원에 결합된다.
NAND 메모리 디바이스(200)는 도 4의 개략도를 참조하여 대안적으로 설명된다.
메모리 어레이(200)는 워드라인들(2021 내지 202N), 및 비트라인들(2281 내지 228M)을 포함한다.
메모리 어레이(200)는 또한 NAND 스트링들(2061 내지 206M)을 포함한다. 각각의 NAND 스트링은 전하 저장 트랜지스터들(2081 내지 208N)을 포함한다. 전하 저장 트랜지스터들은 전하를 저장하기 위해 플로팅 게이트 재료(예를 들어, 폴리실리콘)를 사용할 수 있거나 전하를 저장하기 위해 전하 트래핑 재료(예를 들어, 실리콘 질화물, 금속 나노도트 등)를 사용할 수 있다.
전하 저장 트랜지스터들(208)은 워드라인들(202)과 스트링들(206)의 교차점에 위치한다. 전하 저장 트랜지스터들(208)은 데이터 저장을 위한 비휘발성 메모리 셀들을 나타낸다. 각각의 NAND 스트링(206)의 전하 저장 트랜지스터들(208)은 소스 선택 디바이스(예를 들어, 소스-측 선택 게이트, SGS)(210)와 드레인 선택 디바이스(예를 들어, 드레인-측 선택 게이트, SGD)(212) 사이에 직렬 소스 대 드레인으로 연결된다. 각각의 소스 선택 디바이스(210)는 스트링(206)과 소스 선택 라인(214)의 교차점에 위치되는 반면, 각각의 드레인 선택 디바이스(212)는 스트링(206)과 드레인 선택 라인(215)의 교차점에 위치된다. 선택 디바이스들(210 및 212)은 임의의 적절한 액세스 디바이스일 수 있으며 일반적으로 도 4에서 박스로 도시되어 있다.
각각의 소스 선택 디바이스(210)의 소스는 공통 소스 라인(216)에 연결된다. 각각의 소스 선택 디바이스(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 전하 저장 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 디바이스(2101)의 드레인은 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(2081)의 소스에 연결된다. 소스 선택 디바이스들(210)은 소스 선택 라인(214)에 연결된다.
각 드레인 선택 디바이스(212)의 드레인은 드레인 접촉부에서 비트라인(즉, 디지트 라인)(228)에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 드레인은 비트라인(2281)에 연결된다. 각 드레인 선택 디바이스(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 전하 저장 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 소스는 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(208N)의 드레인에 연결된다.
전하 저장 트랜지스터(208)는 소스(230), 드레인(232), 전하 저장 영역(234), 및 제어 게이트(236)를 포함한다. 전하 저장 트랜지스터들(208)은 워드라인(202)에 결합된 그들의 제어 게이트들(236)을 갖는다. 전하 저장 트랜지스터(208)의 컬럼은 주어진 비트라인(228)에 결합된 NAND 스트링(206) 내의 트랜지스터들이다. 전하 저장 트랜지스터(208)의 로우는 주어진 워드라인(202)에 공통으로 결합된 트랜지스터들이다.
개선된 NAND 아키텍처 및 개선된 NAND 아키텍처 제조 방법을 개발하는 것이 요구된다.
도 1은 메모리 셀들을 구비한 메모리 어레이를 갖는 종래 기술의 메모리 디바이스의 블록도를 도시한다.
도 2는 3D NAND 메모리 디바이스 형태의 도 1의 종래 기술 메모리 어레이의 개략도를 도시한다.
도 3은 X-X' 방향에서 도 2의 종래 기술 3D NAND 메모리 디바이스의 단면도를 도시한다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5 내지 도 10은 예시적인 메모리 어레이를 형성하기 위한 예시적인 방법의 예시적인 순차적 프로세스 단계들에서의 집적 어셈블리의 영역의 개략적인 측단면도이다.
도 10a는 도 10의 영역의 개략적인 측단면도이다.
도 10b는 다른 예시적인 실시예에 따른 도 10a와 유사한 영역의 개략적인 측단면도이다.
도 11 내지 도 19는 예시적인 메모리 어레이를 형성하기 위한 예시적인 방법의 예시적인 순차적 프로세스 단계들에서 도 5의 집적 어셈블리 영역의 개략적인 측단면도이다. 도 11의 프로세스 단계는 도 10의 단계를 따를 수 있다.
도 19a는 도 19의 영역의 개략적인 측단면도이다.
도 19b는 도 19a의 영역의 개략적인 평면도이다.
도 20은 예시적인 메모리 어레이를 형성하기 위한 예시적인 방법의 도 19에 이어지는 예시적인 프로세스 단계에서 도 5의 집적 어셈블리 영역의 개략적인 측단면도이다.
도 20a는 도 20의 영역의 개략적인 측단면도이다.
도 20b는 다른 예시적인 실시예에 따른 도 20a와 유사한 영역의 개략적인 측단면도이다.
도 21 내지 도 26은 예시적인 메모리 어레이를 형성하기 위한 예시적인 방법의 예시적인 순차적 프로세스 단계들에서 도 5의 집적 어셈블리 영역의 개략적인 측단면도이다. 도 21의 프로세스 단계는 도 20의 프로세스 단계를 따를 수 있다.
도 26a는 다른 예시적인 실시예에 따른 도 26의 것과 유사한 영역의 개략적인 측단면도이다.
도 27 및 28은 예시적인 메모리 어레이를 형성하기 위한 예시적인 방법의 예시적인 순차적 프로세스 단계들에서 도 5의 집적 어셈블리 영역의 개략적인 측단면도이다. 도 27의 프로세스 단계는 도 26의 단계를 따를 수 있다.
도 28a는 도 28의 어셈블리 영역의 개략적인 평면도이다.
도 29는 예시적인 계단 영역들을 보여주는 집적 어셈블리의 다른 영역의 개략적인 측단면도이다.
일부 실시예는 3개 이상의 데크들이 서로 적층된 메모리를 형성하는 방법을 포함하고, 일부 실시예는 3개 이상의 데크들이 서로 적층된 구성을 포함한다. 예시적인 실시예는 도 5 내지 29를 참조하여 설명된다. 다수의 측단면도들은 일반적으로 서로 동일한 평면에 있지 않지만 도면을 단순화하기 위해 동일한 평면에 도시된 다수의 영역들을 보여준다. 이는 도 28 및 28a와 관련하여 아래에서 더 자세히 설명될 것이다.
도 5를 참조하면, 어셈블리(10)는 베이스(12)에 의해 지지되는 전도성 구조(14)를 포함한다.
전도성 구조(14)는 배경 섹션에서 전술한 소스 구조들(216, 360)과 유사한 소스 구조일 수 있다. 전도성 구조(14)는 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있고, 일부 실시예에서 전도성으로 도핑된 반도체 재료를 포함할 수 있다. 전도성으로 도핑된 반도체 재료는 전도성으로 도핑된 실리콘(예를 들어, n형 실리콘)일 수 있다. 소스 구조(14)의 전도성으로 도핑된 반도체 재료는 소스 구조(14)의 하나 이상의 추가 전도성 재료들(예를 들어, 하나 이상의 금속 함유 재료들, 예를 들어 텅스텐 및 텅스텐 실리사이드 중 하나 또는 둘 모두) 위에 있을 수 있다.
베이스(12)는 반도체 재료를 포함할 수 있고; 예를 들어, 단결정 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 베이스(12)는 반도체 기판으로 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼(단독으로 또는 다른 재료를 포함하는 어셈블리로)와 같은 벌크 반도체 재료 및 반도체 재료 레이어들(단독으로 또는 다른 재료를 포함하는 어셈블리로)을 포함하지만 이에 제한되지 않는 반도체 재료를 포함하는 모든 구성을 의미한다. "기판"이라는 용어는 위에서 설명된 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조를 의미한다. 일부 애플리케이션에서, 베이스(12)는 집적 회로 제조와 관련된 하나 이상의 재료들을 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료들은 예를 들어 내화성 금속 재료, 장벽 재료, 확산 재료, 절연체 재료 등 중 하나 이상을 포함할 수 있다.
베이스(12)는 갭만큼 전도성 구조(14)로부터 이격된다. 이러한 갭은 전도성 구조(14)와 베이스(12) 사이에 하나 이상의 추가 컴포넌트들, 구조들 등이 있을 수 있음을 나타내기 위해 활용된다. 예시된 실시예에서, 논리 회로부(예를 들어, CMOS)(16)는 베이스(12)에 의해 지지되고 베이스(12)와 전도성 구조(14) 사이의 갭 내에 있다. 전도성 구조(14)는 CMOS에 전기적으로 결합되는 것으로 도시되어 있다.
도 5의 예시된 실시예에서, 추가 전도성 구조들(18)은 소스 구조(14)에 측방향으로 인접한다. 추가적인 전도성 구조들(18)은 또한 CMOS(16)와 전기적으로 결합된다. 추가적인 전도성 구조들은 전도성 피쳐들(이 중 일부는 도 22를 참조하여 아래에서 설명됨)을 CMOS(16)와 결합하는 데 사용되는 전도성 랜딩 패드(landing pad)들일 수 있다. 모든 전도성 구조들(18)이 CMOS와 전기적으로 결합되는 것으로 도시되어 있지만, 다른 실시예에서 구조들(18) 중 하나 이상이 CMOS와 결합되지 않을 수 있다. CMOS와 결합되지 않은 구조(18)는 지지 구조로서 제공될 수 있다.
교번하는 제1 및 제2 층들(레벨들, 레이어들)(22 및 24)의 스택(20)이 전도성 구조들(14 및 18) 위에 형성된다. 스택(20)은 임의의 적절한 수의 교번하는 층들(22, 24)을 포함할 수 있다. 층들(22)은 궁극적으로 메모리 배열의 전도성 레벨들이 된다. 원하는 수의 전도성 레벨들을 형성하기 위해 임의의 적절한 수의 층들(22)이 존재할 수 있다. 일부 실시예에서, 층들(22)의 수는 8개, 16개, 32개, 64개 등일 수 있다.
제1 층들(22)은 제1 재료(26)를 포함한다. 이러한 제1 재료는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 질화규소를 포함하거나, 본질적으로 구성되거나 또는 구성될 수 있다.
제2 층들(24)은 제2 재료(28)를 포함한다. 이러한 재료는 절연성 재료일 수 있고 임의의 적합한 조성물(들)을 포함할 수 있다. 일부 실시예에서, 재료(28)는 이산화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다.
일부 실시예에서, 재료들(26, 28)은 각각 제1 재료 및 절연성 제2 재료로 지칭될 수 있다.
층들(22, 24)은 임의의 적절한 두께를 가질 수 있으며; 그리고 서로 동일한 두께일 수 있거나, 서로에 대해 상이한 두께일 수 있다. 일부 실시예에서, 층들(22, 24)은 약 10나노미터(nm) 내지 약 400nm 범위 내의 수직 두께를 가질 수 있다. 예시된 실시예에서, 최하부 층(24)은 다른 층들(24)보다 더 두껍다. 다른 실시예에서, 최하부 층(24)은 다른 층들(24)의 두께와 거의 동일한 두께를 가질 수 있거나, 다른 층들(24)보다 덜 두꺼울 수 있다.
일부 실시예에서, 스택(20)은 이후 프로세스 단계에서 형성되는 추가 스택들과 구별하기 위해 제1 스택으로 지칭될 수 있다. 제1 스택(20)은 제1 데크(30)에 포함되는 것으로 간주될 수 있다.
도 6을 참조하면, 제1 스택(20)을 통해 연장되도록 제1 개구(32)가 형성된다. 도시된 실시예에서, 제1 개구(20)는 소스 구조(14)의 상부 표면까지 하향 연장된다.
도 7을 참조하면, 희생 재료(34)가 제1 개구(32) 내에 형성된다. 희생 재료(34)는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 금속(예를 들어, 텅스텐), 도핑되지 않은 반도체 재료(예를 들어, 도핑된 실리콘) 등을 포함하거나, 본질적으로 이들로 구성되거나, 이들로 구성될 수 있다.
도시된 실시예에서, 평탄화된 표면(35)은 희생 재료(34)와 상부 층(24)을 가로질러 연장되도록 형성된다. 평탄화된 표면(35)은 예를 들어 CMP(chemical-mechanical polishing)를 포함하는 임의의 적절한 처리로 형성될 수 있다.
도 8을 참조하면, 교번하는 제3 및 제4 층들(레벨들, 레이어들)(42, 44)의 제2 스택(40)이 제1 스택(20) 위에 형성된다. 스택(40)은 임의의 적절한 수의 교번하는 층들(42, 44)을 포함할 수 있다. 층들(42)은 궁극적으로 메모리 배열의 전도성 레벨들이 된다. 원하는 수의 전도성 레벨들을 형성하기 위해 임의의 적절한 수의 층들(42)이 존재할 수 있다. 일부 실시예에서, 층들(42)의 수는 8개, 16개, 32개, 64개 등일 수 있다.
제3 층(42)은 제3 재료(36)를 포함한다. 이러한 제3 재료는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 질화규소를 포함하거나, 본질적으로 구성되거나 또는 구성될 수 있다. 따라서, 제3 재료(36)는 제1 재료(26)와 동일한 조성물을 포함할 수 있다.
제4 층(44)은 제4 재료(38)를 포함한다. 이러한 재료는 절연성 재료일 수 있고 임의의 적합한 조성물(들)을 포함할 수 있다. 일부 실시예에서, 제4 재료(38)는 이산화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다. 일부 실시예에서, 절연성 제4 재료(38)는 절연성 제2 재료(28)와 동일한 조성물을 포함할 수 있다.
층들(42, 44)은 층들(22, 24)에 대해 위에서 설명된 동일한 두께를 가질 수 있다.
제2 스택(40)은 제2 데크(50)에 포함되는 것으로 간주될 수 있다.
도 9를 참조하면, 제2 스택(40)을 통해 제1 개구(32)까지 연장되도록 제2 개구(46)가 형성된다. 도시된 실시예에서, 제2 개구(46)는 제1 개구(32) 내의 희생 재료(34)로 연장된다.
제2 개구(46)는 도 9의 예시된 실시예에서 제1 개구(32)에 대해 오정렬된다. 다른 실시예에서, 제2 개구(46)는 제1 개구(32)에 대해 정렬될 수 있다.
도 10을 참조하면, 추가 희생 재료(34)가 제2 개구(46) 내에 형성된다. 개구들(32, 46) 내의 희생 재료(34)는 희생 구조들(48)을 형성한다.
데크간 영역(51)은 도 10에 개략적으로 도시되어 있다. 구조들(48)은 데크간 영역(51) 내에 데크간 굴곡부(inflection)(52)를 갖는다. 도 10a는 예시적인 데크간 굴곡부(52)을 보다 명확하게 예시하기 위해 데크간 영역(51) 내의 구조들(48) 중 하나의 세그먼트의 확대도를 도시한다. 예시된 데크간 굴곡부(52)는 개구(46)(제2 데크(50)를 통해 형성된 개구)가 개구(32)(제1 데크(30)를 통해 형성된 개구)와 만나는 곳에서 발생하고, 개구들(46, 32)의 오정렬의 결과이다. 구체적으로, 도 10a의 데크간 굴곡부(52)는 희생 재료 구조(48)의 상부 부분이 희생 재료 구조(48)의 하부 부분에 대해 측방향으로 오프셋되는 영역에 대응한다.
도 10a는 데크들이 서로 결합되는 위치에서 2개의 데크들을 통과하는 구조(예를 들어, 구조(48))에서 검출될 수 있는 데크간 굴곡부의 예를 도시한다. 데크간 굴곡부는 하부 데크와 관련된 제작 동안 형성되는 구조의 한 부분과 상부 데크와 관련된 제작 동안 형성되는 구조의 다른 부분으로부터 발생한다.
데크 간 굴곡부는 두 데크들 사이의 인터페이스를 통과하는 구조물 영역에서 검출 가능한 임의의 변화에 대응하는 것으로 간주될 수 있다. 데크간 굴곡부(52)의 다른 예시적인 구성이 도 10b에 도시되어 있다. 도 10b의 구성은 제1 개구(32)와 정렬된 제2 개구(48)를 갖는다. 그러나, 제1 및 제2 개구는 이러한 개구의 형성 동안 테이퍼지고, 따라서 테이퍼진 개구(48)의 좁은 부분이 데크간 영역(51) 내의 테이퍼진 개구(32)의 넓은 부분과 결합하는 곳에서 굴곡부(52)가 발생한다.
다시 도 10을 참조하면, 평탄화된 표면(45)이 희생 재료(34)와 상부 층(44)을 가로질러 형성된다. 평탄화된 표면(45)은 예를 들어 CMP를 포함하는 임의의 적절한 처리로 형성될 수 있다.
도 11을 참조하면, 계단 개구(54)가 제1 및 제2 스택들(20, 40)로 연장되도록 형성된다. 예시된 실시예에서, 계단 개구(54)는 제1 데크(30) 내의 제1 층들(22)의 최하부까지 연장된다.
도 12를 참조하면, 희생 재료(56)는 계단 개구(54) 내에 형성된다. 희생 재료(56)는 임의의 적절한 조성물(들)을 포함할 수 있고, 일부 실시예에서 희생 재료(34)와 동일한 조성물을 포함할 수 있다.
평탄화된 표면(57)은 희생 재료(56)와 최상부 층(44)을 가로질러 연장되도록 형성된다. 표면(57)은 예를 들어 CMP와 같은 임의의 적절한 처리로 형성될 수 있다.
도 13을 참조하면, 개구들(58, 60, 62, 64)이 제1 및 제2 데크들(30, 50)을 관통하여 전도성 구조(14)의 상부 표면까지 연장되도록 형성된다. 일부 실시예에서, 개구들(58, 60, 62 및 64) 중 하나 이상은 전도성 구조(14) 내로 연장될 수 있다. 도시된 실시예에서, 재료들(26, 36)은 개구들(58, 60, 62, 64)의 측벽을 따라 리세스된다. 이러한 리세스는 층들(22, 42)을 따른 위치들에서 개구의 치수를 증가시키는 데 유리할 수 있다. 다른 실시예에서, 재료들(26, 36)은 리세스되지 않을 수 있다. 따라서, 개구들(58, 60, 62, 64)는 도시된 물결모양의(undulating) 측벽들보다는 실질적으로 직선인 측벽들을 가질 수 있다.
개구(58)는 도 28a를 참조하여 아래에서 더 상세히 설명되는 바와 같이, 도 13의 단면도에 대해 페이지 안팎으로 연장되는 슬릿(slit)들에 대응할 수 있다. 개구들(60, 62, 64)은 서로 실질적으로 동일한 구성을 가질 수 있고(즉, 위에서 볼 때 원형, 정사각형 등일 수 있고 서로 대략 동일한 치수일 수 있음), 또는 서로에 대해 다른 구성을 포함할 수 있다. 개구들(60, 62, 64)은 서로에 대해 상이한 구조들을 형성하기 위해 이용될 수 있고, 따라서 서로에 대해 상이한 라벨들이 부여된다.
도 14를 참조하면, 희생 재료(66)는 개구들(58, 60, 62, 64) 내에 형성된다. 희생 재료(66)는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 희생 재료(34)와 동일한 조성물을 포함할 수 있다. 일부 실시예에서, 희생 재료(66)는 절연성 재료(예를 들어, 다공성 이산화규소, 탄소 도핑된 이산화규소, 산질화규소 등)를 포함할 수 있다.
절연성 재료(68)는 희생 재료(66) 및 최상부 층(42) 위에 형성된다. 절연성 재료(68)는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 이산화규소를 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 따라서, 일부 실시예에서 절연성 재료(68)는 층들(24, 44)의 재료들(28, 38)과 동일한 조성물을 포함할 수 있고, 재료(56)와 동일한 조성물을 포함할 수 있다.
절연성 재료(68)는 평탄화된 상부 표면(69)을 갖는 것으로 도시되어 있다. 평탄화된 표면(69)은 예를 들어 CMP와 같은 임의의 적절한 처리로 형성될 수 있다.
절연성 재료(68)는 제2 데크(50)(제2 스택(40)) 위에 형성된 것으로 간주될 수 있다. 일부 실시예에서, 절연성 재료(68)는 스택(40)의 최상부 층(42) 위에 형성된 층(74)인 것으로 간주될 수 있다.
도 15를 참조하면, 교번하는 제5 및 제6 층들(레벨들, 레이어들)(72, 74)의 제3 스택(70)이 제2 스택(40) 위에 형성된다. 일부 실시예에서, 절연성 재료(68)는 제3 스택(70)의 층(74) 중 하나로 간주될 수 있다.
스택(70)은 임의의 적절한 수의 교번하는 층들(72, 74)을 포함할 수 있다. 층들(72)은 궁극적으로 메모리 배열의 전도성 레벨들이 된다. 원하는 수의 전도성 레벨들을 형성하기 위해 임의의 적절한 수의 층들(72)이 존재할 수 있다. 일부 실시예에서, 층들(72)의 수는 8개, 16개, 32개, 64개 등일 수 있다.
제5 층(72)은 제5 재료(76)를 포함한다. 이러한 제5 재료는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 질화규소를 포함하거나, 본질적으로 구성되거나 또는 구성될 수 있다.
따라서, 제5 재료(76)는 제1 및 제3 재료들(26, 36)과 동일한 조성물을 포함할 수 있다.
제6 층(74)은 절연성 재료(68)를 포함한다. 일부 실시예에서, 절연성 재료(68)는 절연성 제6 재료로 지칭될 수 있다. 절연성 제6 재료(68)는 절연성 제2 재료(28) 및 절연성 제4 재료(38)와 동일한 조성물을 포함할 수 있다.
층들(72, 74)은 층들(22, 24)에 대해 전술한 것과 동일한 두께를 가질 수 있다. 도시된 실시예에서, 최하부 층(74)(즉, 도 14의 프로세스 단계에서 형성된 층)은 스택(70) 내의 다른 층들(74)보다 더 두껍다.
제3 스택(70)은 제3 데크(80)로 구성되는 것으로 간주될 수 있다.
도 16을 참조하면, 제2 계단 개구(78)가 제3 스택(70) 내로 연장되도록 형성된다. 예시된 실시예에서, 제2 계단 개구는 제3 스택의 최하부 층(72)까지 연장된다.
도 16은 또한 제1 계단 개구(54)가 제3 스택을 통과하도록 패터닝된 제3 스택(70)을 도시한다. 도시된 실시예에서, 희생 재료(56)(도 15)는 도 16의 프로세스 단계에서 제거된다. 다른 실시예에서, 재료(56)는 절연성 재료(예를 들어, 이산화규소)에 대응할 수 있고, 제거되기보다는 도 16의 프로세스 단계에 남아 있을 수 있다.
도 17을 참조하면, 절연성 재료(82)가 계단 개구(54, 78) 내에 형성된다. 절연성 재료(82)는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 이산화규소를 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 평탄화된 표면은 절연성 재료(82)와 최상부 층(74)을 가로질러 연장되도록 형성될 수 있다.
도 18을 참조하면, 제3 스택(70)을 통해 제2 개구들(46)까지 제3 개구들(84)이 형성되고, 희생 재료(34)(도 17)가 제1 및 제2 개구들(32, 46) 내에서 제거된다.
제3 개구들(84)는 도 18의 예시된 실시예에서 제2 개구들(46)에 대해 오정렬된다. 다른 실시예에서, 제3 개구들(46)은 제2 개구들(46)에 대해 정렬될 수 있다.
데크간 영역(81)이 도 18에 개략적으로 도시되어 있다. 개구들(84)이 개구들(46)에 결합되는 영역들은 데크간 영역(81) 내에 데크간 굴곡부들(86)을 갖는다. 데크간 굴곡부들(86)은 도 10a를 참조하여 전술한 데크간 굴곡부들과 유사할 수 있다. 다른 실시예에서, 데크간 굴곡부들(86)은 예를 들어 도 10b를 참조하여 위에서 설명된 구성과 유사한 구성과 같은 다른 구성을 가질 수 있다.
도 19를 참조하면, 채널 재료 필라들(88)이 개구들(32, 46, 84) 내에 형성된다. 채널 재료 필라들(88)은 제1, 제2 및 제3 데크들(30, 50, 80)을 통해 수직으로 연장되는 것으로 간주될 수 있으며, 그리고 전도성 구조(14)와 전기적으로 결합되는 것으로 도시되어 있다(그리고 도시된 실시예에서 전도성 구조(14)에 직접 맞닿음). 채널 재료 필라들(88)은 속이 비어 있고 절연성 재료(90)를 측방향으로 둘러싸는 것으로 도시되어 있다. 채널 재료 필라들(88)은 셀 재료들을 포함하는 영역들(92)에 의해 개구들(84, 46, 32)의 에지들로부터 오프셋된다. 채널 재료 필라들(88) 및 셀 재료들은 도 19a 및 19b의 확대도와 관련하여 더 자세히 도시되어 있다.
채널 재료 필라들(88)은 채널 재료(94)를 포함한다. 채널 재료(94)는 임의의 적합한 반도체 조성물(들)을 포함할 수 있다. 일부 실시예에서, 채널 재료(94)는 실리콘, 게르마늄, III/V 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있고; III/V족 반도체 재료라는 용어는 주기율표의 III족 및 V족에서 선택된 원소를 포함하는 반도체 재료를 의미한다(III 및 V족은 오래된 명명법이며 현재는 13족 및 15족으로 지칭됨). 일부 실시예에서, 채널 재료(94)는 실리콘을 포함할 수 있다. 실리콘은 임의의 적절한 결정 상태(예를 들어, 단결정, 다결정, 비정질 등)에 있을 수 있다.
영역(92) 내의 셀 재료들은 게이트 유전체 재료(절연성 재료, 터널링 재료)(96), 전하 저장 재료(98), 전하 차단 재료(100) 및 유전체 장벽 재료(102)를 포함할 수 있다. 게이트 유전체 재료(96)는 채널 재료 필라(98)에 인접한 것으로 도시되어 있고, 예시된 실시예에서 채널 재료 필라에 직접 맞닿는다.
게이트 유전체 재료(96)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시예에서, 이산화규소, 질화규소, 산화알루미늄, 산화하프늄, 산화지르코늄 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 재료(96)는 밴드갭 가공된(bandgap-engineered) 라미네이트를 포함할 수 있다.
전하 저장 재료(98)는 임의의 적절한 조성물(들)을 포함할 수 있으며, 일부 실시예에서 전하 트래핑 재료(예를 들어, 실리콘 질화물, 실리콘 산질화물, 전도성 나노도트 등 중 하나 이상)를 포함할 수 있다.
전하 차단 재료(100)는 임의의 적합한 조성물(들)을 포함하고, 일부 실시예는 이산화규소 및 산질화규소 중 하나 또는 둘 모두를 포함할 수 있다.
유전체 장벽 재료(102)는 임의의 적합한 조성물(들)을 포함할 수 있고; 예를 들어, 하나 이상의 고유전율(high-k) 조성물들(예를 들어, 산화알루미늄, 산화하프늄, 산화지르코늄 등)을 포함할 수 있다. "고유전율 조성물"이라는 용어는 이산화규소와 관련된 유전 상수보다 큰(즉, 약 3.9보다 큰) 유전 상수를 갖는 조성물을 의미한다.
절연성 재료(90)는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 이산화규소를 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예에서, 절연성 재료(90)는 생략될 수 있고 채널 재료 필라들(88)은 도시된 중공 필라들이 아니라 중실(solid) 필라들일 수 있다.
도 16 내지 도 19의 처리는 필라들(88) 및 셀 재료들을 형성하기 전에 제3 데크(80)에 패터닝된 계단 개구들(54 및 78)을 도시한다(즉, 계단 영역들은 제3 데크를 통해 연장되도록 필라들(88)을 형성하기 전에 제3 데크에 정의된다). 다른 실시예에서, 개구들(84)(도 18)은 제3 데크를 통해 연장되도록 형성될 수 있고, 필라들(88) 및 셀 재료들은 제3 데크 내의 계단 영역을 패터닝하기 전에 이러한 개구들 내에 형성될 수 있다.
도 6 내지 도 19의 처리는 채널 재료 필라들(88)에 대한 위치들을 유지하기 위해 제1 및 제2 데크들(30 및 50)의 제1 및 제2 개구들(32 및 46) 내에 희생 재료(34)(도 12)의 형성, 이어서 이러한 희생 재료를 제거하여 도 18의 프로세스 단계에서 3개의 데크들 모두를 통해 연장되는 개구를 형성하고 그런 다음 개구 내에서 채널 재료 필라들의 형성을 포함한다. 다른 실시예에서, 채널 재료 필라들의 부분들은 도 19의 프로세스 단계 이전에 하나 이상의 프로세스 단계들에서 형성될 수 있다. 예를 들어, 채널 재료 필라들의 제1 부분들(제1 영역들)은 희생 재료(34)를 형성하는 대신 도 7의 프로세스 단계에서 형성될 수 있으며, 채널 재료 필라들의 제2 부분들(제2 영역들)은 희생 재료(34)를 형성하는 대신 도 10의 프로세스 단계에서 형성될 수 있다. 대안적으로, 희생 재료(34)는 도 7의 프로세스 단계에서 형성될 수 있고, 그런 다음 그러한 희생 재료는 도 10의 프로세스 단계에서 제거될 수 있고 채널 재료 필라들의 제1 부분들(제1 영역들)은 10의 프로세스 단계에서 제1 및 제2 데크들(30, 50) 모두를 통해 연장되도록 형성될 수 있다.
도 19의 희생 재료(66)는 상부 표면들(67)을 갖는 구조들을 형성하는 것으로 도시되어 있다. 이러한 상부 표면들은 제2 데크(50)의 제작 동안 형성되는 것으로, 제2 데크(50)(제2 스택(40))와 연관되어 있는 것으로 고려될 수 있다.
도 20을 참조하면, 제3 스택(70)은 제3 스택을 통해 개구들(58, 60, 62, 64)(도 13의 프로세스 단계를 참조하여 위에서 설명됨)를 연장하도록 패터닝되고, 그리고 나서 추가 희생 재료(66)가 연장된 개구들 내에 형성된다.
데크간 영역(81)의 부분들은 도 20에 개략적으로 표시되어 있다. 개구들(58, 60, 62, 64)은 데크간 영역(81)을 통해 연장된다. 도시된 실시예에서, 제3 데크(80) 내의 개구들(58, 60, 62, 64)의 부분들은 데크간 굴곡부들이 개구들(58, 60, 62, 64) 내에 존재하지 않도록 제1 및 제2 데크들(30, 50) 내의 부분들과 정렬된다. 다른 실시예에서, 데크간 굴곡부들은 데크간 영역(81)을 따라 개구들(58, 60, 62, 64) 내에 존재할 수 있다. 도 20a는 도 20의 프로세스 단계에서 개구들(58, 60, 62, 64) 중 하나를 따른 확대도를 나타내고, 데크간 영역(81)을 따라 데크간 굴곡부가 없음을 도시한다. 도 20b는 제3 데크(80) 내의 개구가 제2 데크(50) 내의 개구와 정렬되지 않고, 따라서 데크간 굴곡부(104)가 데크간 영역(81)을 따라 형성되는 실시예에 따른 동일한 영역의 도면을 도시한다. 예시된 데크간 굴곡부(104)는 상부 데크(80)를 통한 개구의 부분이 하부 데크(50) 내의 개구의 부분에 대해 측방향으로 오프셋되는 영역에 대응한다. 다른 실시예에서, 데크간 굴곡부는 예를 들어 도 10b를 참조하여 위에서 설명된 구성과 유사한 구성과 같은 다른 구성을 가질 수 있다.
일부 실시예에서, 개구들(58, 60, 62 및 64) 내의 희생 재료(66)는 피쳐들(108, 110, 112 및 114)로서 구성되는 것으로 간주될 수 있다. 피쳐들(108)은 도 20의 단면도에 대해 페이지 안팎으로 연장되는 패널에 대응할 수 있고, 피쳐들(110, 112, 114)은 필라들에 대응할 수 있다. 피쳐들의 각각은 제1 및 제2 스택들(20, 40)을 통해 연장되며, 제2 스택을 형성한 후에 형성되는 제1 부분을 갖고(이러한 제1 부분이 도 19의 프로세스 단계에 도시되어 있고, 상부 표면(67)을 가짐); 및 피쳐들의 각각은 제3 스택(70)을 통해 연장되고 제1 부분에 직접 맞닿도록 형성된 제2 부분을 갖는다(제2 부분은 도 20에 도시됨). 예시적인 제1 및 제2 부분들은 각각 부분들(116 및 118)으로서 도 20a 및 20b에 도시되어 있다. 부분들(116, 118)은 데크간 영역(81)을 따라 서로 결합한다. 도 20a의 실시예에서는 부분들(116, 118)이 서로 결합하는 데크간 굴곡부가 없다. 대조적으로, 도 20b는 부분(116)이 부분(118)에 결합되는 데크간 굴곡부를 도시한다.
도 21을 참조하면, 개구(64) 내의 피쳐들(114)(도 20)이 제거된다. 피쳐들(114)의 희생 재료(66)가 제거되는 동안 어셈블리(10)의 나머지 부분들은 마스크(미도시)로 보호될 수 있다.
도 22를 참조하면, 개구들(64)은 절연성 재료(122)로 라이닝되고(lined), 이어서 전도성 재료(120)는 라이닝된 개구 내에 형성된다. 절연성 재료(122)는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 이산화규소를 포함할 수 있다. 전도성 재료(120)는 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있고; 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등), 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
일부 실시예에서, 도 21 및 22의 처리는 피쳐들(114)(도 20)의 희생 재료(66)의 적어도 일부를 전도성 재료(120)로 대체하는 것으로 간주될 수 있다.
개구(64) 내의 전도성 재료(120)는 데크들(30, 50, 80)를 통해 한 쌍의 전도성 구조들(18)로 연장되는 전도성 상호연결부들(124)로서 구성된다. 전도성 상호연결부들(124)은 전도성 구조들(18)을 통해 CMOS(16)에 회로부를 결합하기 위해 사용되는 "라이브(live)" 상호연결부들일 수 있다. 예시된 실시예에서, 희생 구조들(112) 중 하나는 전도성 구조들(18) 중 하나 위에 남아 있다. 희생 구조(112) 아래의 전도성 구조(18)는 CMOS(16)와 결합되거나 결합되지 않을 수 있다. 일부 실시예에서(도시되지 않음) 구조(124)와 유사한 전도성 구조는 전도성 구조(18) 위에 형성될 수 있고 CMOS(16)에 전기적으로 결합되지 않을 수 있다. 대신에 그러한 전도성 구조(124)는 "라이브" 구조가 아니라 지지 구조("더미" 구조)로서 단독으로 사용될 수 있다.
도 23을 참조하면, 희생 재료(66)는 개구들(58, 62) 내부로부터 제거된다.
도 24를 참조하면, 식각제(도시되지 않음)가 개구들(58 및 62)로 흐르고, 재료들(26, 36 및 76)(도 23에 도시됨)를 제거하여 레벨들(22, 42 및 72)을 따라 공극들(126)을 형성하는 데 사용된다.
도 25를 참조하면, 전도성 재료(128)는 공극들(126)(도 24) 내에 형성된다. 전도성 재료(128)는 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있고; 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등), 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있고, 금속 함유 조성물(예를 들어, 금속 질화물, 금속 탄화물, 금속 규화물 등)을 포함할 수 있다. 일부 실시예에서, 전도성 재료(128)는 금속 함유 코어(예를 들어, 텅스텐 함유 코어), 및 금속 함유 코어의 주변을 따라 금속 질화물(예를 들어, 티타늄 질화물, 텅스텐 질화물 등)을 포함할 수 있다. 일부 실시예에서, 유전체 장벽 재료는 공극들 내에 전도성 재료(128)를 형성하기 전에 공극들(126)(도 24) 내에 형성될 수 있다. 그러한 실시예에서, 유전체 장벽 재료(102)(도 19a 및 19b)는 도 18의 개구들(32, 46 및 84) 내에 형성되지 않을 수 있다.
제1 스택(20)의 교번하는 레벨들(22, 24)은 각각 제1 전도성 레벨들 및 제1 절연성 레벨들로 지칭될 수 있고; 제2 스택(40)의 교번하는 레벨들(42, 44)은 각각 제2 전도성 레벨들 및 제2 절연성 레벨들로 지칭될 수 있고; 및 제3 스택(70)의 교번하는 레벨들(72, 74)은 각각 제3 전도성 레벨들 및 제3 절연성 레벨들로 지칭될 수 있다.
도 24 및 25의 처리는 도 25의 제1, 제2 및 제3 전도성 레벨들(22, 42, 72)을 형성하기 위해 제1, 제3 및 제5 재료들(26, 36, 76)(도 23) 중 적어도 일부를 하나 이상의 전도성 재료들(예를 들어, 전도성 재료(128))로 대체하는 것으로 간주될 수 있다.
도 26을 참조하면, 패널들(130)은 개구들(58)에 대응하는 슬릿들 내에 형성된다. 도시된 실시예에서, 패널(들130)은 절연성 에지 구조들(132) 및 전도성 중앙 구조들(134)을 포함한다. 절연성 구조들(132)은 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예에서 이산화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다. 중앙 구조들(134)은 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있고; 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등), 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 중앙 구조들(134)은 적절하게 도핑된 실리콘을 포함하거나, 본질적으로 구성되거나 구성될 수 있다.
절연성 재료(140)는 개구들(62) 내에 형성된다. 절연성 재료(140)는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예에서 이산화규소를 포함하거나, 본질적으로 구성되거나, 구성될 수 있다.
일부 실시예에서, 패널들(130)은 희생 피쳐들(108)(도 22)을 대체하는 것으로 간주될 수 있으며, 절연성 재료(140)는 희생 피쳐들(112)(도 22)을 대체하는 절연성 피쳐들(142)을 형성하는 것으로 간주될 수 있다. 절연성 피쳐들(142) 중 하나는 전도성 구조들(18) 중 하나 위에 있다. 이러한 전도성 구조는 CMOS(16)와 결합되거나 결합되지 않을 수 있다.
도 26a는 도 26에 대한 대안적인 실시예를 도시한다. 구체적으로, 패널들(130)은 전도성 중심 영역(134)도 포함하기보다는, 절연성 재료만을 포함한다. 도시된 실시예에서, 패널들(130)은 절연성 구조들(142)에서 사용되는 것과 동일한 절연성 재료(140)를 포함한다.
도 27은 도 26에 이어지는 프로세스 단계에서 어셈블리(10)를 도시한다. 개구들(150)은 제1 및 제2 계단 영역들(54, 78)으로 연장되도록 형성된다. 개구들(150)을 형성하기 전에 절연성 재료(미도시)가 어셈블리(10)의 상부 표면 위에 형성될 수 있다.
도 28을 참조하면, 전도성 재료(152)가 개구들(150) 내에 형성된다. 전도성 재료(152)는 제1 계단 영역(54)에서 제1 상호연결부(154)를 형성하며, 이러한 제1 상호연결부는 스택들(20 및 40) 내의 전도성 레벨들 중 하나로 연장된다. 예시된 실시예에서, 상호연결부(154)는 최하부 전도성 레벨까지 연장된다. 다른 상호연결부들(도 29를 참조하여 아래에서 설명됨)은 스택들(20, 40) 내의 다른 레벨들로 연장되도록 형성될 수 있다.
전도성 재료(152)는 제2 계단 영역(78) 내에 제2 상호연결부(156)를 형성하며, 이러한 제2 상호연결부는 제3 스택(70) 내의 전도성 레벨들 중 하나로 연장된다. 도시된 실시예에서, 상호연결부(156)는 스택(70)의 최하부 전도성 레벨까지 연장된다. 다른 상호연결부들(도 29를 참조하여 아래에서 설명됨)은 스택(70) 내의 다른 레벨들로 연장되도록 형성될 수 있다.
데크간 영역들(51, 81)은 도 28에 개략적으로 도시되어 있다. 이러한 영역들은 인접한 데크들 사이의 경계들로 간주될 수 있으며, 영역(51)은 제1 및 제2 데크들(30, 50) 사이의 경계이고, 영역(81)은 제2 및 제3 데크들(50, 80) 사이의 경계가 된다.
채널 재료 필라들(88)은 제1, 제2 및 제3 데크들을 통과하는 제1 피쳐들에 대응하는 것으로 간주될 수 있다. 이러한 제1 피쳐들 각각은 도 10 및 18을 참조하여 위에서 설명된 바와 같이 2개의 데크간 굴곡부들을 갖는다. 데크간 굴곡부들 중 하나는 제1 데크간 영역(51)의 굴곡부(52)이고, 다른 하나는 데크간 영역(81)의 굴곡부(86)이다.
패널들(130), 절연성 구조들(142) 및 전도성 상호연결부들(124) 중 하나 이상은 제1, 제2 및 제3 데크들을 통과하는 제2 피쳐들인 것으로 간주될 수 있다. 제2 피쳐들은 제1 데크간 영역(51)과 연관된 데크간 굴곡부가 없고, 제2 영역(81)과 연관된 데크간 굴곡부를 가질 수도 있고 갖지 않을 수도 있다(도 20, 20a 및 20b를 참조하여 위에서 설명된 바와 같이).
제1 메모리 셀(15)은 제1 전도성 레벨(22)을 따르고, 제2 메모리 셀(17)은 제2 전도성 레벨(42)을 따르고, 제3 메모리 셀(19)은 제3 전도성 레벨(72)을 따른다. 제1, 제2 및 제3 메모리 셀들의 각각은 채널 재료 필라(88)의 일부, 채널 재료 필라에 인접한 메모리 셀 재료의 일부(메모리 셀 재료는 도 19a 및 19b를 참조하여 위에서 설명됨), 및 전도성 레벨의 일부를 포함한다. 필라들(88)을 따른 메모리 셀들(15, 17, 19)은 도 1 내지 도 4를 참조하여 전술한 유형의 NAND 메모리에서 이용하기에 적합한 메모리 셀들의 수직 스트링들에 대응할 수 있다.
제1 데크(20)의 하부 전도성 레벨(22)은 메모리 셀들을 포함하기 보다는 소스-측 선택 게이트(SGS) 디바이스(160)를 포함하는 것으로 도시되어 있다. 일부 실시예에서, 하나보다 많은 전도성 레벨들이 SGS 디바이스들에 포함될 수 있다. 여러 전도성 레벨들이 SGS 디바이스들에 집적된 경우, 전도성 레벨들이 전기적으로 함께 묶일 수 있다.
제1 메모리 셀들(15)은 제1 층들(레벨들(22))로 배열되는 것으로 간주될 수 있으며, 이러한 제1 층들은 서로의 상부에 배치되고 제1 데크(30)에 포함된다. 제2 메모리 셀들(17)은 제2 층들(레벨들(42))로 배열되는 것으로 간주될 수 있으며, 이러한 제2 층들은 서로의 상부에 배치되고 제2 데크(50)에 포함된다. 제3 메모리 셀들(19)은 제3 층들(레벨들(72))로 배열되는 것으로 간주될 수 있으며, 이러한 제3 층들은 서로의 상부에 배치되고 제3 데크(80)에 의해 포함된다.
도 28의 도면 내의 다양한 피쳐들은 어셈블리의 다중 평면들 내에 있을 수 있다. 다양한 평면들은 서로 분리되어 있으며 Z1, Z2, Z3 및 Z4로 지정된 영역들 내에 있는 것으로 표시된다.
도 28a는 도 28에 도시된 다양한 구조들의 예시적인 배열을 개략적으로 도시하는 어셈블리(10)의 평면도를 도시한다. 채널 재료 필라들(88)은 도 1 내지 도 4를 참조하여 위에서 설명된 블록 영역들과 유사한 메모리 블록(170)으로 배열되는 것으로 간주될 수 있다. 패널들(130)은 하나의 블록 영역을 다른 블록 영역과 분리하는 구조들에 대응할 수 있다. 예를 들어, 제2 블록 영역(172)은 제1 블록 영역(170)으로부터 패널들(130) 중 하나의 대향 측에 있을 수 있다. 일부 실시예에서, 채널 재료 필라들(88) 각각은 다른 것과 실질적으로 동일할 수 있다("실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 동일한 것을 의미). 패널들(130)은 메모리 블록(170)의 제1 측방향 에지를 따른 제1 패널(130)과, 메모리 블록의 제2 측방향 에지를 따른 배치된 제2 패널(130)을 포함할 수 있다(메모리 블록의 상기 제2 측방향 에지는 메모리 블록의 상기 제1 측방향 에지와 대향하는 관계에 있음).
도 28a의 도면은 다양한 피쳐들의 예시적인 구성을 도시한다. 다른 실시예에서 다른 구성들이 이용될 수 있다.
도 28 및 28a의 상호연결부들(124)은 메모리 셀들(15, 17, 19) 위의 회로부를 CMOS 회로부(16)와 결합할 수 있다. 예를 들어, 상호연결부들(124)은 드레인-측 선택 게이트(SGD) 회로부, 비트라인 회로부 등과 결합될 수 있다. 대안적으로, 또는 추가적으로, 상호연결부들(124)은 어셈블리(10)의 예시된 영역의 측방향 외측에 있는 회로부로 연장될 수 있다.
도 28 및 28a의 계단 영역들(54 및 78)은 스택들(20, 40 및 70) 내의 다중 층들에 연결하기 위해 사용될 수 있다. 도 29는 도 28에 대한 대안적인 도면으로 계단 영역들(54, 78)의 부분들을 개략적으로 도시한다. 계단 영역(54) 내의 상호연결부들(154)은 스택들(20 및 40) 내의 다중 전도성 레벨들(22 및 42)로 연장된다. 계단 영역(78) 내의 상호연결부들(156)은 스택(70) 내의 다중 전도성 레벨들(72)로 연장된다. 도 29의 절연성 재료는 그러한 절연성 재료가 재료들(28, 38 및 68) 중 하나 이상을 포함할 수 있음을 나타내기 위해 28/38/68로 라벨링되어 있다.
본 명세서에 설명된 실시예는 유리하게는 계단 영역들이 예시된 데크들의 다중 적층 레벨들에 대해 효율적으로 형성될 수 있게 한다. 예시된 3개의 적층 데크들 각각의 전도성 레벨들에 도달하기 위해 3개의 개별 계단 영역들을 형성하는 것은 문제가 될 수 있으므로 패터닝 단계의 수에 비해 비효율적일 수 있으며(따라서 불필요한 비용이 발생할 수 있음), 상당한 양의 반도체 공간(real estate)을 이용할 수 있다. 대안적으로, 최하부 레벨들이 종래의 식각 프로세스로 효율적으로 도달하기에는 너무 깊다는 점에서 예시된 3개의 적층 데크들 모두의 3개의 다중 레벨들에 도달하기 위해 단일 계단 영역만을 이용하는 것은 문제가 될 수 있다. 본 명세서에 설명된 실시예는 유리하게는 데크들 중 2개와 관련된 스택들에 도달하기 위해 제1 계단 영역을 이용하고, 데크들 중 세 번째와 관련된 스택에 도달하기 위해 제2 계단 영역을 이용한다. 따라서, 이러한 실시예는 각 데크(즉, 3개의 개별 계단 영역들)에 대해 별도의 계단 영역을 사용하는 것과 관련된 문제를 피하고, 모든 데크들에 대해 단일 계단 영역만 사용하는 것과 관련된 문제를 방지한다.
일부 양태에서, 본 명세서에 설명된 실시예는 채널 재료 필라들(88)의 수직 구성과 채널 재료 필라들 이외의 다른 피쳐들의 수직 구성 사이에 존재하는 비대칭으로 인해 최종 구조에서 검출될 수 있으며, 그러한 다른 피쳐들의 예들은 패널들(130), 지지 구조들(142), 및 상호연결부들("라이브" 구조)(124)이다.
본 명세서에 설명된 실시예는 3개의 적층된 데크들을 보여주지만, 다른 애플리케이션에서 이러한 실시예는 3개 이상의 적층된 데크들을 갖는 구성으로 확장될 수 있음을 이해해야 한다.
위에서 논의된 어셈블리 및 구조는 집적 회로("집적 회로"라는 용어는 반도체 기판에 의해 지원되는 전자 회로를 의미함) 내에서 활용될 수 있고, 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 디바이스 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈 및 애플리케이션별 모듈에 사용될 수 있고, 다층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어, 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템 중 하나일 수 있습니다.
달리 명시되지 않는 한, 본 명세서에 기재된 다양한 재료, 재료, 조성물 등은 예를 들어 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD) 등을 포함하는 현재 알려져 있거나 아직 개발되지 않은 임의의 적합한 방법론으로 형성될 수 있다.
"유전체" 및 "절연성"이라는 용어는 절연성 전기적 속성을 갖는 재료를 설명하는 데 사용될 수 있다. 용어들이 본 개시에서 동의어로 간주된다. 일부 경우에는 "유전체"라는 용어의 사용 및 다른 경우에는 "절연성"(또는 "전기적으로 절연성")이라는 용어의 사용은 다음 청구 범위 내에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공할 수 있으며, 중요한 화학적 또는 전기적 차이를 나타내는 데 사용되지 않는다.
"전기적으로 연결된" 및 "전기적으로 결합된"이라는 용어는 본 개시에서 모두 사용될 수 있다. 이 용어들은 동의어로 간주된다. 일부 경우에는 하나의 용어를 사용하고 다른 경우에는 다른 용어를 사용하여 다음 청구 범위 내에서 선행 근거를 단순화하기 위해 본 개시 내용 내에서 언어 변형을 제공할 수 있다.
도면에서 다양한 실시예의 특정 배향은 단지 예시를 위한 것이며, 실시예는 일부 애플리케이션에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 뒤따르는 청구범위는 구조가 도면의 특정 배에 있는지 또는 그러한 배향에 대해 회전되는지 여부에 관계없이 다양한 피쳐들 사이에 설명된 관계를 갖는 임의의 구조에 관한 것이다.
첨부된 도면의 단면도는 도면을 단순화하기 위해 달리 표시되지 않는 한 단면의 평면 내의 피쳐들만을 보여주고 단면의 평면 뒤의 재료는 표시하지 않는다.
구조가 다른 구조에 "위", "인접한" 또는 "맞닿는" 것으로 위에서 언급된 경우, 다른 구조에 직접 있을 수 있거나 중간 구조가 존재할 수도 있다. 대조적으로, 구조가 다른 구조에 "직접 위", "직접 인접한" 또는 "직접 맞닿는" 것으로 언급되는 경우에는 중간 구조가 존재하지 않다. "바로 아래에", "바로 위에" 등의 용어는 직접적인 물리적 접촉을 나타내지 않고(달리 명시적으로 언급되지 않는 한), 대신 수직 정렬을 나타낸다.
구조들(예를 들어, 층들, 재료들 등)는 구조들이 일반적으로 밑에 있는 베이스(예를 들어, 기판)로부터 상향으로 연장된다는 것을 나타내기 위해 "수직으로 연장됨"으로 지칭될 수 있다. 수직으로 연장되는 구조는 베이스의 상부 표면에 대해 실질적으로 직각으로 연장되거나 연장되지 않을 수 있다.
일부 실시예는 서로 상부에 배치된 제1 층들에 배열된 제1 메모리 셀을 갖는 제1 데크, 제1 데크 위의 제2 데크, 및 제2 데크 위의 제3 데크를 갖는 집적 어셈블리를 포함한다. 제2 데크는 서로 상부에 배치된 제2 층들에 배열된 제2 메모리 셀들을 갖고, 제3 데크는 서로 상부에 배치된 제3 층들에 배열된 제3 메모리 셀들을 갖는다. 제1 피쳐는 제1, 제2 및 제3 데크들을 통과한다. 제1 피쳐는 두 개의 데크간 굴곡부들을 가지며, 제1 피쳐의 두 개의 데크간 굴곡부들 중 하나는 제1 및 제1 데크 사이의 경계와 연관되고 제1 피쳐의 두 개의 데크간 굴곡부들 중 다른 하나는 제2 및 제3 데크 사이의 경계와 연관된다. 제2 피쳐는 제1, 제2 및 제3 데크들을 통과한다. 제2 피쳐에는 제1 데크와 제2 데크 사이의 경계와 관련된 데크간 굴곡부가 없다.
일부 실시예는 제1 데크, 제1 데크 위의 제2 데크, 제2 데크 위의 제3 데크를 갖는 집적 어셈블리를 포함한다. 제1 데크는 서로 상부에 배치된 제1 전도성 레벨들을 갖는다. 제2 데크는 서로 상부에 배치된 제2 전도성 레벨들을 갖는다. 제3 데크는 서로 상부에 배치된 제3 전도성 레벨들을 갖는다. 제1 계단 영역은 제1 및 제2 전도성 레벨들까지 연장되고, 제3 전도성 레벨들을 통과한다. 제2 계단 영역은 제1 및 제2 전도성 레벨들이 아니라 제3 전도성 레벨들까지 연장된다.
일부 실시예는 집적 어셈블리를 형성하는 방법을 포함합니다. 교번하는 제1 및 제2 층들의 제1 스택이 전도성 구조 위에 형성된다. 제1 및 제2 층들은 각각 제1 재료 및 절연 제2 재료를 포함한다. 제1 스택을 통해 연장되도록 제1 개구가 형성된다. 교번하는 제3 및 제4 층들의 제2 스택이 제1 스택 위에 형성된다. 제3 및 제4 층들은 각각 제3 재료 및 절연성 제4 재료를 포함한다. 제2 스택을 통해 제1 개구까지 연장하도록 제2 개구가 형성된다. 제1 및 제2 스택 내로 연장되도록 제1 계단 개구가 형성된다. 교번하는 제5 및 제6 층들의 제3 스택이 제2 스택 위에 형성된다. 제5 및 제6 층들은 각각 제5 재료 및 절연성 제6 재료를 포함한다. 제3 스택을 통해 제2 개구까지 연장되도록 제3 개구가 형성된다. 제3 스택의 영역은 제3 스택을 통해 제1 계단 개구를 통과하도록 패터닝된다. 제3 스택 내로 연장되도록 제2 계단 개구가 형성된다. 채널 재료 필라는 제1, 제2 및 제3 개구들 내에 형성된다. 채널 재료 필라는 제1, 제2 및 제3 스택들을 통해 수직으로 연장되고 전도성 구조와 전기적으로 결합된다. 제1, 제3 및 제5 재료들 중 적어도 일부는 하나 이상의 전도성 재료들로 대체되어 제1, 제3 및 제5 층들을 각각 제1, 제2 및 제3 전도성 레벨들로 변환한다. 제1 상호연결부는 제1 계단 개구를 통해 제1 및 제2 전도성 레벨들 중 하나로 연장되도록 형성된다. 제2 상호연결부는 제2 계단 개구를 통해 제3 전도성 레벨들 중 하나로 연장되도록 형성된다.
법령에 따라, 본 명세서에 개시된 주제는 구조적 및 조직적 피쳐와 관련하여 다소 구체적인 언어로 설명되었다. 그러나, 본 명세서에 개시된 수단은 예시적인 실시예를 포함하기 때문에 청구범위는 도시되고 설명된 특정 피쳐로 제한되지 않는다는 것을 이해해야 한다. 따라서 청구범위는 문자 그대로 전체 범위를 제공해야 하며 등가 원칙에 따라 적절하게 해석되어야 한다.

Claims (38)

  1. 집적 어셈블리(integrated assembly)에 있어서:
    서로의 상부에 배치된 제1 층(tier)들에 배열된 제1 메모리 셀(memory cell)들을 갖는 제1 데크(deck);
    상기 제1 데크 위의 제2 데크-여기서, 상기 제2 데크는 서로 상부에 배치된 제2 층들에 배열된 제2 메모리 셀들을 가짐-;
    상기 제2 데크 위의 제3 데크-여기서, 상기 제3 데크는 서로의 상부에 배치된 제3 층들에 배열된 제3 메모리 셀들을 가짐-;
    상기 제1, 제2 및 제3 데크들을 통과하는 제1 피쳐(feature)-여기서, 상기 제1 피쳐는 두 개의 데크간 굴곡부(inter-deck inflection)들을 갖고, 상기 제1 피쳐의 상기 두 개의 데크간 굴곡부들 중 하나는 상기 제1 및 제2 데크 사이의 경계와 연관되고, 상기 제1 피쳐의 상기 두 개의 데크간 굴곡부들 중 다른 하나는 상기 제2 및 제3 데크들 사이의 경계와 연관됨-; 및
    상기 제1, 제2 및 제3 데크들을 통과하는 제2 피쳐를 포함하고, 상기 제2 피쳐는 상기 제1 및 제2 데크들 사이의 상기 경계와 연관된 데크간 굴곡부가 없는, 집적 어셈블리.
  2. 제1항에 있어서, 상기 제2 피쳐는 상기 제2 및 제3 데크들 사이의 상기 경계와 연관된 데크간 굴곡부를 포함하는, 집적 어셈블리.
  3. 제1항에 있어서, 제2 피쳐는 상기 제2 및 제3 데크들 사이의 상기 경계와 연관된 데크간 굴곡부를 포함하지 않는, 집적 어셈블리.
  4. 제1항에 있어서, 상기 제1 피쳐는 채널 재료를 포함하는, 집적 어셈블리.
  5. 제4항에 있어서, 상기 채널 재료는 실리콘을 포함하는, 집적 어셈블리.
  6. 제4항에 있어서, 상기 제1 피쳐는 필라(pillar)인, 집적 어셈블리.
  7. 제4항에 있어서, 상기 제1 피쳐는 중공 필라(hollow pillar)인, 집적 어셈블리.
  8. 제4항에 있어서, 상기 채널 재료에 인접한 전하 저장 재료(charge-storage material)를 포함하는, 집적 어셈블리.
  9. 제4항에 있어서, 상기 제2 피쳐는 채널 재료를 포함하지 않는, 집적 어셈블리.
  10. 제1항에 있어서, 상기 제2 피쳐는 전도성 재료를 포함하는, 집적 어셈블리.
  11. 제1항에 있어서, 상기 제2 피쳐는 절연성 재료를 포함하는, 집적 어셈블리.
  12. 제1항에 있어서, 상기 제2 피쳐는 필라인, 집적 어셈블리.
  13. 제1항에 있어서, 상기 제2 피쳐는 패널(panel)인, 집적 어셈블리.
  14. 집적 어셈블리에 있어서:
    서로 상부에 배치된 제1 전도성 레벨들을 갖는 제1 데크;
    상기 제1 데크 위의 제2 데크-여기서, 상기 제2 데크는 서로 상부에 배치된 제2 전도성 레벨들을 가짐-;
    상기 제2 데크 위의 제3 데크-여기서, 상기 제3 데크는 서로 상부에 배치된 제3 전도성 레벨들을 가짐-;
    상기 제1 및 제2 전도성 레벨들로 연장되고, 상기 제3 전도성 레벨들을 관통하는 제1 계단 영역(staircase region); 및
    상기 제1 및 제2 전도성 레벨들이 아니라 상기 제3 전도성 레벨들로 연장되는 제2 계단 영역을 포함하는, 집적 어셈블리.
  15. 제14항에 있어서,
    상기 제1 데크 아래의 소스 구조(source structure); 및
    상기 제1, 제2 및 제3 데크들을 통해 상기 소스 구조로 연장되는 채널 재료 필라를 포함하는, 집적 어셈블리.
  16. 제15항에 있어서,
    상기 채널 재료 필라의 영역들을 포함하는 상기 제1 전도성 레벨을 따른 제1 메모리 셀;
    상기 채널 재료 필라의 영역들을 포함하는 상기 제2 전도성 레벨을 따른 제2 메모리 셀; 및
    상기 채널 재료 필라의 영역들을 포함하는 상기 제3 전도성 레벨을 따른 제3 메모리 셀을 포함하는, 집적 어셈블리.
  17. 제15항에 있어서, 상기 채널 재료 필라는 상기 제1 및 제2 데크들 사이의 경계와 연관된 제1 데크간 굴곡부를 갖고, 상기 제2 및 제3 데크들 사이의 경계와 연관된 제2 데크간 굴곡부를 갖는, 집적 어셈블리.
  18. 제17항에 있어서, 상기 제1, 제2 및 제3 데크들을 통해 연장되는 패널들을 포함하고; 및 상기 패널들은 상기 제1 및 제2 데크들 사이의 상기 경계와 연관된 데크간 굴곡부가 없는, 집적 어셈블리.
  19. 제18항에 있어서, 상기 채널 재료 필라는 메모리 블록 내의 많은 실질적으로 동일한 채널 재료 필라들 중 하나이고; 및 상기 패널은 상기 메모리 블록의 제1 측방향 에지를 따른 제1 패널을 포함하고, 상기 메모리 블록의 제2 측방향 에지를 따른 제2 패널을 포함하며, 상기 제2 측방향 에지는 상기 제1 측방향 에지와 대향하는 관계에 있는, 집적 어셈블리.
  20. 제17항에 있어서, 상기 제1, 제2 및 제3 데크들을 통해 연장되는 구조적 지지 필라들을 포함하고; 및 상기 구조적 지지 필라들은 상기 제1 및 제2 데크들 사이의 상기 경계와 연관된 데크간 굴곡부가 없는, 집적 어셈블리.
  21. 제17항에 있어서,
    상기 소스 구조에 측방향으로 인접한 전도성 구조들; 및
    상기 제1, 제2 및 제3 데크들을 통해 연장되고 상기 전도성 구조들과 전기적으로 결합되는 전도성 상호연결부들을 포함하고; 상기 전도성 상호연결부들은 상기 제1 및 제2 데크들 사이의 상기 경계와 연관된 데크간 굴곡부가 없는, 집적 어셈블리.
  22. 제14항에 있어서, 상기 제1 전도성 레벨들 중 적어도 하나는 소스-측 선택 게이트(SGS) 레벨인, 집적 어셈블리.
  23. 집적 어셈블리를 형성하는 방법에 있어서:
    전도성 구조 위에 교번하는 제1 및 제2 층들의 제1 스택을 형성하는 단계-여기서, 상기 제1 및 제2 층들은 각각 제1 재료 및 절연성 제2 재료를 포함함-;
    제1 스택을 통해 연장되는 제1 개구를 형성하는 단계;
    상기 제1 스택 위에 교번하는 제3 및 제4 층들의 제2 스택을 형성하는 단계-여기서, 상기 제3 및 제4 층들은 각각 제3 재료 및 절연성 제4 재료를 포함함-;
    상기 제2 스택을 통해 상기 제1 개구로 연장되는 제2 개구를 형성하는 단계;
    상기 제1 및 제2 스택들 내로 연장되도록 제1 계단 개구를 형성하는 단계;
    상기 제2 스택 위에 교번하는 제5 및 제6 층들의 제3 스택을 형성하는 단계-여기서, 상기 제5 및 제6 층들은 각각 제5 재료 및 절연성 제6 재료를 포함함-;
    상기 제3 스택을 통해 상기 제2 개구로 연장되는 제3 개구를 형성하는 단계;
    상기 제3 스택을 통해 상기 제1 계단 개구를 통과하도록 상기 제3 스택의 영역을 패터닝하는 단계;
    상기 제3 스택 내로 연장되도록 제2 계단 개구를 형성하는 단계;
    상기 제1, 제2 및 제3 개구들 내에 채널 재료 필라를 형성하는 단계-여기서, 상기 채널 재료 필라는 상기 제1, 제2 및 제3 스택들을 통해 수직으로 연장되고 상기 전도성 구조와 전기적으로 결합됨-;
    상기 제1, 제3 및 제5 재료들 중 적어도 일부를 하나 이상의 전도성 재료들로 대체하여 상기 제1, 제3 및 제5 층들을 각각 상기 제1, 제2 및 제3 전도성 레벨들로 전환하는 단계;
    상기 제1 계단 개구를 통해 상기 제1 및 제2 전도성 레벨들 중 하나로 연장되는 제1 상호연결부를 형성하는 단계; 및
    상기 제2 계단 개구를 통해 상기 제3 전도성 레벨들 중 하나로 연장되는 제2 상호연결부를 형성하는 단계를 포함하는, 방법.
  24. 제23항에 있어서, 상기 전도성 구조는 소스 구조인, 방법.
  25. 제23항에 있어서, 상기 제1, 제2 및 제3 개구들 내에 셀 재료들을 형성하고, 상기 셀 재료들에 인접하여 채널 재료 필라를 형성하는 단계를 더 포함하고; 상기 셀 재료들은 전하 차단 재료, 전하 저장 재료 및 게이트 유전체 재료를 포함하는, 방법.
  26. 제23항에 있어서, 상기 제2 스택을 형성하기 전에 상기 제1 개구 내에 희생 재료를 형성하는 단계를 더 포함하는, 방법.
  27. 제23항에 있어서, 상기 제3 스택을 형성하기 전에 상기 제1 및 제2 개구들 내에 희생 재료를 형성하는 단계를 더 포함하는, 방법.
  28. 제27항에 있어서,
    상기 제3 개구를 형성한 후 상기 제1 및 제2 개구들 내로부터 상기 희생 재료를 제거하는 단계; 및
    상기 희생 재료를 제거한 후, 상기 제1, 제2 및 제3 개구들 내에 상기 채널 재료 필라를 형성하는 단계를 더 포함하는, 방법.
  29. 제23항에 있어서,
    상기 제2 스택을 형성하기 전에 상기 제1 개구 내에 상기 채널 재료 필라의 제1 영역을 형성하는 단계;
    상기 제3 스택을 형성하기 전에 상기 제2 개구 내에 상기 채널 재료 필라의 제2 영역을 형성하는 단계; 및
    상기 제3 개구 내에 상기 채널 재료 필라의 제3 영역을 형성하는 단계를 더 포함하는, 방법.
  30. 제23항에 있어서,
    상기 제2 스택을 형성한 후에 상기 제1 및 제2 스택들을 통해 연장되도록 제1 피쳐의 제1 부분을 형성하는 단계; 및
    상기 제3 스택을 통해 연장되고 상기 제1 피쳐의 상기 제1 부분에 직접 맞닿도록 상기 제1 피쳐의 제2 부분을 형성하는 단계를 더 포함하는, 방법.
  31. 제30항에 있어서, 상기 제1 피쳐는 필라인, 방법.
  32. 제30항에 있어서, 상기 제1 피쳐는 패널인, 방법.
  33. 제30항에 있어서, 상기 제1 피쳐는 희생 재료를 포함하고; 및 상기 희생 재료의 적어도 일부를 절연성 재료로 대체하는 단계를 더 포함하는, 방법.
  34. 제30항에 있어서, 상기 제1 피쳐는 희생 재료를 포함하고; 및 상기 희생 재료의 적어도 일부를 전도성 재료로 대체하는 단계를 더 포함하는, 방법.
  35. 제23항에 있어서, 상기 제2, 제4 및 제6 절연성 재료들은 서로 동일한 조성물을 포함하는 방법.
  36. 제35항에 있어서, 상기 동일한 조성물은 이산화규소를 포함하는, 방법.
  37. 제23항에 있어서, 상기 제1, 제3 및 제5 재료들은 서로 동일한 조성물을 포함하는, 방법.
  38. 제37항에 있어서, 상기 동일한 조성물이 질화규소를 포함하는, 방법.
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