KR102619626B1 - 3차원 반도체 메모리 소자 - Google Patents

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Abstract

3차원 반도체 메모리 소자를 제공한다. 이 3차원 반도체 메모리 소자는 베이스 기판 상에 배치되며 상기 베이스 기판의 표면과 수직한 방향으로 적층된 제1 게이트 적층 구조물 및 제2 게이트 적층 구조물, 상기 제1 및 제2 게이트 적층 구조물을 관통하며 상기 제1 및 제2 게이트 적층 구조물에 의해 둘러싸이는 관통 영역, 및 상기 제1 및 제2 게이트 적층 구조물을 관통하는 수직 채널 구조물들을 포함하되, 상기 제1 게이트 적층 구조물은 상기 관통 영역에 인접하고 계단 모양으로 배열된 제1 콘택 패드들을 가지고, 상기 제2 게이트 적층 구조물은 상기 관통 영역에 인접하고 계단 모양으로 배열된 제2 콘택 패드들을 가지며, 상기 제2 콘택 패드들의 적어도 일부는 상기 관통 영역의 일측에서 상기 제1 콘택 패드들과 중첩할 수 있다.

Description

3차원 반도체 메모리 소자{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 게이트 구조물을 관통하는 관통 영역을 포함하는 3차원 반도체 메모리 소자에 관한 것이다.
반도체 기판의 표면으로부터 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 소자가 개발되고 있다. 반도체 소자의 고집적화를 위하여, 상기 적층되는 게이트 전극들의 수를 증가시키고 있다. 이와 같이, 반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들의 수가 점점 증가하면서, 게이트 전극들을 주변 회로와 연결시키면서 발생하는 불량이 증가하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 3차원 반도체 메모리 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 고집적화에 유리한 3차원 반도체 메모리 소자를 제공하는 데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 메모리 소자는 베이스 기판 상에 배치되며 상기 베이스 기판의 표면과 수직한 방향으로 적층된 제1 게이트 적층 구조물 및 제2 게이트 적층 구조물(상기 제1 및 제2 게이트 적층 구조물은 서로 이격되며 적층된 게이트 전극들을 포함함), 상기 제1 및 제2 게이트 적층 구조물을 관통하며 상기 제1 및 제2 게이트 적층 구조물에 의해 둘러싸이는 관통 영역, 및 상기 제1 및 제2 게이트 적층 구조물을 관통하는 수직 채널 구조물들을 포함하되, 상기 제1 게이트 적층 구조물은 상기 관통 영역에 인접하고 계단 모양으로 배열된 제1 콘택 패드들을 가지고, 상기 제2 게이트 적층 구조물은 상기 관통 영역에 인접하고 계단 모양으로 배열된 제2 콘택 패드들을 가지며, 상기 제2 콘택 패드들의 적어도 일부는 상기 관통 영역의 일측에서 상기 제1 콘택 패드들과 중첩할 수 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 메모리 소자는 베이스 기판 상의 메모리 셀 어레이 영역들, 상기 메모리 셀 어레이 영역들 사이의 제1 내측 계단 영역 및 제2 내측 계단 영역, 상기 제1 및 제2 내측 계단 영역들 사이의 브릿지 영역, 상기 메모리 셀 어레이 영역들에 적층되고 상기 제1 및 제2 내측 계단 영역으로 제1 방향을 따라 연장되는 워드 라인들을 포함하는 게이트 적층 구조물, 및 상기 브릿지 영역에서 상기 게이트 적층 구조물을 관통하는 관통 영역을 포함하되, 각각의 상기 워드 라인들은 상기 메모리 셀 어레이 영역들로부터 연장되어 상기 브릿지 영역에서 연결되고, 상기 제1 방향에서 상기 제1 내측 계단 영역에 배치된 상기 게이트 적층 구조물의 길이는 상기 제2 내측 계단 영역에 배치된 상기 게이트 적층 구조물의 길이가 서로 다를 수 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 메모리 소자는 베이스 기판 상에 적층되는 제1 게이트 적층 구조물 및 제2 게이트 적층 구조물, 및 상기 제1 및 제2 게이트 적층 구조물을 관통하며 상기 제1 및 제2 게이트 적층 구조물에 의해 둘러싸이는 관통 영역을 포함하되, 상기 제1 및 제2 게이트 적층 구조물은 워드 라인들을 포함하고, 상기 제1 게이트 적층 구조물의 상기 워드 라인들은 상기 관통 영역을 둘러싸며 상기 관통 영역을 향해 낮아지는 계단 모양으로 배열되는 제1 콘택 패드들을 포함하고, 상기 제2 게이트 적층 구조물의 상기 워드 라인들은 상기 관통 영역을 둘러싸며 상기 관통 영역을 향해 낮아지는 계단 모양으로 배열되는 제2 콘택 패드들을 포함하고, 상기 제2 콘택 패드들은 상기 제1 콘택 패드들의 일부를 덮을 수 있다.
본 발명의 실시 예들에 따르면, 서로 이격되는 메모리 셀 어레이 영역들은 게이트 전극들을 공유할 수 있고, 메모리 셀 어레이 영역들 사이에 게이트 콘택 패드들을 제공할 수 있다.
본 발명의 실시 예들에 따르면, 게이트 전극들을 주변 회로와 연결시키는데 이용할 수 있는 게이트 콘택 패드들이 차지하는 면적을 감소시킬 수 있다. 따라서, 3차원 반도체 메모리 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자의 메모리 셀 어레이 영역을 개념적으로 나타낸 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 평면도이다.
도 4 내지 도 6은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 단면도들이다.
도 7 및 도 8은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자의 일부분들을 개략적으로 나타내는 단면도들이다.
도 9 및 도 10은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 평면도 및 단면도이다.
도 11 내지 도 14는 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 평면도들이다.
도 15는 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 단면도이다.
도 16은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 단면도이다.
도 17은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 예시적인 실시 예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자(1)는 메모리 셀 어레이 영역(20) 및 제어 로직 영역(30)을 포함할 수 있다. 상기 메모리 셀 어레이 영역(20)은 복수의 메모리 블록(BLK)들을 포함하며, 각각의 메모리 블록(BLK)들은 복수의 메모리 셀들을 포함할 수 있다. 상기 제어 로직 영역(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
상기 메모리 셀 어레이 영역(20) 내의 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 상기 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 상기 페이지 버퍼(34)와 연결될 수 있다.
상기 로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 상기 로우 디코더(32)는 상기 제어 회로(36)의 제어에 응답하여 상기 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 상기 워드 라인들(WL) 중에서 선택된 워드 라인 및 상기 워드 라인들(WL) 중에서 비선택된 워드 라인들로 각각 제공할 수 있다.
상기 페이지 버퍼(34)는 상기 비트 라인들(BL)을 통해 상기 메모리 셀 어레이 영역(20)과 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 상기 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 상기 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다.
상기 컬럼 디코더는 상기 메모리 셀 어레이 영역(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다. 상기 제어 회로(36)는 상기 로우 디코더(32) 및 상기 페이지 버퍼(34)의 동작을 제어할 수 있다. 상기 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 상기 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 상기 페이지 버퍼(34)에 전달하고, 읽기 동작 시 상기 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2를 참조하여 도 1에서 설명한 3차원 반도체 메모리 소자(도 1의 1)의 상기 메모리 셀 어레이 영역(도 1의 20)의 각각의 메모리 블록들(BLK)의 회로의 예시적인 예를 설명하기로 한다. 도 2는 상기 메모리 셀 어레이 영역(도 1의 20)의 예를 개념적으로 나타낸 회로도이다.
도 2를 참조하면, 상기 메모리 셀 어레이 영역(도 1의 20)의 상기 각각의 메모리 블록들(BLK)은, 서로 직렬로 연결되는 메모리 셀들(MC), 상기 메모리 셀들(MC)의 양단에 직렬로 연결되는 제1 선택 트랜지스터(ST1) 및 제2 선택 트랜지스터(ST2)를 포함할 수 있다.
상기 제1 및 제2 선택 트랜지스터들(ST1, ST2) 및 상기 제1 및 제2 선택 트랜지스터들(ST1, ST2) 사이의 상기 메모리 셀들(MC)은 메모리 스트링들(S)을 구성할 수 있다. 서로 직렬로 연결되는 상기 메모리 셀들(MC)의 게이트 단자들은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL)에 각각 연결될 수 있다.
상기 제1 선택 트랜지스터(ST1)의 게이트 단자는 제1 선택 라인(SL1)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 상기 제2 선택 트랜지스터(ST2)의 게이트 단자는 제2 선택 라인(SL2)에 연결되고, 소스 단자는 상기 메모리 셀들(MC)의 드레인 단자에 연결될 수 있다.
일 예에서, 상기 제1 선택 트랜지스터(ST1)는 접지 선택 트랜지스터일 수 있고, 상기 제2 선택 트랜지스터(ST2)는 스트링 선택 트랜지스터(ST2)일 수 있다. 상기 제1 선택 라인(SL1)은 도 1에서의 상기 접지 선택 라인(도 1의 GSL)일 수 있고, 상기 제2 선택 라인(SL2)은 도 1에서의 상기 스트링 선택 라인(도 1의 SSL)일 수 있다.
도 2에서는 서로 직렬로 연결되는 상기 메모리 셀들(MC)에 상기 제1 선택 트랜지스터(ST1)와 상기 제2 선택 트랜지스터(ST2)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 제1 선택 트랜지스터(ST1) 또는 복수의 제2 선택 트랜지스터(ST2)가 연결될 수도 있다.
일 예에서, 상기 워드 라인들(WL) 중 최하위 워드 라인과 상기 제1 선택 라인(SL1) 사이에 제1 더미 라인(DL1)이 배치될 수 있고, 상기 워드 라인들(WL) 중 최상위 워드 라인(WL)과 상기 제2 선택 라인(SL2) 사이에 제2 더미 라인이 배치될 수 있다. 상기 제1 더미 라인(DL1)은 하나 또는 복수개가 배치될 수 있고, 상기 제2 더미 라인(DL2)은 하나 또는 복수개가 배치될 수 있다.
상기 제2 선택 트랜지스터(ST2)의 드레인 단자는 비트 라인(BL)에 연결될 수 있다. 상기 제2 선택 트랜지스터(ST2)의 게이트 단자에 상기 제2 선택 라인(SL2)을 통해 신호가 인가되면, 상기 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거(erase) 전압을 인가함으로써, 상기 메모리 셀들(MC)에 기록된 데이터를 지우는 소거(erase) 동작이 실행될 수도 있다.
본 발명의 일 실시 예에 따른 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 상기 더미 스트링(DS)은 상기 비트 라인(BL)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
도 3은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 평면도이고, 도 4 내지 도 6은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 단면도들이다. 도 4 내지 도 6에서, 도 4는 도 3의 I-I'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 5는 도 3의 II-II'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 6은 도 3의 III-III'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이다.
도 3, 도 4, 도 5, 및 도 6을 참조하면, 하부 기판(105) 상에 주변 회로(107)를 포함하는 하부 구조물(110)이 배치될 수 있다. 상기 하부 기판(105)은 단결정 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다.
상기 주변 회로(107)는 하부 절연물(109)에 의해 덮일 수 있다. 상기 주변 회로(107)는 도 1에서 설명한 상기 제어 로직 영역(도 1의 30)에 형성될 수 있는 회로일 수 있다. 상기 주변 회로(107)는 주변 트랜지스터들 및 회로를 구성할 수 있도록 상기 주변 트랜지스터들을 전기적으로 연결하는 주변 배선들을 포함할 수 있다. 상기 하부 구조물(110)은 상기 주변 회로(107)를 덮는 하부 절연물(109)을 포함할 수 있다. 상기 하부 절연물(109)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 구조물(110) 상에 베이스 기판(115)이 배치될 수 있다. 상기 베이스 기판(115)은 폴리 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 상기 베이스 기판(115)은 상부 기판일 수 있다.
상기 베이스 기판(115)을 관통하는 홀(117 h) 내에 갭필 절연 층(117)이 배치될 수 있다. 상기 갭필 절연 층(117)은 상기 베이스 기판(115)의 적어도 일부를 관통할 수 있다. 상기 갭필 절연 층(117)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 베이스 기판(115) 상에 제1 방향(X 방향)으로 차례로 배열되는 메모리 셀 어레이 영역들(MA1, MA2)이 배치될 수 있다. 상기 메모리 셀 어레이 영역들(MA1, MA2)은 제1 메모리 셀 어레이 영역(MA1) 및 제2 메모리 셀 어레이 영역(MA2)을 포함할 수 있다. 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)의 각각은 도 1에서 설명한 상기 메모리 셀 어레이 영역(도 1의 20)에 대응할 수 있다.
상기 제1 메모리 셀 어레이 영역(MA1) 및 상기 제2 메모리 셀 어레이 영역(MA2) 사이에 제1 내측 계단 영역(C_ST1) 및 제2 내측 계단 영역(C_ST2)이 배치될 수 있다. 제1 내측 계단 영역(C_ST1) 및 제2 내측 계단 영역(C_ST2) 사이에 브릿지 영역(BG)이 배치될 수 있다. 상기 제1 메모리 셀 어레이 영역(MA1)을 사이에 두고 상기 제1 내측 계단 영역(C_ST1)과 마주보는 제1 외측 계단 영역(E_ST1)이 배치될 수 있다. 따라서, 상기 제1 메모리 셀 어레이 영역(MA1)은 상기 제1 내측 계단 영역(C_ST1)과 상기 제1 외측 계단 영역(E_ST1) 사이에 배치될 수 있다.
상기 제2 메모리 셀 어레이 영역(MA2)을 사이에 두고 상기 제2 내측 계단 영역(C_ST2)과 마주보는 제2 외측 계단 영역(E_ST2)이 배치될 수 있다. 따라서, 상기 제2 메모리 셀 어레이 영역(MA2)은 상기 제2 내측 계단 영역(C_ST2)과 상기 제2 외측 계단 영역(E_ST2) 사이에 배치될 수 있다.
일 예에서, 상기 제1 외측 계단 영역(E_ST1), 상기 제1 내측 계단 영역(C_ST1), 상기 브릿지 영역(BG), 상기 제2 내측 계단 영역(C_ST2) 및 상기 제2 외측 계단영역(E_ST2)은 제1 방향(X 방향)으로 차례로 배열될 수 있다.
평면에서 상기 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 배열되며 서로 대향하는 더미 계단 영역들(D_ST)이 배치될 수 있다. 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2), 상기 제1 외측 계단 영역(E_ST1), 상기 제1 내측 계단 영역(C_ST1), 상기 브릿지 영역(BG), 상기 제2 내측 계단 영역(C_ST2) 및 상기 제2 외측 계단영역(E_ST2)은 상기 더미 계단 영역들(D_ST) 사이에 배치될 수 있다.
상기 복수의 메모리 셀 어레이 영역들, 예를 들어 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)에 배치되고 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2), 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)으로 연장되는 게이트 적층 구조물(GS)이 배치될 수 있다. 상기 제1 및 제2 메모리 셀 어레이 영역(MA1, MA2)에 배치된 상기 게이트 적층 구조물(GS)은 상기 브릿지 영역(BG)에서 서로 연결될 수 있다. 상기 브릿지 영역(BG)에서 상기 게이트 적층 구조물(GS)을 관통하는 관통 영역들(TH)이 배치될 수 있다. 각각의 상기 관통 영역들(TH)은 상기 게이트 적층 구조물(GS)에 의해 둘러싸일 수 있다. 동일 평면에서, 상기 관통 영역(TH)은 하나의 중간 게이트 전극(G_M), 즉 하나의 워드 라인(WL)에 의해 둘러싸일 수 있다. 상기 관통 영역들(TH)은 상기 갭필 절연 층(117)과 중첩되는 위치에 배치될 수 있다.
상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)에서 상기 관통 영역(TH)에 인접하게 위치하며 상기 게이트 적층 구조물(GS)을 관통하는 보조 관통 영역들(TH')이 배치될 수 있다.
상기 게이트 적층 구조물(GS)은 상기 베이스 기판(115) 상에 상기 베이스 기판(115)의 표면과 수직한 제3 방향(Z 방향)으로 차례로 적층되는 제1 게이트 적층 구조물(GS1) 및 제2 게이트 적층 구조물(GS2)을 포함할 수 있다. 상기 게이트 적층 구조물(GS)은 상기 베이스 기판(115)의 표면과 수직한 제3 방향(Z 방향)으로 서로 이격되는 게이트 전극들(G_L, G_M, G_U)을 포함할 수 있다. 상기 게이트 전극들(G_L, G_M, G_U)은 하부 게이트 전극(G_L), 상기 하부 게이트 전극(G_L) 상의 중간 게이트 전극들(G_M), 상기 중간 게이트 전극들(G_M) 상의 상부 게이트 전극(G_U)을 포함할 수 있다. 제1 게이트 적층 구조물(GS1)은 상기 제3 방향(Z 방향)에서 서로 이격되는 하부 게이트 전극(G_L) 및 중간 게이트 전극들(G_M)을 포함할 수 있다. 제2 게이트 적층 구조물(GS2)은 상기 제3 방향(Z 방향)으로 서로 이격되는 중간 게이트 전극들(G_M) 및 상부 게이트 전극(G_U)을 포함할 수 있다.
상기 게이트 전극들(G_L, G_M, G_U)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물, 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
일 예에서, 상기 상부 게이트 전극(G_U)은 상기 제3 방향(Z 방향)으로 서로 이격되는 복수의 전극들을 포함할 수 있다. 상기 상부 게이트 전극들(G_U)은 상기 관통 영역(TH)을 사이에 두고 서로 마주보며 이격될 수 있다. 상기 상부 게이트 전극들(G_U)은 상기 제1 및 제2 메모리 셀 어레이 영역(MA1, MA2)에 각각 배치되고, 서로 연결되지 않을 수 있다. 상기 제1 및 제2 메모리 셀 어레이 영역(MA1, MA2)에 배치된 상기 중간 및 하부 게이트 전극들(G_M, G_L)은 상기 브릿지 영역(BG)에서 서로 연결될 수 있다. 상기 중간 및 하부 게이트 전극들(G_M, G_L)은 상기 관통 영역(TH)을 둘러쌀 수 있다.
상기 하부 게이트 전극(G_L)은 도 2에서 설명한 바와 같은 상기 제1 선택 라인(도 2의 SL1)일 수 있고, 상기 상부 게이트 전극(G_U)은 도 2에서 설명한 바와 같은 상기 제2 선택 라인(도 2의 SL2)일 수 있다. 상기 중간 게이트 전극들(G_M)은 도 2에서 설명한 바와 같은 상기 워드 라인들(도 2의 WL)일 수 있다. 이하에서, 상기 중간 게이트 전극들(G_M)에 대한 설명은 상기 워드 라인들(도 2의 WL)로 대체되어 설명 또는 이해될 수 있다.
상기 제1 방향(X 방향)으로 연장되는 주 분리 구조물들(MS)이 배치될 수 있다. 상기 주 분리 구조물들(MS)은 상기 제3 방향(Z 방향)으로 상기 게이트 적층 구조물(GS)을 관통하여 상기 베이스 기판(115)에 접촉할 수 있다. 상기 주 분리 구조물들(MS)은 평면으로 볼 때, 서로 평행한 라인 모양일 수 있으며, 상기 게이트 적층 구조물(GS)을 상기 제2 방향(Y 방향)으로 분리시킬 수 있다. 상기 주 분리 구조물들(MS)은 상기 제1 게이트 적층 구조물(GS1) 및 상기 제2 게이트 적층 구조물(GS2)을 상기 제2 방향(Y 방향)으로 분리시킬 수 있다. 상기 게이트 적층 구조물(GS)은 상기 제1 방향(X 방향)으로 연장되는 라인 모양일 수 있으며, 상기 주 분리 구조물들(MS)에 의해 상기 제2 방향(Y 방향)으로 분리될 수 있다.
일 예에서, 상기 관통 영역들(TH) 및 상기 보조 관통 영역들(TH')은 상기 주 분리 구조물들(MS) 사이에 배치될 수 있다.
일 예에서, 각각의 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)에서, 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에 도 1에서 설명한 것과 같은 메모리 블록들(BLK)이 배치될 수 있다. 따라서, 상기 주 분리 구조물들(MS)은 상기 메모리 블록들(BLK)을 서로 분리하는 역할을 할 수 있다. 상기 메모리 블록들(BLK)마다 하나의 관통 영역(TH)이 배치될 수 있다.
상기 주 분리 구조물들(MS) 사이에 하나의 보조 분리 구조물들(SS)이 배치될 수 있다. 상기 보조 분리 구조물들(SS)도 상기 제3 방향(Z 방향)으로 상기 게이트 적층 구조물GS)를 관통하여 상기 베이스 기판(115)에 접촉할 수 있다. 상기 보조 분리 구조물들(SS)은 상기 제1 방향(X 방향)으로 차례로 배열되는 부분들로 구성될 수 있다. 예를 들어, 상기 보조 분리 구조물들(SS)은 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)을 가로지르는 메모리 분리 부분들(SSm), 상기 메모리 분리 부분들(SSm)의 끝 부분들과 마주보며 이격되는 끝 부분들을 가지며 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 내에 배치되는 엣지 분리 부분들(SSe), 및 상기 메모리 분리 부분들(SSm)의 끝 부분들과 마주보며 이격되는 끝 부분들을 가지며 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2) 내에 배치되는 중간 분리 부분들(SSc1, SSc2)을 포함할 수 있다. 중간 분리 부분들(SSc1, SSc2)은 상기 제1 내측 계단 영역(C_ST1)에 배치되는 제1 중간 분리 부분(SSc1)과 상기 제2 내측 계단 영역(C_ST2)에 배치되는 제2 중간 분리 부분(SSc2)을 포함할 수 있다. 상기 제1 방향(X 방향)에서 상기 제2 내측 계단 영역(C_ST2)의 폭은 상기 제1 내측 계단 영역(C_ST1)의 폭보다 짧을 수 있다. 상기 제1 방향(X 방향)에서 상기 제2 중간 분리 부분(SSc2)의 길이는 상기 제1 중간 분리 부분(SSc1)의 길이보다 짧을 수 있다. 상기 제1 방향(X 방향)에서 상기 제2 내측 계단 영역(C_ST2)에 배치된 상기 게이트 적층 구조물(GS)의 길이는 상기 제1 내측 계단 영역(C_ST1)에 배치된 상기 게이트 적층 구조물(GS)의 길이보다 짧을 수 있다.
상기 메모리 분리 부분들(SSm)은 보조 관통 영역들(TH')을 둘러싸며 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)으로 연장될 수 있다.
서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이의 동일 평면에서, 상기 제2 방향(Y 방향)으로 서로 이격된 복수개의 상기 상부 게이트 전극들(G_U)이 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에서, 하나의 메모리 블록(BLK) 내에서 상기 한 쌍의 주 분리 구조물들(MS) 사이에 배치되는 보조 분리 구조물(SS)과 상기 보조 분리 구조물(SS)과 상기 주 분리 구조물들(MS) 사이에 배치되는 절연성 라인(IL)에 의해 서로 분리된 4개의 상기 상부 게이트 전극들(G_U)이 배치될 수 있다. 여기서, 상기 절연성 라인(IL)은 상기 중간 게이트 전극들(G_M) 상에 배치될 수 있다.
상기 게이트 적층 구조물(GS)은 게이트 콘택 패드들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb)을 가질 수 있다.
상기 게이트 콘택 패드들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb)은 상기 상부 게이트 전극(G_U)의 내측 및 외측 상부 콘택 패드들(C_Ua, C_Ub), 상기 중간 게이트 전극들(G_M)의 내측 및 외측 중간 콘택 패드들(C_Ma, C_Mb), 및 상기 하부 게이트 전극(G_L)의 내측 및 외측 하부 콘택 패드들(C_La, C_Lb)을 포함할 수 있다. 예를 들어, 상기 상부 게이트 전극(G_U)은 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2))에 위치하는 상기 내측 상부 콘택 패드(C_Ua)를 가질 수 있고, 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치하는 상기 외측 상부 콘택 패드(C_Ub)를 가질 수 있다. 상기 중간 게이트 전극들(G_M)은 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)에 위치하는 상기 내측 중간 콘택 패드들(C_Ma)을 가질 수 있고, 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치하는 상기 외측 중간 콘택 패드들(C_Mb)을 가질 수 있다. 상기 하부 게이트 전극(G_L)은 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)과 상기 브릿지 영역(BG)에 위치하는 상기 내측 하부 콘택 패드(C_La)를 가질 수 있고, 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치하는 상기 외측 하부 콘택 패드(C_Lb)를 가질 수 있다.
상기 내측 하부 콘택 패드(C_La), 상기 내측 중간 콘택 패드들(C_Ma), 및 상기 내측 상부 콘택 패드(C_Ua)는 상기 관통 영역(TH)을 향하는 방향으로 낮아지는 중간 계단들을 형성할 수 있다. 따라서, 상기 내측 하부 콘택 패드(C_La), 상기 내측 중간 콘택 패드들(C_Ma), 및 상기 내측 상부 콘택 패드(C_Ua)으로 구성될 수 있는 중간 계단들은 상기 제1 방향(X 방향)으로 낮아지는 계단들 및 상기 제2 방향(Y 방향)으로 낮아지는 계단들을 포함할 수 있다.
상기 제1 게이트 적층 구조물(GS1)의 상기 중간 게이트 전극들(G_M)은 상기 관통 영역(TH)을 둘러싸며 상기 관통 영역(TH)을 향해 낮아지는 계단 모양으로 배열되는 제1 중간 콘택 패드들(C_Ma1)을 포함하고, 상기 제2 게이트 적층 구조물(GS2)의 상기 중간 게이트 전극들(G_M)은 상기 관통 영역(TH)을 둘러싸며 상기 관통 영역(TH)을 향해 낮아지는 계단 모양으로 배열되는 제2 중간 콘택 패드들(C_Ma2)을 포함할 수 있다. 그리고, 상기 제2 중간 콘택 패드들(C_Ma2)은 상기 제1 중간 콘택 패드들(C_Ma1)의 일부를 덮을 수 있다. 상기 제2 중간 콘택 패드들(C_Ma2)은 상기 제1 중간 콘택 패드들(C_Ma1)의 일부와 중첩될 수 있다.
상기 내측 중간 콘택 패드들(C_Ma)은 베이스 기판(115) 상에 적층된 상기 제1 중간 콘택 패드들(C_Ma1) 및 제2 중간 콘택 패드들(C_Ma2)을 포함할 수 있다.
보조 분리 구조물들(SS)의 일부분 즉, 상기 제1 내측 계단 영역(C_ST1)에 배치되는 제1 중간 분리 부분(SSc1)과 상기 제2 내측 계단 영역(C_ST2)에 배치되는 제2 중간 분리 부분(SSc2)은 상기 제1 및 제2 중간 콘택 패드들(C_Ma1, C_Ma2)을 관통할 수 있다.
상기 외측 하부 콘택 패드(C_Lb), 상기 외측 중간 콘택 패드들(C_Mb), 및 상기 외측 상부 콘택 패드(C_Ub)으로 구성될 수 있는 엣지 계단들은 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)로부터 멀어지는 제1 방향(X 방향)으로 낮아질수 있는 계단들을 포함할 수 있다.
서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에서, 상기 중간 게이트 전극들(G_M) 및 상기 하부 게이트 전극들(G_L)은 상기 보조 분리 구조물들(SS)이 상기 제1 방향(X 방향)에서 끊어진 영역들에 배치되는 연결부들에 의하여 동일 평면에서 서로 전기적으로 연결되는 하나의 게이트 전극 역할을 할 수 있다. 일 실시 예에서, 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이의 동일 평면에서, 상기 제2 방향(Y 방향)으로 서로 이격된 상기 하부 게이트 전극들(G_L)이 배치될 수 있다.
상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 내에 수직 채널 구조물들(VS)이 배치될 수 있다. 상기 수직 채널 구조물들(VS)은 상기 베이스 기판(115) 상에 배치될 수 있으며, 상기 게이트 적층 구조물(GS)을 관통할 수 있다. 상기 수직 채널 구조물들(VS)은 상기 베이스 기판(115) 상에 적층된 제1 수직 채널 구조물(VS1) 및 제2 수직 채널 구조물(VS2)을 포함할 수 있다. 상기 제1 수직 채널 구조물(VS1)은 상기 제1 게이트 적층 구조물(GS1)을 관통할 수 있고, 상기 제2 수직 채널 구조물(VS2)은 상기 제2 게이트 적층 구조물(GS2)을 관통할 수 있다. 상기 제1 수직 채널 구조물(VS1)의 하단은 상기 베이스 기판(115)에 접촉할 수 있다. 상기 제2 수직 채널 구조물(VS2)의 하단은 상기 제1 수직 채널 구조물(VS1)의 상단에 접촉할 수 있다. 상기 수직 채널 구조물들(VS) 상에 도 1 및 도 2에서 설명한 것과 같은 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)과 상기 수직 채널 구조물들(VS) 사이에 비트 라인 콘택 플러그들(B_P)이 배치될 수 있다.
상기 게이트 적층 구조물(GS)은 상기 하부 구조물(110) 내의 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
일 예에서, 상기 게이트 적층 구조물(GS) 중 일부는 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)을 통해서, 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)에서 상기 게이트 적층 구조물(GS)의 상기 게이트 콘택 패드들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb) 상에 게이트 콘택 플러그들(G_Pa)이 배치될 수 있다. 상기 주변 회로(107) 상에 주변 콘택 플러그들(P_Pa)이 배치될 수 있다.
상기 게이트 콘택 플러그들(G_Pa)의 일부는 상기 제1 게이트 적층 구조물(GS1)의 상기 게이트 콘택 패드들(C_Ma, C_La)에 배치되고, 다른 일부는 상기 제2 게이트 적층 구조물(GS2)의 상기 게이트 콘택 패드들(C_Ua, C_Ma)에 배치될 수 있다.
상기 주변 콘택 플러그들(P_Pa)은 상기 갭필 절연 층(117) 및 상기 관통 영역(TH)을 관통하거나 상기 보조 관통 영역(TH')을 관통하면서 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
상기 게이트 콘택 플러그들(G_Pa)과 상기 주변 콘택 플러그들(P_Pa)을 전기적으로 연결하는 게이트 연결 배선들(G_Ia)이 배치될 수 있다.
상기 게이트 적층 구조물(GS)의 상기 게이트 전극들(G_L, G_M, G_U)은 상기 게이트 콘택 플러그들(G_Pa), 상기 주변 콘택 플러그들(P_Pa), 및 상기 게이트 연결 배선들(G_Ia)에 의해 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
일 예에서, 상기 게이트 적층 구조물(GS) 중 일부는 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)을 통해서, 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
일 예에서, 상기 상부 게이트 전극(G_U)은 상기 내측 상부 콘택 패드(C_Ua) 상의 게이트 콘택 플러그(G_Pa), 상기 보조 관통 영역(TH')을 지나며 상기 주변 회로(107)와 전기적으로 연결되는 주변 콘택 플러그(P_Pa), 이들 게이트 콘택 플러그(G_Pa)와 상기 주변 콘택 플러그(P_Pa)를 전기적으로 연결하는 게이트 연결 배선(G_Ia)에 의해서 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
일 예에서, 상기 중간 게이트 전극들(G_M) 및 상기 하부 게이트 전극(G_L) 중 적어도 일부는 상기 내측 중간 콘택 패드(C_Ma) 상의 게이트 콘택 플러그(G_Pa), 상기 관통 영역(TH)을 지나며 상기 주변 회로(107)와 전기적으로 연결되는 주변 콘택 플러그(P_Pa), 이들 게이트 콘택 플러그(G_Pa)와 상기 주변 콘택 플러그(P_Pa)를 전기적으로 연결하는 게이트 연결 배선(G_Ia)에 의해서 상기 주변 회로(107)와 전기적으로 연결될 수 있다. 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)에서 상기 내측 중간 콘택 패드(C_Ma)는 상기 제1 게이트 적층 구조물(GS1)의 상기 워드 라인들에 의해 계단 모양으로 배열되는 제1 중간 콘택 패드들(C_Ma1)과 상기 제2 게이트 적층 구조물(GS2)의 상기 워드 라인들에 의해 계단 모양으로 배열되는 제2 중간 콘택 패드들(C_Ma2)을 포함할 수 있다. 적어도 상기 제2 내측 계단 영역(C_ST2)에서 상기 제2 중간 콘택 패드들(C_Ma2)은 상기 제1 중간 콘택 패드들(C_Ma1)과 중첩되도록 배치될 수 있다. 상기 브릿지 영역(BG)에서도 상기 제2 중간 콘택 패드들(C_Ma2)은 상기 제1 중간 콘택 패드들(C_Ma1)과 중첩되도록 배치될 수 있다. 상기 제1 내측 계단 영역(C_ST1)에서 상기 제2 중간 콘택 패드들(C_Ma2)은 상기 제1 방향(X 방향)에서 상기 제1 중간 콘택 패드들(C_Ma1)과 이격될 수 있다.
상기 게이트 콘택 플러그들(G_Pa) 중 일부(하나 또는 복수개)는 상기 제2 내측 계단 영역(C_ST2)에서 상기 제2 중간 콘택 패드들(C_Ma2)에 배치되고, 상기 게이트 콘택 플러그들(G_Pa) 중 다른 일부(하나 또는 복수개)는 상기 제1 내측 계단 영역(C_ST1)에서 상기 제2 중간 콘택 패드들(C_Ma2)과 중첩하지 않는 상기 제1 중간 콘택 패드들(C_Ma1)에 배치될 수 있다.
도 7은 도 3 내지 도 6을 참조하여 설명한 바와 같은 상기 수직 채널 구조물들(VS)의 예시적인 예를 설명하기 위하여 나타낸 개략적인 단면도이다
도 3 내지 도 6과 함께, 도 7을 참조하면, 상술한 바와 같이 상기 베이스 기판(115) 상에 상기 게이트 전극들(G_L, G_M, G_U)을 포함하는 상기 게이트 적층 구조물(GS)이 배치될 수 있다. 상기 게이트 적층 구조물(GS)은 상기 제1 게이트 적층 구조물(GS1) 및 상기 제2 게이트 적층 구조물(GS2)을 포함할 수 있다.
상기 수직 채널 구조물들(VS)의 각각은 상기 게이트 적층 구조물(GS)을 관통할 수 있다. 상기 수직 채널 구조물들(VS)은 상기 제1 게이트 적층 구조물(GS1)을 관통하는 상기 제1 수직 채널 구조물(VS1) 및 상기 제2 게이트 적층 구조물(GS2)을 관통하는 상기 제2 수직 채널 구조물(VS2)을 포함할 수 있다.
상기 제1 수직 채널 구조물(VS1)은 상기 베이스 기판(115)의 표면과 수직한 방향으로 연장되며 상기 제1 게이트 적층 구조물(GS1)을 관통하는 절연성 코어 층(148), 상기 절연성 코어 층(148)의 측면 및 바닥면을 덮는 채널 반도체 층(146), 상기 채널 반도체 층(146)의 외측을 둘러싸는 제1 게이트 유전체(140), 상기 절연성 코어 층(148) 상에 배치되며 상기 채널 반도체 층(146)과 전기적으로 연결되는 패드 층(150)을 포함할 수 있다. 상기 제2 수직 채널 구조물(VS2)은 상기 베이스 기판(115)의 표면과 수직한 방향으로 연장되며 상기 제2 게이트 적층 구조물(GS2)을 관통하는 절연성 코어 층(148), 상기 절연성 코어 층(148)의 측면 및 바닥면을 덮는 채널 반도체 층(146), 상기 채널 반도체 층(146)의 외측을 둘러싸는 제1 게이트 유전체(140), 상기 절연성 코어 층(148) 상에 배치되며 상기 채널 반도체 층(146)과 전기적으로 연결되는 패드 층(150)을 포함할 수 있다.
상기 제1 수직 채널 구조물(VS1)의 상기 채널 반도체 층(146)은 상기 베이스 기판(115)과 접촉하고, 상기 제2 수직 채널 구조물(VS2)의 상기 채널 반도체 층(146)은 상기 제1 수직 채널 구조물(VS1)의 상기 패드 층(150)과 접촉할 수 있다.
상기 게이트 적층 구조물(GS)의 상부 및 하부, 및 상기 게이트 전극들(G_L, G_M, G_U) 사이에 절연성 물질(INS)이 배치될 수 있다. 상기 절연성 물질(INS)은 실리콘 산화물로 형성될 수 있다. 상기 수직 채널 구조물들(VS)의 각각은 상기 게이트 적층 구조물(GS)을 관통하면서 상기 절연성 물질(INS)을 관통할 수 있다.
일 예에서, 상기 게이트 전극들(G_L, G_M, G_U)과 상기 수직 채널 구조물들(VS) 사이에 배치되며 상기 게이트 전극들(G_L, G_M, G_U)과 상기 절연성 물질(INS) 사이로 연장되는 제2 게이트 유전체(168)가 배치될 수 있다.
상기 채널 반도체 층(146)은 상기 베이스 기판(115)과 전기적으로 연결될 수 있다. 상기 채널 반도체 층(146)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 패드 층(150)은 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있다. 상기 절연성 코어 층(148)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 게이트 유전체(140)는 터널 유전체(144), 정보 저장 층(143) 및 블로킹 유전체(142)를 포함할 수 있다. 상기 정보 저장 층(143)은 상기 터널 유전체(144) 및 상기 블로킹 유전체(142) 사이에 배치될 수 있다. 상기 터널 유전체(144)는 상기 채널 반도체 층(146)과 가까울 수 있고, 상기 블로킹 유전체(142)는 상기 게이트 적층 구조물(GS)과 가까울 수 있다.
상기 터널 유전체(144)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체(142)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(143)은 상기 채널 반도체 층(146)과 상기 중간 게이트 전극들(G_M) 사이에서, 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(143)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(146)으로부터 상기 터널 유전체(144)를 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(143) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 게이트 유전체(168)는 고유전체(e.g., AlO 등)를 포함할 수 있다.
상기 정보 저장 층(143)은 상기 게이트 적층 구조물(GS) 중에서 도 1 및 도 2에서 설명한 상기 워드 라인들(도 1 및 도 2의 WL)에 대응할 수 있는 상기 중간 게이트 전극들(G_M)과 마주보는 영역들에서 정보를 저장할 수 있다. 상기 수직 채널 구조물(VS) 내의 상기 정보 저장 층(143)에서 정보를 저장할 수 있는 영역들은 상기 베이스 기판(155)의 표면과 수직한 방향으로 배열될 수 있으며, 도 2에서 설명한 상기 메모리 셀들(MC)을 구성할 수 있다.
상기 채널 반도체 층(146)은 상기 베이스 기판(115)과 직접적으로 연결될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 8은 도 3 내지 도 6을 참조하여 설명한 바와 같은 상기 주 분리 구조물(MS)의 예시적인 예를 설명하기 위하여 나타낸 개략적인 단면도이다.
도 3 내지 도 6과 함께, 도 8을 참조하면, 도 3 내지 도 6에서 상술한 바와 같이, 상기 게이트 적층 구조물(GS)은 상기 게이트 전극들(G_L, G_M, G_U)을 포함할 수 있고, 상기 주 분리 구조물들(MS)의 각각은 상기 게이트 적층 구조물(GS)의 상기 게이트 전극들(G_L, G_M, G_U)을 관통할 수 있다.
상기 게이트 적층 구조물(GS)의 상부 및 하부, 및 상기 게이트 전극들(G_L, G_M, G_U) 사이에 절연성 물질(INS)이 배치될 수 있다. 상기 주 분리 구조물들(MS)의 각각은 상기 게이트 적층 구조물(GS)의 상기 게이트 전극들(G_L, G_M, G_U), 및 상기 절연성 물질(INS)을 관통할 수 있다. 상기 게이트 전극들(G_L, G_M, G_U)과 상기 절연성 물질(INS) 사이로 연장되는 제2 게이트 유전체(168)가 배치될 수 있다.
상기 주 분리 구조체들(MS)의 각각은 도전성 패턴(176) 및 상기 도전성 패턴(176)의 측면을 덮는 스페이서(174)를 포함할 수 있다. 상기 스페이서(174)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 스페이서(174)는 상기 도전성 패턴(176)과 상기 게이트 적층 구조물(GS)을 이격시킬 수 있다. 상기 도전성 패턴(176)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물, 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 일 예에서, 상기 보조 분리 구조물들(도 3 내지 도 6의 SS)은 상기 주 분리 구조물들(MS)과 동일한 구조 및 동일한 물질로 형성될 수 있다.
상기 주 분리 구조물들(MS) 하부의 상기 베이스 기판(115) 내에 불순물 영역(172)이 배치될 수 있다. 상기 불순물 영역(172)은 N형의 도전형일 수 있고, 상기 불순물 영역(172)과 인접하는 상기 베이스 기판(115)의 부분은 P형의 도전형일 수 있다. 상기 불순물 영역(172)은 도 1 및 도 2에서 설명한 공통 소스 라인(도 1 및 도 2의 CSL)일 수 있다.
도 9 및 도 10은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 평면도 및 단면도이다. 도 9 및 도 10에서, 도 3 및 도 4와 동일한 부분에 대한 설명은 생략하고, 다른 부분에 대한 설명만 간략히 한다.
도 9 및 도 10을 참조하면, 본 실시 예에서는 도 3 및 도 4의 3차원 반도체 메모리 소자와 달리, 보조 관통 영역들(TH')이 형성되지 않을 수 있다.
도 3 및 도 4의 3차원 반도체 메모리 소자에 비해, 상기 제1 방향(X 방향)에서제1 및 제2 내측 연결 영역(C_ST1, C_ST2)의 폭이 좁아질 수 있다.
도 11 내지 도 14는 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 평면도들이다. 도 11 내지 도 14에서, 앞에서 설명한 내용과 중복되는 내용에 대한 자세한 설명은 생략하고, 앞에서 설명한 내용에서 변형될 수 있는 부분을 위주로 설명하기로 한다.
도 11을 참조하면, 본 실시 예의 3차원 반도체 메모리 소자는 상기 한 쌍의 주 분리 구조물들(MS) 사이에 3개의 보조 분리 구조물들(SS)을 포함할 수 있다. 즉, 하나의 메모리 블록(BLK) 내에 3개의 보조 분리 구조물들(SS)이 배치될 수 있다. 도 3 내지 도 6의 3차원 반도체 메모리 소자에 비해, 각각의 메모리 블록들(BLK)의 크기가 증가되고, 각각의 메모리 블록들(BLK)은 더 많은 메모리 셀들을 포함할 수 있다.
상기 메모리 분리 부분들(SSm) 중 상기 주 분리 구조물(MS)에 인접한 일부들은 보조 관통 영역들(TH')을 둘러싸며 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)으로 연장될 수 있다. 상기 메모리 분리 부분들(SSm) 중 가운데 위치한 일부는 선형적으로 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)으로 연장될 수 있다.
서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에서, 하나의 메모리 블록(BLK) 내에서 상기 한 쌍의 주 분리 구조물들(MS) 사이에 배치되는 3개의 보조 분리 구조물(SS)과 상기 보조 분리 구조물(SS)과 상기 주 분리 구조물들(MS) 사이에 배치되는 절연성 라인(도 6의 IL)에 의해 서로 분리된 8개의 상기 상부 게이트 전극들(G_U)이 배치될 수 있다.
도 12를 참조하면, 도 11과 달리, 상기 메모리 분리 부분들(SSm) 중 상기 주 분리 구조물(MS)에 인접한 일부들은 선형적으로 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)으로 연장될 수 있다. 상기 메모리 분리 부분들(SSm) 중 가운데 위치한 일부는 보조 관통 영역들(TH')을 둘러싸며 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)으로 연장될 수 있다.
도 13을 참조하면, 도 11과 달리, 3차원 반도체 메모리 소자는 보조 관통 영역들(Th')을 포함하지 않을 수 있다. 상기 메모리 분리 부분들(SSm)은 선형적으로 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)으로 연장될 수 있다. 상기 제1 및 제2 내측 계단 영역(C_ST1, C_ST2)의 폭이 도 11에 비해 좁을 수 있다.
도 14를 참조하면, 본 실시 예의 3차원 반도체 메모리 소자는 상기 한 쌍의 주 분리 구조물들(MS) 사이에 5개의 보조 분리 구조물들(SS)을 포함할 수 있다. 즉, 하나의 메모리 블록(BLK) 내에 5개의 보조 분리 구조물들(SS)이 배치될 수 있다. 도 3 내지 도 6의 3차원 반도체 메모리 소자에 비해, 각각의 메모리 블록들(BLK)의 크기가 증가되고, 각각의 메모리 블록들(BLK)은 더 많은 메모리 셀들을 포함할 수 있다.
상기 보조 분리 구조물들(SS) 중 상기 주 분리 구조물(MS)에 인접한 일부들은 상기 제2 방향(Y 방향)에서 관통 영역(TH)과 이격될 수 있다.
도 15는 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 단면도이다.
도 15를 참조하면, 상기 제1 내측 계단 영역(C_ST1)에서, 제2 게이트 적층 구조물(GS2)의 콘택 패드들은 제2 경사각(θ2)의 계단 구조를 이루고, 제1 게이트 적층 구조물(GS1)의 콘택 패드들은 제1 경사각(θ1)의 계단 구조를 이룰 수 있다. 상기 제2 경사각(θ2)은 상기 제1 경사각(θ1)보다 클 수 있다. 상기 제1 및 제2 경사각(θ1, θ2)은 상기 베이스 기판(115)의 상면에 대한 각도로 정의될 수 있다.
따라서, 도 10에 비해, 상기 제1 내측 계단 영역(C_ST1)의 폭이 좁아질 수 있다.
도 16은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 단면도이다.
도 16을 참조하면, 상기 게이트 적층 구조물(GS)은 베이스 기판(115) 상에 차례로 적층된 제1 게이트 적층 구조물(GS1), 제2 게이트 적층 구조물(GS2), 및 제3 게이트 적층 구조물(GS3)을 포함할 수 있다. 상기 제1 게이트 적층 구조물(GS1)은 하부 게이트 전극(G_L) 및 중간 게이트 전극들(G_M)을 포함하고, 상기 제2 게이트 적층 구조물(GS2)은 중간 게이트 전극들(G_M)을 포함하고, 상기 제3 게이트 적층 구조물(GS3)은 중간 게이트 전극들(G_M) 및 상부 게이트 전극(G_U)을 포함할 수 있다.
제2 게이트 적층 구조물(GS2)의 중간 게이트 전극들(G_M)의 제2 중간 콘택 패드들(C_Ma2)은 제1 게이트 적층 구조물(GS1)의 중간 게이트 전극들(G_M)의 제1 중간 콘택 패드들(C_Ma1)과 제1 내측 계단 영역(C_ST1)에서는 중첩되지 않고, 제2 내측 계단 영역(C_ST1)에서만 중첩될 수 있다. 제3 게이트 적층 구조물(GS3)의 중간 게이트 전극들(G_M)의 제3 중간 콘택 패드들(C_Ma3)은 제2 게이트 적층 구조물(GS2)의 중간 게이트 전극들(G_M)의 상기 제2 중간콘택 패드들(C_Ma2)과 제1 내측 계단 영역(C_ST1)에서 중첩되고, 제2 내측 계단 영역(C_ST1)에서 중첩되지 않을 수 있다.
상기 제1 내측 계단 영역(C_ST1)에서는 상기 제3 게이트 적층 구조물(GS3)의 상기 제3 중간 콘택 패드들(C_Ma3)이 상기 제2 게이트 적층 구조물(GS2)의 상기 제2 중간 콘택 패드들(C_Ma2)과 중첩될 수 있다. 상기 제2 내측 계단 영역(C_ST2)에서는 상기 제2 게이트 적층 구조물(GS2)의 상기 제2 중간 콘택 패드들(C_Ma2)이 상기 제1 게이트 적층 구조물(GS1)의 제1 중간 콘택 패드들(C_Ma1)과 중첩될 수 있다.
중간 게이트 전극들(G_M)에 연결되는 게이트 콘택 플러그들(G_Pa) 중 일부는 제1 내측 계단 영역(C_ST1)에서 제1 게이트 적층 구조물(GS1)의 제1 중간 콘택 패드들(C_Ma1) 및 제3 게이트 적층 구조물(GS3)의 제3 중간 콘택 패드들(C_Ma3)에 형성되고, 나머지 일부는 제2 내측 계단 영역(C_ST2)에서 제2 게이트 적층 구조물(GS2)의 제2 중간 콘택 패드들(C_Ma2)에 형성될 수 있다.
다만, 상부 게이트 전극(G_U)에 연결되는 게이트 콘택 플러그들(G_Pa)은 제1 내측 계단 영역(C_ST1) 및 제2 내측 계단 영역(C_ST2)의 상부 내측 콘택 패드들(C_Ua)에 각각 형성될 수 있다. 그리고, 하부 게이트 전극(G_L)에 연결되는 게이트 콘택 플러그들(G_Pa)은 제1 내측 계단 영역(C_ST1) 및 제2 내측 계단 영역(C_ST2)의 하부 내측 콘택 패드(C_La)에 형성될 수 있다.
수직 채널 구조물(VS)는 베이스 기판(115) 상에 차례로 적층된 제1 수직 채널게이구조물(VS1), 제2 수직 채널 구조물(VS2), 및 제3 수직 채널 구조물(VS3)을 포함할 수 있다. 상기 제1 수직 채널 구조물(VS1)은 상기 제1 게이트 적층 구조물(GS1)을 관통하고, 상기 제2 수직 채널 구조물(VS2)은 상기 제2 게이트 적층 구조물(GS2)을 관통하고, 상기 제3 수직 채널 구조물(VS3)은 상기 제3 게이트 적층 구조물(GS3)을 관통할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 3차원 반도체 메모리 소자를 개략적으로 나타내는 단면도이다.
도 17을 참조하면, 상기 게이트 적층 구조물(GS)은 베이스 기판(115) 상에 차례로 적층된 제1 게이트 적층 구조물(GS1), 제2 게이트 적층 구조물(GS2), 제3 게이트 적층 구조물(GS3), 및 제4 게이트 적층 구조물(GS4)을 포함할 수 있다. 상기 제1 게이트 적층 구조물(GS1)은 하부 게이트 전극(G_L) 및 중간 게이트 전극들(G_M)을 포함하고, 상기 제2 및 제3 게이트 적층 구조물들(GS2, GS3)은 중간 게이트 전극들(G_M)을 포함하고, 상기 제4 게이트 적층 구조물(GS4)은 중간 게이트 전극들(G_M) 및 상부 게이트 전극(G_U)을 포함할 수 있다.
제2 게이트 적층 구조물(GS2)의 중간 게이트 전극들(G_M)의 제2 중간 콘택 패드들(C_Ma2)은 제1 게이트 적층 구조물(GS1)의 중간 게이트 전극들(G_M)의 제1 중간 콘택 패드들(C_Ma1)과 제1 내측 계단 영역(C_ST1)에서는 중첩되지 않고, 제2 내측 계단 영역(C_ST1)에서 중첩될 수 있다. 제3 게이트 적층 구조물(GS3)의 중간 게이트 전극들(G_M)의 제3 중간 콘택 패드들(C_Ma3)은 제2 게이트 적층 구조물(GS2)의 중간 게이트 전극들(G_M)의 제2 중간 콘택 패드들(C_Ma2)과 제1 내측 계단 영역(C_ST1)에서 중첩되고, 제2 내측 계단 영역(C_ST1)에서 중첩되지 않을 수 있다. 제4 게이트 적층 구조물(GS4)의 중간 게이트 전극들(G_M)의 제4 중간 콘택 패드들(C_Ma4)은 제3 게이트 적층 구조물(GS3)의 중간 게이트 전극들(G_M)의 제3 중간 콘택 패드들(C_Ma3)과 제1 내측 계단 영역(C_ST1)에서 중첩되지 않고, 제2 내측 계단 영역(C_ST1)에서 중첩될 수 있다.
상기 제1 내측 계단 영역(C_ST1)에서 상기 제3 게이트 적층 구조물(GS3)의 제3 중간 콘택 패드들(C_Ma3)이 상기 제2 게이트 적층 구조물(GS2)의 제2 중간 콘택 패드들(C_Ma3)과 중첩될 수 있다. 상기 제2 내측 계단 영역(C_ST2)에서 상기 제2 게이트 적층 구조물(GS2)의 제2 중간 콘택 패드들(C_Ma2)이 상기 제1 게이트 적층 구조물(GS1)의 제1 중간 콘택 패드들(C_Ma1)과 중첩되고, 상기 제4 게이트 적층 구조물(GS4)의 제4 중간 콘택 패드들(C_Ma4)이 상기 제3 게이트 적층 구조물(GS3)의 제3 콘택 패드들(C_Ma3)과 중첩될 수 있다.
중간 게이트 전극들(G_M)에 연결되는 게이트 콘택 플러그들(G_Pa) 중 일부는 제1 내측 계단 영역(C_ST1)에서 제1 게이트 적층 구조물(GS1)의 제1 중간 콘택 패드들(C_Ma1) 및 제3 게이트 적층 구조물(GS3)의 제3 중간 콘택 패드들(C_Ma3)에 형성되고, 나머지 일부는 제2 내측 계단 영역(C_ST2)에서는 제2 게이트 적층 구조물(GS2)의 제2 중간 콘택 패드들(C_Ma2) 및 제4 게이트 적층 구조물(GS4)의 제4 중간 콘택 패드들(C_Ma4)에 형성될 수 있다.
다만, 상부 게이트 전극(G_U)에 연결되는 게이트 콘택 플러그들(G_Pa)은 제1 내측 계단 영역(C_ST1) 및 제2 내측 계단 영역(C_ST2)에 각각 형성될 수 있다. 그리고, 하부 게이트 전극(G_L)에 연결되는 게이트 콘택 플러그들(G_Pa)은 제1 내측 계단 영역(C_ST1) 및 제2 내측 계단 영역(C_ST2)에 각각 형성될 수 있다.
수직 채널 구조물(VS)는 베이스 기판(115) 상에 차례로 적층된 제1 수직 채널게이구조물(VS1), 제2 수직 채널 구조물(VS2), 제3 수직 채널 구조물(VS3), 및 제4 수직 채널 구조물(VS4)을 포함할 수 있다. 상기 제1 수직 채널 구조물(VS1)은 상기 제1 게이트 적층 구조물(GS1)을 관통하고, 상기 제2 수직 채널 구조물(VS2)은 상기 제2 게이트 적층 구조물(GS2)을 관통하고, 상기 제3 수직 채널 구조물(VS3)은 상기 제3 게이트 적층 구조물(GS3)을 관통하고, 상기 제4 수직 채널 구조물(VS4)은 상기 제4 게이트 적층 구조물(GS4)을 관통할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 3차원 반도체 메모리 소자 20, MA1, MA2 : 메모리 셀 어레이 영역
30, 107 : 주변 회로 WL : 워드 라인
BL : 비트 라인 BLK : 메모리 블록
MC : 메모리 셀 CSL : 공통 소스 라인
E_ST1, E_ST2 : 외측 계단 영역 C_ST1, C_ST2: 내측 계단 영역
D_ST : 더미 계단 영역 MS : 주 분리 구조물
SS : 보조 분리 구조물 GS : 게이트 구조물
G_L, G_M, G_U : 게이트 전극들 TH : 관통 영역
TH' : 보조 관통 영역 VS : 수직 채널 구조물
105 : 하부 기판 110 : 하부 구조물
115 : 베이스 기판 107 : 갭필 절연 층
G_Ia : 게이트 연결 배선 G_Pa : 게이트 콘택 플러그
P_Pa : 주변 콘택 플러그
C_Ma, C_Mb, C_La, C_Lb, C_Ua, C_Ub : 콘택 패드들

Claims (20)

  1. 베이스 기판 상에 배치되며 상기 베이스 기판의 표면과 수직한 수직 방향으로 적층된 제1 게이트 적층 구조물 및 제2 게이트 적층 구조물, 상기 제1 및 제2 게이트 적층 구조물 각각은 서로 이격되며 적층된 제1 및 제2 게이트 전극들을 포함함;
    상기 제1 및 제2 게이트 적층 구조물을 관통하며 상기 제1 및 제2 게이트 적층 구조물에 의해 둘러싸이는 관통 영역;
    상기 제1 및 제2 게이트 적층 구조물을 관통하는 수직 채널 구조물들; 및
    상기 제1 및 제2 게이트 전극들과 각각 연결되는 제1 및 제2 게이트 콘택 플러그들을 포함하되,
    상기 제1 게이트 적층 구조물은 상기 제1 게이트 전극들의 단차들이 상기 관통 영역을 향하는 제1 방향으로 낮아지는 제1 계단 모양을 갖는 제1 계단 영역 및 상기 제1 게이트 전극들의 단차들이 상기 관통 영역을 향하는 제2 방향으로 낮아지는 제2 계단 모양을 갖는 제2 계단 영역을 포함하고,
    상기 제1 방향 및 상기 제2 방향은 상기 베이스 기판의 표면과 평행하며, 서로 다른 방향이고,
    상기 제2 게이트 적층 구조물은 상기 제2 게이트 전극들의 단차들이 상기 관통 영역을 향하는 제1 방향으로 낮아지는 제3 계단 모양을 갖는 제3 계단 영역 및 상기 제2 게이트 전극들의 단차들이 상기 관통 영역을 향하는 제2 방향으로 낮아지는 제4 계단 모양을 갖는 제4 계단 영역을 포함하고,
    상기 제1 게이트 콘택 플러그들은 상기 제1 및 제2 계단 영역들 중 어느 하나의 영역에서 상기 제1 게이트 전극들의 제1 콘택 패드들과 연결되고,
    상기 제2 게이트 콘택 플러그들은 상기 제3 및 제4 계단 영역들 중 어느 하나의 영역에서 상기 제2 게이트 전극들의 제2 콘택 패드들과 연결되는 3차원 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제2 게이트 적층 구조물 상에 배치되며 서로 이격되며 적층된 제3 게이트 전극들을 포함하는 제3 게이트 적층 구조물 및
    상기 제3 게이트 전극들과 연결되는 제3 게이트 콘택 플러그들을 더 포함하고,
    상기 제3 게이트 적층 구조물은 상기 제3 게이트 전극들의 단차들이 상기 관통 영역을 향하는 제1 방향으로 낮아지는 제5 계단 모양을 갖는 제5 계단 영역 및 상기 제1 게이트 전극들의 단차들이 상기 관통 영역을 향하는 제2 방향으로 낮아지는 제6 계단 모양을 갖는 제6 계단 영역을 포함하고,
    상기 제3 게이트 콘택 플러그들은 상기 제5 및 제6 계단 영역들 중 어느 하나의 영역에서 상기 제3 게이트 전극들의 제3 콘택 패드들과 연결되는 3차원 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 및 제2 게이트 적층 구조물을 관통하며 상기 제1 방향으로 연장되는 주 분리 구조물들을 더 포함하고,
    상기 관통 영역은 상기 주 분리 구조물들 사이에 배치되는 3차원 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 주 분리 구조물들 사이에 배치되고 상기 제1 방향에서 이격된 부분들을 가지는 보조 분리 구조물을 더 포함하고,
    상기 보조 분리 구조물의 일부분은 상기 제1 및 제2 콘택 패드를 관통하는 3차원 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 수직 채널 구조물들은 상기 제1 게이트 적층 구조물을 관통하는 제1 수직 채널 구조물 및 상기 제2 게이트 적층 구조물을 관통하는 제2 수직 채널 구조물을 포함하고,
    상기 제1 및 제2 수직 채널 구조물들은 각각 채널 반도체 층을 포함하는 3차원 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제3 계단 영역의 상기 제2 게이트 전극들의 단차들은 상기 제1 계단 영역의 상기 제1 게이트 전극들의 단차들과 상기 수직 방향에서 중첩하지 않고,
    상기 제4 계단 영역의 상기 제2 게이트 전극들의 단차들은 상기 제2 계단 영역의 상기 제1 게이트 전극들의 단차들과 상기 수직 방향에서 중첩하는 3차원 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 관통 영역을 지나며 상기 베이스 기판 아래의 주변 회로와 전기적으로 연결되는 주변 콘택 플러그들; 및
    상기 게이트 콘택 플러그들과 상기 주변 콘택 플러그들을 전기적으로 연결하는 연결 배선들;을 더 포함하는 3차원 반도체 메모리 소자.
  8. 베이스 기판 상의 메모리 셀 어레이 영역들;
    상기 메모리 셀 어레이 영역들 사이의 제1 내측 계단 영역 및 제2 내측 계단 영역;
    상기 제1 및 제2 내측 계단 영역들 사이의 브릿지 영역;
    상기 메모리 셀 어레이 영역들에 적층되고 상기 제1 및 제2 내측 계단 영역으로 각각 제1 방향을 따라 연장되는 제1 및 제2 워드 라인들을 포함하는 게이트 적층 구조물;
    상기 브릿지 영역에서 상기 게이트 적층 구조물을 관통하는 관통 영역;
    상기 제1 내측 계단 영역에 배치되고, 상기 제1 워드 라인들과 연결되는 제1 게이트 콘택 플러그들; 및
    상기 제2 내측 계단 영역에 배치되고, 상기 제2 워드 라인들과 연결되는 제2 게이트 콘택 플러그들을 포함하되,
    각각의 상기 제1 및 제2 워드 라인들은 상기 메모리 셀 어레이 영역들로부터 연장되어 상기 브릿지 영역에서 연결되고,
    상기 제1 내측 계단 영역에 배치된 상기 게이트 적층 구조물의 상기 제1 워드 라인들 중 최하부 워드 라인의 상기 제1 방향의 길이는 상기 제2 내측 계단 영역에 배치된 상기 게이트 적층 구조물의 상기 제2 워드 라인들 중 최하부 워드 라인의 상기 제1 방향의 길이와 다르고,
    상기 제1 게이트 콘택 플러그들 중 높이가 가장 작은 상기 제1 게이트 콘택 플러그의 높이는 상기 제2 게이트 콘택 플러그들 중 높이가 가장 작은 상기 제2 게이트 콘택 플러그의 높이보다 큰 3차원 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 제2 내측 계단 영역에 배치된 상기 게이트 적층 구조물의 상기 제2 워드 라인들 중 최하부 워드 라인의 상기 제1 방향의 길이는 상기 제2 내측 계단 영역에 배치된 상기 게이트 적층 구조물의 상기 제1 워드 라인들 중 최상부 워드라인의 상기 제1 방향의 길이보다 큰 3차원 반도체 메모리 소자.
  10. 제8항에 있어서,
    상기 게이트 적층 구조물은 상기 베이스 기판 상에 적층된 제1 게이트 적층 구조물 및 제2 게이트 적층 구조물을 포함하고,
    상기 제1 게이트 적층 구조물의 상기 제1 워드 라인들은 상기 제1 및 제2 내측 계단 영역들에서 계단 모양으로 배열되는 제1 콘택 패드들을 제공하고, 상기 제2 게이트 적층 구조물의 상기 제2 워드 라인들은 상기 제2 내측 계단 영역에서 계단 모양으로 배열되는 제2 콘택 패드들을 제공하고,
    상기 제1 내측 계단 영역에서 상기 제2 콘택 패드들은 상기 제1 방향에서 상기 제1 콘택 패드들과 이격되고, 상기 제2 내측 계단 영역에서 상기 제2 콘택 패드들은 상기 제1 콘택 패드들과 중첩하는 3차원 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 베이스 기판 하부에 배치되는 하부 기판;
    상기 하부 기판과 상기 베이스 기판 사이에 배치되며, 주변 회로를 포함하는 하부 구조물;
    상기 베이스 기판을 관통하는 갭필 절연 층을 더 포함하되,
    상기 갭필 절연 층은 상기 관통 영역과 중첩하는 3차원 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 관통 영역 및 상기 갭필 절연 층을 지나며 상기 주변 회로와 전기적으로 연결되는 하나 또는 복수의 주변 콘택 플러그들;
    상기 제1 및 제2 게이트 콘택 플러그들과 상기 하나 또는 복수의 주변 콘택 플러그들을 전기적으로 연결하는 하나 또는 복수의 연결 배선들을 더 포함하는 3차원 반도체 메모리 소자.
  13. 제10항에 있어서,
    상기 제1 및 제2 콘택 패드들은 상기 관통 영역을 향하는 방향으로 낮아지는 계단 모양으로 배열되는 3차원 반도체 메모리 소자.
  14. 제8항에 있어서,
    동일 평면에서, 상기 관통 영역은 하나의 워드 라인에 의해 둘러싸이는 3차원 반도체 메모리 소자.
  15. 제8항에 있어서,
    상기 게이트 적층 구조물은 상기 워드 라인들 상의 상부 선택 라인들을 더 포함하되,
    상기 상부 선택 라인들은 상기 메모리 셀 어레이 영역들 내에 각각 배치되며 상기 내측 계단 영역에서 서로 이격되는 3차원 반도체 메모리 소자.
  16. 제10항에 있어서,
    상기 메모리 셀 어레이 영역들 내의 상기 게이트 적층 구조물을 관통하는 수직 채널 구조물들을 더 포함하되,
    상기 수직 채널 구조물들은 상기 제1 게이트 적층 구조물을 관통하는 제1 수직 채널 구조물 및 상기 제2 게이트 적층 구조물을 관통하는 제2 수직 채널 구조물을 포함하고,
    상기 제1 수직 채널 구조물의 상단은 상기 제2 수직 채널 구조물의 하단과 접촉하는 3차원 반도체 메모리 소자.
  17. 베이스 기판 상에 적층되는 제1 게이트 적층 구조물 및 제2 게이트 적층 구조물;
    상기 제1 및 제2 게이트 적층 구조물을 관통하며 상기 제1 및 제2 게이트 적층 구조물에 의해 둘러싸이는 관통 영역; 및
    상기 제1 및 제2 게이트 적층 구조물들과 각각 연결되는 제1 및 제2 게이트 콘택 플러그들을 포함하되,
    상기 제1 및 제2 게이트 적층 구조물은 제1 및 제2 워드 라인들을 포함하고,
    상기 제1 게이트 적층 구조물의 상기 제1 워드 라인들은 상기 관통 영역을 둘러싸며 상기 관통 영역을 향해 낮아지는 계단 모양으로 배열되는 제1 패드들을 포함하는 제1 계단 영역을 포함하고, 상기 제2 게이트 적층 구조물의 상기 제2 워드 라인들은 상기 관통 영역을 둘러싸며 상기 관통 영역을 향해 낮아지는 계단 모양으로 배열되는 제2 패드들을 포함하는 제2 계단 영역을 포함하고,
    상기 제1 게이트 콘택 플러그들은 상기 제1 워드 라인들과 각각 연결되도록 상기 관통 영역의 일측 상의 상기 제1 계단 영역 위에 배치되고,
    상기 제2 게이트 콘택 플러그들은 상기 제2 워드 라인들과 각각 연결되도록 상기 관통 영역의 타측 상의 상기 제2 계단 영역 위에 배치되는 3차원 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 제1 및 제2 게이트 적층 구조물을 관통하며 상기 베이스 기판의 표면과 수평한 제1 방향으로 연장되는 주 분리 구조물들; 및
    상기 주 분리 구조물들 사이에 배치되고 상기 제1 방향에 수직한 제2 방향에서 이격된 보조 분리 구조물들;을 더 포함하고,
    상기 관통 영역은 상기 주 분리 구조물들 사이에 배치되고,
    상기 보조 분리 구조물들의 적어도 일부는 상기 제1 및 제2 패드를 관통하는 3차원 반도체 메모리 소자.
  19. 제17항에 있어서,
    상기 베이스 기판 하부에 배치되는 하부 기판;
    상기 하부 기판과 상기 베이스 기판 사이에 배치되며, 주변 회로를 포함하는 하부 구조물;
    상기 베이스 기판을 관통하며 상기 관통 영역과 중첩하는 갭필 절연 층;
    상기 관통 영역 및 상기 갭필 절연 층을 지나며 상기 주변 회로와 전기적으로 연결되는 주변 콘택 플러그; 및
    상기 주변 콘택 플러그와 상기 제1 및 제2 게이트 콘택 플러그들을 전기적으로 연결하는 게이트 연결 배선을 더 포함하는 3차원 반도체 메모리 소자.
  20. 제17항에 있어서,
    상기 제1 및 제2 게이트 적층 구조물들을 관통하는 수직 채널 구조물들을 더 포함하되,
    상기 수직 채널 구조물들은 상기 베이스 기판의 표면과 수직한 방향으로 연장되는 게이트 유전체 및 상기 베이스 기판의 표면과 수직한 방향으로 연장되며 상기 제1 및 제2 게이트 적층 구조물들과 상기 게이트 유전체 사이에 배치되는 채널 반도체 층을 포함하는 3차원 반도체 메모리 소자.
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