CN110600481A - 三维半导体存储器件 - Google Patents

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金俊亨
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Abstract

提供了一种三维半导体存储器件。所述三维半导体存储器件包括：设置在基底上并且在垂直于基底的表面的方向上堆叠的第一栅极堆叠结构和第二栅极堆叠结构，第一栅极堆叠结构和第二栅极堆叠结构包括彼此间隔地堆叠的栅电极；穿过第一栅极堆叠结构和第二栅极堆叠结构并被第一栅极堆叠结构和第二栅极堆叠结构围绕的贯穿区域；以及穿过第一栅极堆叠结构和第二栅极堆叠结构的垂直沟道结构，其中，第一栅极堆叠结构具有与贯穿区域相邻并且被布置成阶梯形状的第一接触焊盘，第二栅极堆叠结构具有与贯穿区域相邻并且被布置成阶梯形状的第二接触焊盘，第二接触焊盘中的至少一部分第二接触焊盘在贯穿区域的一侧与第一接触焊盘交叠。

Description

三维半导体存储器件
相关申请的交叉引用
本申请要求于2018年6月12日在韩国知识产权局提交的韩国专利申请No.10-2018-0067714的优先权的权益，该申请的全部公开内容以引用的方式合并于本申请中。
技术领域
本公开涉及半导体器件，更具体地，涉及包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件。
背景技术
已经开发了包括在与半导体衬底的表面垂直的方向上堆叠的栅电极的半导体器件。为了增大半导体器件的集成度，可以增加堆叠的栅电极的数目。随着集成度增大，在与半导体衬底的表面垂直的方向上堆叠的栅电极的数目逐渐增加，在将栅电极连接到外围电路的情况下，出现缺陷的数目也在增加。
发明内容
本公开的一个方面提供了一种三维半导体存储器件。
本公开的一个方面提供了一种有利于高度集成的三维半导体存储器件。
根据示例性实施例，本公开涉及一种三维半导体存储器件，包括：设置在基底上并且在垂直于所述基底的表面的方向上堆叠的第一栅极堆叠结构和第二栅极堆叠结构，所述第一栅极堆叠结构和所述第二栅极堆叠结构分别包括在垂直于所述基底的表面的方向上彼此间隔地堆叠的第一栅电极和第二栅电极；穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构并被所述第一栅极堆叠结构和所述第二栅极堆叠结构围绕的贯穿区域；以及穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构的垂直沟道结构，其中，所述第一栅极堆叠结构具有与所述贯穿区域相邻并且被布置成第一阶梯形状的第一接触焊盘，所述第二栅极堆叠结构具有与所述贯穿区域相邻并且被布置成第二阶梯形状的第二接触焊盘，并且其中，当从所述三维半导体存储器件的俯视图中观察时，所述第二接触焊盘中的一部分第二接触焊盘在所述贯穿区域的一侧与所述第一接触焊盘交叠。
根据示例性实施例，本公开涉及一种三维半导体存储器件，包括：设置在基底上的存储单元阵列区域；位于所述存储单元阵列区域之间的第一内阶梯区域和第二内阶梯区域；位于所述第一内阶梯区域与所述第二内阶梯区域之间的桥接区域；栅极堆叠结构，所述栅极堆叠结构包括堆叠在所述存储单元阵列区域中并在第一方向上纵长地延伸到所述第一内阶梯区域和所述第二内阶梯区域的第一字线和第二字线，所述第一方向平行于所述基底的表面；以及在所述桥接区域中穿过所述栅极堆叠结构的贯穿区域，其中，所述第一字线和所述第二字线分别从所述多个存储单元阵列区域纵长地延伸并在所述桥接区域中彼此连接，并且其中，设置在所述第一内阶梯区域中的所述栅极堆叠结构在所述第一方向上的长度与设置在所述第二内阶梯区域中的所述栅极堆叠结构在所述第一方向上的长度不同。
根据示例性实施例，本公开涉及一种三维半导体存储器件，包括：堆叠在基底上的第一栅极堆叠结构和第二栅极堆叠结构；以及穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构并被所述第一栅极堆叠结构和所述第二栅极堆叠结构围绕的贯穿区域，其中，所述第一栅极堆叠结构和所述第二栅极堆叠结构分别包括第一字线和第二字线，其中，所述第一栅极堆叠结构的所述第一字线包括围绕所述贯穿区域并且被设置成朝向所述贯穿区域降低的第一阶梯形状的第一接触焊盘，所述第二栅极堆叠结构的所述第二字线包括围绕所述贯穿区域并且被设置成朝向所述贯穿区域降低的第二阶梯形状的第二接触焊盘，并且其中，所述第二接触焊盘覆盖所述第一接触焊盘中的一部分第一接触焊盘。
附图说明
根据以下结合附图的详细描述将更清楚地理解本公开的上述以及其他方面、特征和优点，其中：
图1是根据示例性实施例的三维半导体存储器件的示意性框图；
图2是概念性地示出了根据示例性实施例的三维半导体存储器件的存储单元阵列区域的电路图；
图3是示意性地示出了根据示例性实施例的三维半导体存储器件的俯视图；
图4至图6是示意性地示出了根据示例性实施例的三维半导体存储器件的截面图；
图7和图8是示意性地示出了根据示例性实施例的三维半导体存储器件的一部分的截面图；
图9和图10分别是示意性地示出了根据示例性实施例的三维半导体存储器件的俯视图和截面图；
图11至图14是示意性地示出了根据示例性实施例的三维半导体存储器件的俯视图；
图15是示意性地示出了根据示例性实施例的三维半导体存储器件的截面图；
图16是示意性地示出了根据示例性实施例的三维半导体存储器件的截面图；以及
图17是示意性地示出了根据示例性实施例的三维半导体存储器件的截面图。
具体实施方式
在下文中，将参考附图描述示例性实施例。
图1是根据示例性实施例的三维半导体存储器件的示意性框图。
参考图1，根据示例性实施例的三维半导体存储器件10可以包括存储单元阵列区域20和控制逻辑区域30。存储单元阵列区域20可以包括多个存储块BLK，并且每个存储块BLK可以包括多个存储单元。控制逻辑区域30可以包括行译码器32、页面缓冲器34和控制电路36。
存储单元阵列区域20中的多个存储单元可以经由串选择线SSL、多条字线WL和接地选择线GSL连接到行译码器32，并且可以经由位线BL连接到页面缓冲器34。
行译码器32可以对从控制电路36接收的输入地址进行译码，以生成并传送字线WL的驱动信号。行译码器32可以响应于控制电路36的控制，将由控制电路36中的电压产生电路产生的字线电压分别提供给字线WL中的所选字线和字线WL中的未选字线。
页面缓冲器34可以经由位线BL连接到存储单元阵列区域20，以读取存储在存储单元中的信息或者将信息写入存储单元以进行存储。页面缓冲器34可以根据操作模式，临时存储要存储在存储单元中的数据或存储在存储单元中的感测数据。页面缓冲器34可以包括列译码器(未示出)和读出放大器(未示出)。
列译码器可以选择性地激活存储单元阵列区域20的位线BL。读出放大器可以感测在读取操作期间由列译码器选择的位线BL的电压，以读取存储在所选存储单元中的数据。控制电路36可以控制行译码器32和页面缓冲器34的操作。控制电路36可以接收从外部源(未示出)传送的控制信号和外部电压，并且可以根据所接收的控制信号来操作。控制电路36可以包括使用外部电压产生用于内部操作的电压(例如编程电压、读取电压、擦除电压等)的电压产生电路。控制电路36可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。此外，控制电路36可以包括输入/输出电路。输入/输出电路可以在编程操作中接收数据DATA，将数据传送到页面缓冲器34，并且在读取操作中输出从页面缓冲器34接收到的数据DATA。
将参照图2说明图1所示的三维半导体存储器件(例如，图1中的三维半导体存储器件10)的存储单元阵列区域(例如，图1中的存储单元阵列区域20)的每个存储块BLK的电路的示例性实施例。图2可以是概念性地示出存储单元阵列区域(例如，图1中的存储单元阵列区域20)的示例的电路图。
参照图2，存储单元阵列区域(例如，图1中的存储单元阵列区域20)的每个存储块BLK可以包括彼此串联连接的存储单元MC，以及串联连接在在存储单元MC的两端的第一选择晶体管ST1和第二选择晶体管ST2。
第一选择晶体管ST1和第二选择晶体管ST2以及位于第一选择晶体管ST1与第二选择晶体管ST2之间的存储单元MC可以构成存储串S。彼此串联连接的存储单元MC的栅极端子可以分别连接到用于选择存储单元MC的字线WL。
第一选择晶体管ST1的栅极端子可以连接到第一选择线SL1，并且源极端子可以连接到公共源极线CSL。第二选择晶体管ST2的栅极端子可以连接到第二选择线SL2，并且第二选择晶体管ST2的源极端子可以连接到存储单元MC的漏极端子。
在一个实施例中，第一选择晶体管ST1可以是接地选择晶体管，第二选择晶体管ST2可以是串选择晶体管。第一选择线SL1可以是图1中的接地选择线(例如，图1中的接地选择线GSL)，第二选择线SL2可以是图1中的串选择线(例如，图1中的串选择线SSL)。
尽管图2示出了第一选择晶体管ST1和第二选择晶体管ST2分别连接到彼此串联连接的存储单元MC的结构，但是多个第一选择晶体管ST1或多个第二选择晶体管ST2可以连接到彼此串联连接的存储单元MC。
在一个示例性实施例中，可以在字线WL中的最下面的字线与第一选择线SL1之间设置第一伪线DL1，可以在字线WL中的最上面的字线与第二选择线SL2之间设置第二伪线DL2。在一些实施例中，可以在字线WL中的最下面的字线与第一选择线SL1之间设置多条第一伪线DL1，可以在字线WL中的最上面的字线与第二选择线SL2之间设置多条第二伪线DL2。
存储器件中的伪线(例如，伪字线)无法有效地传输外部设备使用的数据。例如，伪线可能不与正常存储单元的栅极电连接，或者如果伪栅极线电连接到伪存储单元的栅极，则这种伪栅极线可能不会被激活，或者如果被激活，可能不会将这种伪存储单元中的任何数据传送到存储器件外部的源或者不会被这种伪存储单元中的任何数据使用。
第二选择晶体管ST2的漏极端子可以连接到位线BL。当通过第二选择线SL2向第二选择晶体管ST2的栅极端子施加信号时，通过位线BL施加的信号可以被传送到彼此串联连接的存储单元MC，由此可以执行数据读取操作和数据写入操作。此外，通过施加穿过衬底的预定擦除电压，可以执行擦除操作，以擦除记录在存储单元MC中的数据。
根据示例性实施例的半导体器件可以包括至少一个伪串DS。伪串DS可以是包括与位线BL电隔离的伪沟道的伪存储单元的串。
图3是示意性地示出了根据示例性实施例的三维半导体存储器件的俯视图，图4至图6是示意性地示出了根据示例性实施例的三维半导体存储器件的截面图。在图4至图6中，图4是示意性地示出了沿图3中的线I-I’截取的区域的截面图，图5是示意性地示出了沿图3中的线II-II’截取的区域的截面图，图6是示意性地示出了沿图3中的线III-III’截取的区域的截面图。
参照图3、图4、图5和图6，包括外围电路107的下部结构110可以设置在下部衬底105上。下部衬底105可以是半导体衬底，该半导体衬底可以由诸如单晶硅等的半导体材料形成。
下部结构110可以包括覆盖外围电路107的下部绝缘体109。外围电路107可以是可以形成在图1所示的控制逻辑区域(例如，图1中的控制逻辑区域30)中的电路。外围电路107可以包括电连接外围晶体管的外围布线。下部绝缘体109可以由诸如氧化硅的绝缘材料形成。
基底(base substrate)115可以设置在下部结构110上。基底115可以是可以由诸如多晶硅的半导体材料形成的半导体衬底。基底115可以是上部衬底。
间隙填充绝缘层117可以设置在穿过基底115的孔117h中。间隙填充绝缘层117可以穿过基底115的至少一部分。间隙填充绝缘层117可以由诸如氧化硅的绝缘材料形成。在一些实施例中，间隙填充绝缘层117的底表面可以与基底115的底表面共面，间隙填充绝缘层117的顶表面可以与基底115的顶表面共面。间隙填充绝缘层117的底表面可以与下部结构110的顶表面(例如，下部绝缘体109的顶表面)接触。
本文所使用的诸如“相同”、“相等”、“平面”或“共面”的术语，当涉及取向、布局、位置、形状、尺寸、数量或其他度量时，不一定意味着完全相同的取向、布局、位置、形状、尺寸、数量或其他度量，而是旨在包括在例如由于制造工艺而可能出现的在可接受的变化范围内的几乎相同的取向、布局、位置、形状、尺寸、数量或其他度量。
存储单元阵列区域MA1和MA2可以沿第一方向(X方向)顺序地布置在基底115上，第一方向平行于基底115的表面。存储单元阵列区域MA1和MA2可以包括第一存储单元阵列区域MA1和第二存储单元阵列区域MA2。第一存储单元阵列区域MA1和第二存储单元阵列区域MA2均可以对应于图1中描述的存储单元阵列区域20。
第一内阶梯区域C_ST1和第二内阶梯区域C_ST2可以布置在第一存储单元阵列区域MA1与第二存储单元阵列区域MA2之间。桥接区域BG可以设置在第一内阶梯区域C_ST1与第二内阶梯区域C_ST2之间。面向第一内阶梯区域C_ST1的第一外阶梯区域E_ST1可以设置有位于第一外阶梯区域E_ST1与第一内阶梯区域C_ST1之间的第一存储单元阵列区域MA1。因此，第一存储单元阵列区域MA1可以设置在第一内阶梯区域C_ST1与第一外阶梯区域E_ST1之间。面向第二内阶梯区域C_ST2的第二外阶梯区域E_ST2可以设置有位于第二外阶梯区域E_ST2与第二内阶梯区域C_ST2之间的第二存储单元阵列区域MA2。因此，第二存储单元阵列区域MA2可以设置在第二内阶梯区域C_ST2与第二外阶梯区域E_ST2之间。
在一个实施例中，第一外阶梯区域E_ST1、第一存储单元阵列区域MA1、第一内阶梯区域C_ST1、桥接区域BG、第二内阶梯区域C_ST2、第二存储单元阵列区域MA2和第二外阶梯区域E_ST2可以沿第一方向(X方向)顺序布置。
伪阶梯区域D_ST可以设置在平面上，使得伪阶梯区域D_ST被彼此相对地布置在垂直于第一方向(X方向)并且平行于基底115的表面的第二方向(Y方向)上。第一存储单元阵列区域MA1和第二存储单元阵列区域MA2、第一外阶梯区域E_ST1、第一内阶梯区域C_ST1、桥接区域BG、第二内阶梯区域C_ST2和第二外阶梯区域E_ST2可以布置在伪阶梯区域D_ST之间。存储块BLK可以设置在伪阶梯区域D_ST之间。
栅极堆叠结构GS可以设置在多个存储单元阵列区域(例如，第一存储单元阵列区域MA1和第二存储单元阵列区域MA2)中，并且可以纵长地延伸到第一外阶梯区域E_ST1和第二外阶梯区域E_ST2以及第一内阶梯区域C_ST1和第二内阶梯区域C_ST2。设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中的栅极堆叠结构GS可以在桥接区域BG中彼此连接。穿过栅极堆叠结构GS的贯穿区域TH可以设置在桥接区域BG中。每个贯穿区域TH可以被栅极堆叠结构GS围绕。例如，贯穿区域TH可以在第三方向(Z方向)上穿过栅极堆叠结构GS，并且可以在第一方向和第二方向(X方向和Y方向)上被栅极堆叠结构GS围绕。在同一平面上，贯穿区域TH可以被一个中间栅电极G_M(即一条字线WL)围绕。贯穿区域TH可以设置在与间隙填充绝缘层117交叠的位置。例如，贯穿区域TH可以沿第三方向(Z方向)设置在间隙填充绝缘层117上方。贯穿区域TH可以包括绝缘材料。
辅助贯穿区域TH’可以与贯穿区域TH相邻地设置在第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中并且穿过栅极堆叠结构GS。例如，辅助贯穿区域TH’可以设置在贯穿区域TH的沿第一方向(X方向)的两侧。在一些实施例中，从俯视图看(例如，从Z方向看)，辅助贯穿区域TH’可以以贯穿区域TH的纵轴为中心。辅助贯穿区域TH’可以包括绝缘材料。
栅极堆叠结构GS可以包括沿着垂直于基底115的表面的第三方向(Z方向)顺序地堆叠在基底115上的第一栅极堆叠结构GS1和第二栅极堆叠结构GS2。栅极堆叠结构GS可以包括在垂直于基底115的表面的第三方向(Z方向)上彼此间隔开的栅电极G_L、G_M和G_U。栅电极G_L、G_M和G_U可以包括下部栅电极G_L、设置在下部栅电极G_L上的中间栅电极G_M和设置在中间栅电极G_M上的上部栅电极G_U。第一栅极堆叠结构GS1可以包括在第三方向(Z方向)上彼此间隔开的下部栅电极G_L和第一组中间栅电极G_M。第二栅极堆叠结构GS2可以包括在第三方向(Z方向)上彼此间隔开的第二组中间栅电极G_M和上部栅电极G_U。在一个实施例中，上部栅电极G_U可以包括在第三方向(Z方向)上彼此间隔开的多个电极。
栅电极G_L、G_M和G_U可以由包括掺杂多晶硅、诸如氮化钛的金属氮化物和诸如钨的金属中的至少一种的导电材料形成。
上部栅电极G_U可以在第一方向和/或第二方向(X方向和/或Y方向)上彼此间隔开，并且在上部栅电极G_U之间具有贯穿区域TH。上部栅电极G_U可以分别设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中，并且可以不电连接到彼此。设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中的中间栅电极G_M和下部栅电极G_L可以在桥接区域BG中彼此电连接。中间栅电极G_M和下部栅电极G_L可以沿第一方向和第二方向(X方向和Y方向)围绕贯穿区域TH。
下部栅电极G_L可以是如图2中所述的第一选择线(例如，图2中的第一选择线SL1)，上部栅电极G_U可以是如图2中所述的第二选择线(例如，图2中的第二选择线SL2)。中间栅电极G_M可以是如图2中所述的字线(例如，图2中的字线WL)。在下文中，可以通过用字线(例如，图2中的字线WL)替换中间栅电极G_M，来说明或理解对中间栅电极G_M的描述。
可以设置沿第一方向(X方向)纵长地延伸的主分隔结构MS。主分隔结构MS可以沿第三方向(Z方向)穿过栅极堆叠结构GS以接触基底115。当从俯视图看时，主分隔结构MS可以是沿第一方向(X方向)彼此平行的线形，并且可以在第二方向(Y方向)上分割栅极堆叠结构GS。例如，沿第二方向(Y方向)纵长地延伸的主分隔结构MS可以在第二方向(Y方向)上分割第一栅极堆叠结构GS1，并且在第二方向(Y方向)上分割第二栅极堆叠结构GS2。栅极堆叠结构GS可以具有沿第一方向(X方向)纵长地延伸的线形，并且可以在第二方向(Y方向)上被主分隔结构MS分割。
在一个实施例中，贯穿区域TH和辅助贯穿区域TH’可以布置在相邻的主分隔结构MS之间。
在一个实施例中，如图3所示，在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中的每一个存储单元阵列区域中，存储块BLK可以设置在一对彼此相邻的主分隔结构MS之间。因此，主分隔结构MS可以用于将存储块BLK彼此分隔。可以为每个存储块BLK设置一个贯穿区域TH，并且可以为每个存储块BLK布置两个辅助贯穿区域TH’。
可以在相邻的主分隔结构MS之间设置一个辅助分隔结构SS。辅助分隔结构SS还可以沿第三方向(Z方向)穿过栅极堆叠结构GS以接触基底115。辅助分隔结构SS可以包括沿第一方向(X方向)顺序布置的多个部分。例如，辅助分隔结构SS可以包括沿第一方向(X方向)纵长地延伸并与第一存储单元阵列区域MA1和第二存储单元阵列区域MA2相交的存储分隔部分SSm。另外，辅助分隔结构SS可以包括边缘分隔部分SSe，边缘分隔部分Sse的端部面向存储分隔部分SSm的端部并与存储分隔部分SSm的端部间隔开。沿第一方向(X方向)纵长地延伸的边缘分隔部分SSe可以设置在第一外阶梯区域E_ST1和第二外阶梯区域E_ST2中。此外，辅助分隔结构SS可以包括中间分隔部分SSc1和SSc2，中间分隔部分SSc1和SSc2端部面向存储分隔部分SSm的端部并与存储分隔部分SSm的端部间隔开。沿第一方向(X方向)纵长地延伸的中间分隔部分SSc1和SSc2可以设置在第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中。中间分隔部分SSc1和SSc2可以包括设置在第一内阶梯区域C_ST1中的第一中间分隔部分SSc1和设置在第二内阶梯区域C_ST2中的第二中间分隔部分SSc2。在第一方向(X方向)上，第二内阶梯区域C_ST2的宽度可以比第一内阶梯区域C_ST1的宽度窄。在第一方向(X方向)上，第二中间分隔部分SSc2的长度可以比第一中间分隔部分SSc1的长度短。在第一方向(X方向)上，设置在第二内阶梯区域C_ST2中的栅极堆叠结构GS的长度可以比设置在第一内阶梯区域C_ST1中的栅极堆叠结构GS的长度短。
存储分隔部分SSm可以在第一方向和第二方向(X方向和Y方向)上围绕辅助贯穿区域TH’，并延伸到第一内阶梯区域C_ST1和第二内阶梯区域C_ST2。
在第二方向(Y方向)上彼此间隔开的多个上部栅电极G_U可以设置在一对彼此相邻的主分隔结构MS之间的同一平面上。例如，在一对彼此相邻的主分隔结构MS之间，在一个存储块BLK中，四个上部栅电极G_U可以通过设置在一对主分隔结构MS之间的辅助分隔结构SS和设置在辅助分隔结构SS与主分隔结构MS之间的绝缘线IL而彼此分隔开。在这种情况下，绝缘线IL可以设置在中间栅电极G_M上，并且可以沿第一方向(X方向)纵长地延伸。
栅极堆叠结构GS可以具有栅极接触焊盘C_Ua、C_Ub、C_Ma、C_Mb、C_La和C_Lb。
栅极接触焊盘C_Ua、C_Ub、C_Ma、C_Mb、C_La和C_Lb可以包括上部栅电极G_U的内上部接触焊盘C_Ua和外上部接触焊盘C_Ub、中间栅电极G_M的内中间接触焊盘C_Ma和外中间接触焊盘C_Mb以及下部栅电极G_L的内下部接触焊盘C_La和外下部接触焊盘C_Lb。例如，上部栅电极G_U可以具有位于第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中的内上部接触焊盘C_Ua，以及位于第一外阶梯区域E_ST1和第二外阶梯区域E_ST2中的外上部接触焊盘C_Ub。中间栅电极G_M可以具有位于第一内阶梯区域C_ST1和第二内阶梯区域C_ST2以及桥接区域BG中的内中间接触焊盘C_Ma，并且具有位于第一外阶梯区域E_ST1和第二外阶梯区域E_ST2中的外中间接触焊盘C_Mb。下部栅电极G_L可以具有位于第一内阶梯区域C_ST1和第二内阶梯区域C_ST2以及桥接区域BG中的内下部接触焊盘C_La，以及位于第一外阶梯区域E_ST1和第二外阶梯区域E_ST2中的外下部接触焊盘C_Lb。
内下部接触焊盘C_La、内中间接触焊盘C_Ma和内上部接触焊盘C_Ua可以形成中间阶梯，这些中间阶梯随着其在朝向贯穿区域TH的方向上延伸而设置在越来越低的竖直高度上。例如，可以包括内下部接触焊盘C_La、内中间接触焊盘C_Ma和内上部接触焊盘C_Ua的中间阶梯可以包括随着中间阶梯沿第一方向(X方向)延伸而在第三方向(Z方向)上设置得更低的阶梯，并且可以包括随着中间阶梯沿第二方向(Y方向)延伸而在第三方向(Z方向)上设置得更低的阶梯。
内中间接触焊盘C_Ma可以包括堆叠在基底115上的第一中间接触焊盘C_Ma1和第二中间接触焊盘C_Ma2。
第一栅极堆叠结构GS1的中间栅电极G_M可以包括第一中间接触焊盘C_Ma1，该第一中间接触焊盘C_Ma1在第一方向和第二方向(X方向和Y方向)上围绕贯穿区域TH，并且被设置成朝向贯穿区域TH的阶梯形状。例如，当从截面图中看时，第一中间接触焊盘C_Ma1可以具有在贯穿区域TH的方向上降低的阶梯形状。第二栅极堆叠结构GS2的中间栅电极G_M可以包括第二中间接触焊盘C_Ma2，该第二中间接触焊盘C_Ma2在第一方向和第二方向(X方向和Y方向)上围绕贯穿区域TH，并且被设置成朝向贯穿区域TH降低的阶梯形状。例如，当从截面图中看时，第二中间接触焊盘C_Ma2可以具有在朝向贯穿区域TH的方向上降低的阶梯形状。此外，第二中间接触焊盘C_Ma2可以覆盖第一中间接触焊盘C_Ma1的一部分。例如，当从俯视图中看时，第二中间接触焊盘C_Ma2可以与第一中间接触焊盘C_Ma1的一部分交叠。
辅助分隔结构SS的一部分(即，设置在第一内阶梯区域C_ST1中的第一中间分隔部分SSc1和设置在第二内阶梯区域C_ST2中的第二中间分隔部分SSc2)可以穿过第一中间接触焊盘C_Ma1和第二中间接触焊盘C_Ma2。例如，第一中间分隔部分SSc1和第二中间分隔部分SSc2均可以沿第一方向(X方向)纵长地延伸。在一些实施例中，第一中间分隔部分SSc1和第二中间分隔部分SSc2均可以将第一中间接触焊盘C_Ma1和第二中间接触焊盘C_Ma2一分为二。
可以由外下部接触焊盘C_Lb、外中间接触焊盘C_Mb和外上部接触焊盘C_Ub构成的边缘阶梯可以包括可以在远离第一存储单元阵列区域MA1和第二存储单元阵列区域MA2的第一方向(X方向)上降低的阶梯。例如，当从截面图中看时，外下部接触焊盘C_Lb、外中间接触焊盘C_Mb和外上部接触焊盘C_Ub可以具有在远离第一存储单元阵列区域MA1和第二存储单元阵列区域MA2的方向上降低的阶梯形状。
中间栅电极G_M和下部栅电极G_L可以用作在同一平面上通过连接部分彼此电连接的单个栅电极，在该连接部分中辅助分隔结构SS在第一方向(X方向)上断开。在一个实施例中，在第二方向(Y方向)上彼此间隔开的下部栅电极G_L可以设置在一对相邻的主分隔结构MS之间的同一平面上。
垂直沟道结构VS可以设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中。垂直沟道结构VS可以设置在基底115上，并且可以穿过栅极堆叠结构GS。垂直沟道结构VS可以包括堆叠在基底115上的第一垂直沟道结构VS1和第二垂直沟道结构VS2。第一垂直沟道结构VS1可以穿过第一栅极堆叠结构GS1，第二垂直沟道结构VS2可以穿过第二栅极堆叠结构GS2。第一垂直沟道结构VS1的下端可以接触基底115。第二垂直沟道结构VS2的下端可以接触第一垂直沟道结构VS1的上端。如图1和图2中所描述的位线BL可以设置在垂直沟道结构VS上。位线接触插塞B_P可以设置在位线BL与垂直沟道结构VS之间。
栅极堆叠结构GS可以电连接到下部结构110中的外围电路107。
在一个实施例中，栅极堆叠结构GS的一部分可以通过第一内阶梯区域C_ST1和第二内阶梯区域C_ST2电连接到外围电路107。
栅极接触插塞G_Pa可以设置在第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中的栅极堆叠结构GS的栅极接触焊盘C_Ua、C_Ma和C_La上。外围接触插塞P_Pa可以设置在外围电路107上。
栅极接触插塞G_Pa中的一部分可以设置在第一栅极堆叠结构GS1的栅极接触焊盘C_Ma和C_La上，栅极接触插塞G_Pa中的另一部分可以设置在第二栅极堆叠结构GS2的接触焊盘C_Ua和C_Ma上。
外围接触插塞P_Pa可以穿过间隙填充绝缘层117和贯穿区域TH或者穿过辅助贯穿区域TH’电连接到外围电路107。例如，外围接触插塞P_Pa可以沿第三方向(Z方向)延伸穿过间隙填充绝缘层117和贯穿区域TH，或者穿过辅助贯穿区域TH’，以接触外围电路107。
将栅极接触插塞G_Pa与外围接触插塞P_Pa电连接的栅极连接布线G_Ia可以设置在栅极接触插塞G_Pa和外围接触插塞P_Pa的上方。
栅极堆叠结构GS的栅电极G_L、G_M和G_U可以通过栅极接触插塞G_Pa、外围接触插塞P_Pa和栅极连接布线G_Ia电连接到外围电路107。
在一个实施例中，栅极堆叠结构GS的一部分可以通过第一外阶梯区域E_ST1和第二外阶梯区域E_ST2电连接到外围电路107。
在一个实施例中，上部栅电极G_U可以通过位于内上部接触焊盘C_Ua上的栅极接触插塞G_Pa、穿过辅助贯穿区域TH’并电连接到外围电路107的外围接触插塞P_Pa、以及电连接栅极接触插塞G_Pa和外围接触插塞P_Pa的栅极连接布线G_Ia，电连接到外围电路107。
在一个实施例中，中间栅电极G_M和下部栅电极G_L的至少一部分可以通过位于内中间接触焊盘C_Ma上的栅极接触插塞G_Pa、穿过贯穿区域TH并电连接到外围电路107的外围接触插塞P_Pa、以及电连接栅极接触插塞G_Pa和外围接触插塞P_Pa的栅极连接布线G_Ia，连接到外围电路107。在第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中，内中间接触焊盘C_Ma可以包括由第一栅极堆叠结构GS1的字线以阶梯形状设置的第一中间接触焊盘C_Ma1和由第二栅极堆叠结构GS2的字线以阶梯形状设置的第二中间接触焊盘C_Ma2。第二中间接触焊盘C_Ma2可以被设置成至少在第二内阶梯区域C_ST2中与第一中间接触焊盘C_Ma1交叠。第二中间接触焊盘C_Ma2也可以被设置成在桥接区域BG中与第一中间接触焊盘C_Ma1交叠。在第一内阶梯区域C_ST1中，第二中间接触焊盘C_Ma2可以在第一方向(X方向)上与第一中间接触焊盘C_Ma1间隔开。
在第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中，第二栅极堆叠结构GS2的接触焊盘C_Ua和C_Ma2可以形成具有相对于基底115的上表面的倾斜角的阶梯结构，该倾斜角与由第一栅极堆叠结构GS1的接触焊盘C_Ma1和C_La形成的阶梯结构的倾斜角相同。
栅极接触插塞G_Pa的一部分(一个或更多个)可以设置在第二内阶梯区域C_ST2中的第二中间接触焊盘C_Ma2上，而栅极接触插塞G_Pa的另一部分(一个或更多个)可以设置在第一内阶梯区域C_ST1中不与的第二中间接触焊盘C_Ma2交叠的第一中间接触焊盘C_Ma1上。
图7是示出了如参考图3至图6所述的垂直沟道结构VS的示例性实施例的示意性截面图。
参照图7以及图3至图6，如上所述，包括栅电极G_L、G_M和G_U的栅极堆叠结构GS可以设置在基底115上。栅极堆叠结构GS可以包括第一栅极堆叠结构GS1和第二栅极堆叠结构GS2。
每个垂直沟道结构VS可以穿过栅极堆叠结构GS。垂直沟道结构VS可以包括穿过第一栅极堆叠结构GS1的第一垂直沟道结构VS1和穿过第二栅极堆叠结构GS2的第二垂直沟道结构VS2。
第一垂直沟道结构VS1可以包括在垂直于基底115的表面的方向上纵长地延伸并穿过第一栅极堆叠结构GS1的绝缘芯层148、覆盖绝缘芯层148的侧表面和底表面的沟道半导体层146、围绕沟道半导体层146的外表面的第一栅极电介质140、以及设置在绝缘芯层148上并电连接到沟道半导体层146的焊盘层150。焊盘层150可以设置在沟道半导体层146的顶表面上，并且可以被第一栅极电介质140围绕。第二垂直沟道结构VS2可以包括在垂直于基底115的表面的方向上纵长地延伸并穿过第二栅极堆叠结构GS2的绝缘芯层148、覆盖绝缘芯层148的侧表面和底表面的沟道半导体层146、围绕沟道半导体层146的外表面的第一栅极电介质140、以及设置在绝缘芯层148上并电连接到沟道半导体层146的焊盘层150。焊盘层150可以设置在沟道半导体层146的顶表面上，并且可以被第一栅极电介质140围绕。
第一垂直沟道结构VS1的沟道半导体层146可以接触基底115的顶表面，第二垂直沟道结构VS2的沟道半导体层146可以接触第一垂直沟道结构VS1的焊盘层150的顶表面。在一些实施例中，第一垂直沟道结构VS1的第一栅极电介质140的底表面可以接触基底115的顶表面，第二垂直沟道结构VS2的第一栅极电介质140的底表面可以接触第一垂直沟道结构VS1的焊盘层150的顶表面。
绝缘材料INS可以设置在栅极堆叠结构GS的上部与下部之间以及各个栅电极G_L、G_M和G_U之间。例如，绝缘材料INS可以设置在上部栅电极G_U上方、下部栅电极G_L下方以及各个相邻的栅电极G_L、G_M与G_U之间。绝缘材料INS可以由氧化硅形成。每个垂直沟道结构VS可以穿过绝缘材料INS，同时穿过栅极堆叠结构GS。例如，绝缘材料INS可以围绕部分垂直沟道结构VS。
在一个实施例中，设置在栅电极G_L、G_M和G_U与垂直沟道结构VS之间的第二栅极电介质168可以设置成在栅电极G_L、G_M和G_U与绝缘材料INS之间延伸。例如，第二栅极电介质168可以围绕栅电极G_L、G_M和G_U中的每一个栅电极。
沟道半导体层146可以电连接到基底115。沟道半导体层146可以由诸如硅等半导体材料形成。焊盘层150可以由具有N型导电性的掺杂多晶硅形成。绝缘芯层148可以由诸如氧化硅等绝缘材料形成。
第一栅极电介质140可以包括隧道电介质144、信息存储层143和阻挡电介质142。信息存储层143可以设置在隧道电介质144与阻挡电介质142之间。隧道电介质144可以靠近沟道半导体层146，阻挡电介质142可以靠近栅极堆叠结构GS。例如，隧道电介质144可以围绕沟道半导体层146的外表面，信息存储层143可以围绕隧道电介质144的外表面，阻挡电介质142可以围绕信息存储层143的外表面。第二栅极电介质168可以设置在阻挡电介质142与栅电极G_L、G_M和G_U之间。
隧道电介质144可以包括氧化硅和/或掺杂杂质的氧化硅。阻挡电介质142可以包括氧化硅和/或高电介质。信息存储层143可以是设置在沟道半导体层146与中间栅电极G_M之间的用于存储信息的层。例如，信息存储层143可以由能够捕获和保留从沟道半导体层146通过隧道电介质层144注入的电子的材料(例如氮化硅)形成。第二栅极电介质168可以包括例如AlO等高电介质。
信息存储层143可以将信息存储在栅极堆叠结构GS中面向中间栅电极G_M的区域中，该中间栅电极G_M可以对应于图1和图2中所示的字线WL(例如，图1和图2中的字线WL)。可以将信息存储在垂直沟道结构VS内的信息存储层143中的区域可以被布置在垂直于基底115的表面的方向上，并且可以构成图2所示的存储单元MC。
沟道半导体层146可以直接连接到基底115，但是所公开的实施例不限于此。
图8可以是示出了如参照图3至图6所描述的主分隔结构MS的示例性实施例的示意性截面图。
参照图8以及图3至图6，栅极堆叠结构GS可以包括栅电极G_L、G_M和G_U，并且每个主分隔结构MS可以穿过栅极堆叠结构GS的栅电极G_L、G_M和G_U，如以上参照图3至图6所描述的。
绝缘材料INS可以设置在栅极堆叠结构GS的上部和下部的上方和下方，以及各个栅电极G_L、G_M和G_U之间。每个主分隔结构MS可以穿过栅极堆叠结构GS的栅电极G_L、G_M和G_U以及绝缘材料INS。第二栅极电介质168可以被设置成在栅电极G_L、G_M和G_U与绝缘材料INS之间延伸。
每个主分隔结构MS可以包括导电图案176和覆盖导电图案176的侧表面的间隔物174。间隔物174的高度可以与导电图案176的高度相同。间隔物174可以由诸如氧化硅和氮化硅等绝缘材料形成。间隔物174可以将导电图案176与栅极堆叠结构GS间隔开。导电图案176可以由包含掺杂多晶硅、诸如氮化钛等金属氮化物或诸如钨等金属中的至少一种的导电材料形成。在一个实施例中，辅助分隔结构(例如，图3至图6中的辅助分隔结构SS)可以由与主分隔结构MS相同的结构和相同的材料形成。
杂质区域172可以被设置在主分隔结构MS的下部的基底115中。例如，杂质区域172的上部可以是凹陷的，并且间隔物174和导电图案176可以接触凹陷部分中的杂质区域172。杂质区域172可以具有N型导电性，并且基底115的与杂质区域172相邻的部分可以具有P型导电性。导电图案176和杂质区域172可以是图2中描述的公共源极线CSL。
图9和图10分别是示意性地示出了根据示例性实施例的三维半导体存储器件的俯视图和截面图。在图9和图10中，将省略对与图3和图4相同的部分的描述，而将仅简要描述其他部分。
参照图9和图10，以与图3和图4的三维半导体存储器件不同的方式，在该实施例中可以不形成辅助贯穿区域TH’。
与图3和图4的三维半导体存储器件的第一内连接区域C_ST1和第二内连接区域C_ST2相比，第一内连接区域C_ST1和第二内连接区域C_ST2在第一方向(X方向)上的宽度可以变窄。此外，与图3和图4的三维半导体存储器件的第一存储单元阵列区域MA1和第二存储单元阵列区域MA2相比，第一存储单元阵列区域MA1和第二存储单元阵列区域MA2在第一方向(X方向)上的宽度可以变宽。在一些实施例中，与图3和图4的三维半导体存储器件相比，可以增加设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中的垂直沟道结构VS的数目。
图11至图14是示意性地示出了根据示例性实施例的三维半导体存储器件的俯视图。在图11至图14中，将省略对与上述内容重叠的内容的详细描述，并且将主要对上述内容中可以修改的部分进行描述。
参照图11，该实施例的三维半导体存储器件可以包括位于一对主分隔结构MS之间的三个辅助分隔结构SS。例如，三个辅助分隔结构SS可以设置在一个存储块BLK中。与图3至图6的三维半导体存储器件相比，可以增大每个存储块BLK的尺寸，并且每个存储块BLK可以包括更多的存储单元。例如，当设置在一个存储块BLK中的辅助分隔结构SS的数目从1增加到3时，可以使存储块BLK中的存储单元的数目加倍。
存储分隔部分SSm的与主分隔结构MS相邻的部分可以在第一方向和第二方向(X方向和Y方向)上围绕辅助贯穿区域TH’，并沿第一方向(X方向)纵长地延伸到第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中。位于存储分隔部分SSm的中心部分中的部分可以线性延伸到第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中。
在一对彼此相邻的主分隔结构MS之间，可以通过布置在一个存储块BLK中的一对主分隔结构MS之间的三个辅助分隔结构SS，以及通过布置在相邻的辅助分隔结构SS之间并且在辅助分隔结构SS与主分隔结构MS之间的绝缘线(例如，图6中的绝缘线IL)，将八个上部栅电极G_U彼此分隔开。
参照图12，存储分隔部分SSm的与主分隔结构MS相邻的部分可以线性延伸到第一内阶梯区域C_ST1和第二内阶梯区域C_ST2。位于存储分隔部分SSm的中心部分的部分可以在第一方向和第二方向(X方向和Y方向)上围绕辅助贯穿区域TH’，并沿第一方向(X方向)纵长地延伸到第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中。
参照图13，以与图11不同的方式，三维半导体存储器件可以不包括辅助贯穿区域TH’。存储分隔部分SSm可以线性延伸到第一内阶梯区域C_ST1和第二内阶梯区域C_ST2中。第一内阶梯区域C_ST1和第二内阶梯区域C_ST2在第一方向(X方向)上的宽度可以比图11中的第一内阶梯区域C_ST1和第二内阶梯区域C_ST2在第一方向(X方向)上的宽度窄。第一存储单元阵列区域MA1和第二存储单元阵列区域MA2在第一方向(X方向)上的宽度可以比图11中的第一存储单元阵列区域MA1和第二存储单元阵列区域MA2在第一方向(X方向)上的宽度宽，并且设置在第一存储单元阵列区域MA1和第二存储单元阵列区域MA2中的垂直沟道结构VS的数目可以比图11中的垂直沟道结构VS的数目多。
参照图14，该实施例的三维半导体存储器件可以包括位于一对主分隔结构MS之间的五个辅助分隔结构SS。例如，五个辅助分隔结构SS可以设置在一个存储块BLK中。与图3至图6的三维半导体存储器件相比，可以增大每个存储块BLK的尺寸，并且每个存储块BLK可以包括更多的存储单元。
辅助分隔结构SS的与主分隔结构MS相邻的部分可以在第二方向(Y方向)上与贯穿区域TH间隔开。例如，辅助分隔结构SS的与主分隔结构MS相邻的中间分隔部分SSc1和SSc2可以被设置成远离贯穿区域TH。
图15是示意性地示出了根据示例性实施例的三维半导体存储器件的截面图。
参照图15，在第一内阶梯区域C_ST1中，第二栅极堆叠结构GS2的接触焊盘C_Ua和C_Ma2可以形成具有第二倾斜角θ2的阶梯结构，并且第一栅极堆叠结构GS1的接触焊盘C_Ma1和C_La可以形成具有第一倾斜角θ1的阶梯结构。第二倾斜角θ2可以大于第一倾斜角θ1。第一倾斜角θ1和第二倾斜角θ2可以被定义为相对于基底115的上表面的角度。
因此，第一内阶梯区域C_ST1的宽度可以比图10中的第一内阶梯区域C_ST1的宽度窄。
图16是示意性地示出了根据示例性实施例的三维半导体存储器件的截面图。
参照图16，栅极堆叠结构GS可以包括依次堆叠在基底115上的第一栅极堆叠结构GS1、第二栅极堆叠结构GS2和第三栅极堆叠结构GS3。第一栅极堆叠结构GS1可以包括下部栅电极G_L和中间栅电极G_M，第二栅极堆叠结构GS2可以包括中间栅电极G_M，第三栅极堆叠结构GS3可以包括中间栅电极G_M和上部栅电极G_U。
第二栅极堆叠结构GS2的中间栅电极G_M的第二中间接触焊盘C_Ma2在第一内阶梯区域C_ST1中可以不与第一栅极堆叠结构GS1的中间栅电极G_M的第一中间接触焊盘C_Ma1交叠，而是可以仅在第二内阶梯区域C_ST2中与第一中间接触焊盘C_Ma1交叠。第三栅极堆叠结构GS3的中间栅电极G_M的第三中间接触焊盘C_Ma3在第一内阶梯区域C_ST1中可以与第二栅极堆叠结构GS2的中间栅电极G_M的第二中间接触焊盘C_Ma2交叠，但是在第二内阶梯区域C_ST2中可以不与第二中间接触焊盘C_Ma2交叠。
在第一内阶梯区域C_ST1中，第三栅极堆叠结构GS3的第三中间接触焊盘C_Ma3可以与第二栅极堆叠结构GS2的第二中间接触焊盘C_Ma2交叠。在第二内阶梯区域C_ST2中，第二栅极堆叠结构GS2的第二中间接触焊盘C_Ma2可以与第一栅极堆叠结构GS1的第一中间接触焊盘C_Ma1交叠。
连接到中间栅电极G_M的一部分栅极接触插塞G_Pa可以形成在第一内阶梯区域C_ST1中的第一栅极堆叠结构GS1的第一中间接触焊盘C_Ma1和第三栅极堆叠结构GS3的第三中间接触焊盘C_Ma3上，另一部分栅极接触插塞G_Pa可以形成在第二内阶梯区域C_ST2中的第二栅极堆叠结构GS2的第二中间接触焊盘C_Ma2上。
连接到上部栅电极G_U的栅极接触插塞G_Pa可以分别形成在第一内阶梯区域C_ST1的内上部接触焊盘C_Ua和第二内阶梯区域C_ST2的内上部接触焊盘C_Ua上。连接到下部栅电极G_L的栅极接触插塞G_Pa可以分别形成在第一内阶梯区域C_ST1的内下部接触焊盘C_La和第二内阶梯区域C_ST2的内下部接触焊盘C_La上。
垂直沟道结构VS可以包括依次堆叠在基底115上的第一垂直沟道结构VS1、第二垂直沟道结构VS2和第三垂直沟道结构VS3。第一垂直沟道结构VS1可以穿过第一栅极堆叠结构GS1，第二垂直沟道结构VS2可以穿过第二栅极堆叠结构GS2，第三垂直沟道结构VS3可以穿过第三栅极堆叠结构GS3。
图17是示意性地示出了根据示例性实施例的三维半导体存储器件的截面图。
参照图17，栅极堆叠结构GS可以包括依次堆叠在基底115上的第一栅极堆叠结构GS1、第二栅极堆叠结构GS2、第三栅极堆叠结构GS3和第四栅极堆叠结构GS4。第一栅极堆叠结构GS1可以包括下部栅电极G_L和中间栅电极G_M，第二栅极堆叠结构GS2和第三栅极堆叠结构GS3可以包括中间栅电极G_M，第四栅极堆叠结构GS4可以包括中间栅电极G_M和上部栅电极G_U。
第二栅极堆叠结构GS2的中间栅电极G_M的第二中间接触焊盘C_Ma2在第一内阶梯区域C_ST1中可以不与第一栅极堆叠结构GS1的中间栅电极G_M的第一中间接触焊盘C_Ma1交叠，而在第二内阶梯区域C_ST2中可以与第一中间接触焊盘C_Ma1交叠。第三栅极堆叠结构GS3的中间栅电极G_M的第三中间接触焊盘C_Ma3在第一内阶梯区域C_ST1中可以与第二栅极堆叠结构GS2的中间栅电极G_M的第二中间接触焊盘C_Ma2交叠，但是在第二内阶梯区域C_ST2中可以不与第二中间接触焊盘C_Ma2交叠。第四栅极堆叠结构GS4的中间栅电极G_M的第四中间接触焊盘C_Ma4在第一内阶梯区域C_ST1中可以不与第三栅极堆叠结构GS3的中间栅电极G_M的第三中间接触焊盘C_Ma3交叠，而在第二内阶梯区域C_ST2中可以与第三中间接触焊盘C_Ma3交叠。
在第一内阶梯区域C_ST1中，第三栅极堆叠结构GS3的第三中间接触焊盘C_Ma3可以与第二栅极堆叠结构GS2的第二中间接触焊盘C_Ma2交叠。在第二内阶梯区域C_ST2中，第二栅极堆叠结构GS2的第二中间接触焊盘C_Ma2可以与第一栅极堆叠结构GS1的第一中间接触焊盘C_Ma1交叠，第四栅极堆叠结构GS4的第四中间接触焊盘C_Ma4可以与第三栅极堆叠结构GS3的第三中间接触焊盘C_Ma3交叠。
连接到中间栅电极G_M的一部分栅极接触插塞G_Pa可以形成在第一内阶梯区域C_ST1中的第一栅极堆叠结构GS1的第一中间接触焊盘C_Ma1上和第三栅极堆叠结构GS3的第三中间接触焊盘C_Ma3上，另一部分栅极接触插塞G_Pa可以形成在第二内阶梯区域C_ST2中的第二栅极堆叠结构GS2的第二中间接触焊盘C_Ma2和第四栅极堆叠结构GS4的第四中间接触焊盘C_Ma4上。
连接到上部栅电极G_U的栅极接触插塞G_Pa可以分别形成在第一内阶梯区域C_ST1中的内上部接触焊盘C_Ua和第二内阶梯区域C_ST2中的内上部接触焊盘C_Ua上。连接到下部栅电极G_L的栅极接触插塞G_Pa可以分别形成在第一内阶梯区域C_ST1中的内下部接触焊盘C_La和第二内阶梯区域C_ST2中的内下部接触焊盘C_La上。
垂直沟道结构VS可以包括依次堆叠在基底115上的第一垂直沟道结构VS1、第二垂直沟道结构VS2、第三垂直沟道结构VS3和第四垂直沟道结构VS3。第一垂直沟道结构VS1可以穿过第一栅极堆叠结构GS1，第二垂直沟道结构VS2可以穿过第二栅极堆叠结构GS2，第三垂直沟道结构VS3可以穿过第三栅极堆叠结构GS3，第四垂直沟道结构VS4可以穿过第四栅极堆叠结构GS4。
根据示例性实施例，彼此间隔开的存储单元阵列区域可以共享栅电极，并且可以在存储单元阵列区域之间设置栅极接触焊盘。
根据示例性实施例，可以减小栅极接触焊盘所占据的面积，该栅极接触焊盘可以用于将栅电极连接到外围电路。因此，可以提高三维半导体存储器件的集成度。
虽然以上已经示出和描述了示例性实施例，但是对于本领域技术人员显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下可以对示例性实施例进行修改和变化。

Claims (20)

1.一种三维半导体存储器件，包括：
设置在基底上并在垂直于所述基底的表面的方向上堆叠的第一栅极堆叠结构和第二栅极堆叠结构，所述第一栅极堆叠结构和所述第二栅极堆叠结构分别包括在垂直于所述基底的表面的方向上彼此间隔地堆叠的第一栅电极和第二栅电极；
穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构并被所述第一栅极堆叠结构和所述第二栅极堆叠结构围绕的贯穿区域；以及
穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构的垂直沟道结构，
其中，所述第一栅极堆叠结构具有与所述贯穿区域相邻并且被布置成第一阶梯形状的第一接触焊盘，并且所述第二栅极堆叠结构具有与所述贯穿区域相邻并且被布置成第二阶梯形状的第二接触焊盘，并且
其中，当从所述三维半导体存储器件的俯视图中看时，所述第二接触焊盘中的一部分第二接触焊盘在所述贯穿区域的一侧与所述第一接触焊盘交叠。
2.根据权利要求1所述的三维半导体存储器件，还包括：
第三栅极堆叠结构，所述第三栅极堆叠结构设置在所述第二栅极堆叠结构上，并且包括彼此间隔开并在垂直于所述基底的表面的方向上堆叠的第三栅电极，
其中，所述第三栅极堆叠结构具有与所述贯穿区域相邻并且被布置成第三阶梯形状的第三接触焊盘，并且
其中，当从所述俯视图中看时，所述第三接触焊盘中的至少一部分第三接触焊盘在所述贯穿区域的另一侧与所述第二接触焊盘交叠。
3.根据权利要求1所述的三维半导体存储器件，还包括：
穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构并在与所述基底的表面平行的第一方向上延伸的主分隔结构，
其中，所述贯穿区域设置在所述主分隔结构之间。
4.根据权利要求3所述的三维半导体存储器件，还包括：
辅助分隔结构，所述辅助分隔结构设置在所述主分隔结构之间并且具有在所述第一方向上间隔开的多个部分，
其中，所述辅助分隔结构的一部分穿过所述第一接触焊盘和所述第二接触焊盘。
5.根据权利要求1所述的三维半导体存储器件，
其中，所述垂直沟道结构包括穿过所述第一栅极堆叠结构的第一垂直沟道结构和穿过所述第二栅极堆叠结构的第二垂直沟道结构，并且
其中，所述第一垂直沟道结构和所述第二垂直沟道结构均包括沟道半导体层。
6.根据权利要求1所述的三维半导体存储器件，还包括：
连接到所述第一栅电极和所述第二栅电极的栅极接触插塞，
其中，所述栅极接触插塞中的第一部分栅极接触插塞设置在所述第二接触焊盘上，并且所述栅极接触插塞中的第二部分栅极接触插塞设置在不与所述第二接触焊盘中的所述一部分第二接触焊盘交叠的所述第一接触焊盘上。
7.根据权利要求6所述的三维半导体存储器件，还包括：
外围接触插塞，所述外围接触插塞穿过所述贯穿区域并电连接到设置在低于所述基底的区域中的外围电路；以及
用于电连接所述栅极接触插塞和所述外围接触插塞的连接布线。
8.一种三维半导体存储器件，包括：
设置在基底上的存储单元阵列区域；
位于所述存储单元阵列区域之间的第一内阶梯区域和第二内阶梯区域；
位于所述第一内阶梯区域与所述第二内阶梯区域之间的桥接区域；
栅极堆叠结构，所述栅极堆叠结构包括堆叠在所述存储单元阵列区域中并在第一方向上纵长地延伸到所述第一内阶梯区域和所述第二内阶梯区域的第一字线和第二字线，所述第一方向平行于所述基底的表面；以及
在所述桥接区域中穿过所述栅极堆叠结构的贯穿区域，
其中，所述第一字线和所述第二字线分别从所述存储单元阵列区域纵长地延伸并在所述桥接区域中彼此连接，并且
其中，设置在所述第一内阶梯区域中的所述栅极堆叠结构在所述第一方向上的长度与设置在所述第二内阶梯区域中的所述栅极堆叠结构在所述第一方向上的长度不同。
9.根据权利要求8所述的三维半导体存储器件，其中，设置在所述第二内阶梯区域中的所述栅极堆叠结构在所述第一方向上的长度比设置在所述第一内阶梯区域中的所述栅极堆叠结构在所述第一方向上的长度短。
10.根据权利要求8所述的三维半导体存储器件，
其中，所述栅极堆叠结构包括堆叠在所述基底上的第一栅极堆叠结构和第二栅极堆叠结构，
其中，所述第一栅极堆叠结构的所述第一字线在所述第一内阶梯区域和所述第二内阶梯区域中提供以第一阶梯形状布置的第一接触焊盘，所述第二栅极堆叠结构的所述第二字线在所述第一内阶梯区域和所述第二内阶梯区域中提供以第二阶梯形状布置的第二接触焊盘，并且
其中，当从所述三维半导体存储器件的俯视图中观察时，所述第一内阶梯区域中的所述第二接触焊盘在所述第一方向上与所述第一接触焊盘间隔开，而所述第二内阶梯区域中的所述第二接触焊盘与所述第一接触焊盘交叠。
11.根据权利要求10所述的三维半导体存储器件，还包括：
设置在所述基底的下部上的下部衬底；
设置在所述下部衬底与所述基底之间并且包括外围电路的下部结构；以及
穿过所述基底的间隙填充绝缘层，
其中，当从所述三维半导体存储器件的俯视图中观察时，所述间隙填充绝缘层与所述贯穿区域交叠。
12.根据权利要求11所述的三维半导体存储器件，还包括：
设置在所述第二内阶梯区域中的所述第二接触焊盘上的一个或更多个栅极接触插塞；
穿过所述贯穿区域和所述间隙填充绝缘层并且电连接到所述外围电路的一个或更多个外围接触插塞；以及
电连接所述一个或更多个栅极接触插塞和所述一个或更多个外围接触插塞的一个或更多个连接布线。
13.根据权利要求10所述的三维半导体存储器件，其中，所述第一接触焊盘和所述第二接触焊盘被布置成在朝向所述贯穿区域的方向上朝向所述基底降低的阶梯形状。
14.根据权利要求10所述的三维半导体存储器件，还包括：
在所述存储单元阵列区域中穿过所述栅极堆叠结构的垂直沟道结构，
其中，所述垂直沟道结构包括穿过所述第一栅极堆叠结构的第一垂直沟道结构和穿过所述第二栅极堆叠结构的第二垂直沟道结构，并且
其中，所述第一垂直沟道结构的上端与所述第二垂直沟道结构的下端接触。
15.根据权利要求8所述的三维半导体存储器件，其中，在同一平面上，所述贯穿区域被单条字线围绕。
16.根据权利要求8所述的三维半导体存储器件，
其中，所述栅极堆叠结构还包括位于所述第二字线上的多条上部选择线，并且
其中，所述多条上部选择线分别设置在所述存储单元阵列区域内，并且在所述第一内阶梯区域和所述第二内阶梯区域中彼此间隔开。
17.一种三维半导体存储器件，包括：
堆叠在基底上的第一栅极堆叠结构和第二栅极堆叠结构；以及
穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构并被所述第一栅极堆叠结构和所述第二栅极堆叠结构围绕的贯穿区域，
其中，所述第一栅极堆叠结构和所述第二栅极堆叠结构分别包括第一字线和第二字线，
其中，所述第一栅极堆叠结构的所述第一字线包括围绕所述贯穿区域并且被设置成朝向所述贯穿区域降低的第一阶梯形状的第一接触焊盘，所述第二栅极堆叠结构的所述第二字线包括围绕所述贯穿区域并且被设置成朝向所述贯穿区域降低的第二阶梯形状的第二接触焊盘，并且
其中，所述第二接触焊盘覆盖所述第一接触焊盘中的一部分第一接触焊盘。
18.根据权利要求17所述的三维半导体存储器件，还包括：
穿过所述第一栅极堆叠结构和所述第二栅极堆叠结构并且在平行于所述基底的表面的第一方向上纵长地延伸的主分隔结构；以及
设置在所述主分隔结构之间的辅助分隔结构，所述辅助分隔结构在垂直于所述第一方向并且平行于所述基底的表面的第二方向上彼此间隔开，
其中，所述贯穿区域被设置在所述主分隔结构之间，并且
其中，所述辅助分隔结构的一部分穿过所述第一接触焊盘和所述第二接触焊盘。
19.根据权利要求17所述的三维半导体存储器件，还包括：
设置在所述基底的下部上的下部衬底；
设置在所述下部衬底与所述基底之间并且包括外围电路的下部结构；
穿过所述基底并与所述贯穿区域交叠的间隙填充绝缘层；
穿过所述贯穿区域和所述间隙填充绝缘层并且电连接到所述外围电路的外围接触插塞；
电连接到所述第一接触焊盘和所述第二接触焊盘中的至少一个接触焊盘的栅极接触插塞；以及
电连接所述外围接触插塞和所述栅极接触插塞的栅极连接布线。
20.根据权利要求17所述的三维半导体存储器件，还包括：
穿过所述栅极堆叠结构的垂直沟道结构，
其中，所述垂直沟道结构包括：在垂直于所述基底的表面的方向上纵长地延伸的栅极电介质，以及在垂直于所述基底的表面的方向上纵长地延伸并且被设置在所述栅极堆叠结构与所述栅极电介质之间的沟道半导体层。
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