JP6978645B2 - 3次元メモリデバイスのスルーアレイコンタクト構造 - Google Patents
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Description
本出願は、その全体が参照によって本明細書に組み込まれる、2017年3月8日に出願された中国特許出願第201710135654.9号および2017年3月8日に出願された中国特許出願第201710135329.2号への優先権を主張する。
110 メモリプレーン
115 メモリブロック
120 コンタクトパッド
130 領域
140 領域
150 領域
160 ビット線(BL)TAC領域、ワード線(BL)TAC領域
170 ワード線(WL)TAC領域
180 階段構造(SS)TAC領域
200 領域
210 チャネル構造領域
212 チャネル構造
214 スリット構造
222 ダミーチャネル構造
224 バリア構造
226 TAC
233 ビット線(BL)TAC領域
242 メモリフィンガ
246 ダミーメモリフィンガ
255 上部選択ゲートカット
300A 領域
300B 領域
300C 領域
300D 領域
312 チャネル構造
314 スリット構造
316 スリット構造
318 間隙
320 チャネル構造領域
322 ダミーチャネル構造
314 バリア構造
326 TAC
330 上部選択性ゲート(TSG)階段領域
342 メモリフィンガ
344 メモリフィンガ
350 ダミーチャネル領域
355 上部選択ゲートカット
372 ワード線(WL)TAC領域
376 ワード線(WL)TAC領域
400A 領域
400B 領域
410 階段領域
414 スリット構造
416 スリット構造
418 間隙
420 チャネル構造領域
424 バリア構造
426 TAC
432 ワード線コンタクト
442 メモリフィンガ
444 メモリフィンガ
455 上部選択ゲートカット
482 階段構造(SS)TAC領域
484 階段構造(SS)TAC領域
500 3Dメモリデバイス
510 ベース基板
514 スリット構造
516 バリア構造
526 TAC
530 回路基板
532 相互接続構造
540 エピタキシャル基板
542 開口
544 ドープ領域
560 交代誘電体スタック
560A 第1の誘電体層
560B 第2の誘電体層
560S 第1の誘電体層
570 基板
572 上面
574 底面
580 交代導体/誘電体スタック
580A 導体層
580B 誘電体層
600 方法
Claims (18)
- 基板上に配設される交代層スタックであって、
複数の誘電体層対を備える交代誘電体スタックを含む第1の領域、および
複数の導体/誘電体層対を備える交代導体/誘電体スタックを含む第2の領域を備える、交代層スタックと、
前記第1の領域を前記第2の領域から横方向に分離するための前記交代層スタックを通って垂直に延びるバリア構造と、
前記第1の領域中の複数のスルーアレイコンタクトであって、各スルーアレイコンタクトが前記交代誘電体スタックを通って垂直に延びる、複数のスルーアレイコンタクトと
を備え、
前記複数のスルーアレイコンタクトのうちの少なくとも1つが、少なくとも1つの周辺回路に電気的に接続され、
前記バリア構造によって囲まれた前記第1の領域が、2つの上部選択性ゲート階段領域の間に挟まれ、
各上部選択性ゲート階段領域中の前記交代導体/誘電体スタックの少なくとも上部2つの層が階段構造を有する、3次元(3D)NANDメモリデバイス。 - 各々が、前記交代導体/誘電体スタックを複数のメモリフィンガへと分割するための、前記交代導体/誘電体スタックを通って垂直に、ワード線方向に沿って横方向に延びる、複数のスリット構造をさらに備える、請求項1に記載のメモリデバイス。
- 前記バリア構造が前記ワード線方向に沿って横方向に延び、
前記第1の領域が、前記バリア構造によって前記第2の領域から分離されて、2つの隣接するスリット構造の間に挟まれる、請求項2に記載のメモリデバイス。 - ビット線方向に前記バリア構造によって囲まれた前記第1の領域の幅が、2つの隣接するスリット構造間の距離より広い、請求項2に記載のメモリデバイス。
- 前記上部選択性ゲート階段領域中の前記階段構造上にあって、前記第2の領域中の前記交代導体/誘電体スタックの上方の、前記ワード線方向に前記バリア構造によって囲まれる第1の領域の両側にある上部選択ゲートを相互接続するように構成される、少なくとも1つの導電層をさらに備える、請求項4に記載のメモリデバイス。
- 複数の第1の領域を前記第2の領域から囲むための複数のバリア構造をさらに含み、前記複数の第1の領域がビット線方向に整列され、
前記複数の第1の領域の各々が、前記ビット線方向に、2つの隣接するスリット構造の間に挟まれる、請求項2に記載のメモリデバイス。 - 前記ビット線方向に2つの隣接するバリア構造によって挟まれる少なくとも1つのスリット構造が間隙を含み、隣接するメモリフィンガのワード線を相互接続するように構成される、請求項6に記載のメモリデバイス。
- 前記第1の領域が、ビット線方向に沿って前記交代導体/誘電体スタックの縁部上の階段構造から、前記バリア構造によって分離され、
前記バリア構造の開口が、前記ビット線方向に沿って前記交代層スタックの縁部にある、請求項2に記載のメモリデバイス。 - 前記バリア構造に隣接する複数のダミーチャネル構造をさらに備え、各ダミーチャネル構造が、前記交代導体/誘電体スタックを通して垂直に延びる、請求項1に記載のメモリデバイス。
- 複数の誘電体層対を備える交代誘電体スタックを基板上に形成するステップであって、前記複数の誘電体層対の各々が第1の誘電体層および前記第1の誘電体層と異なる第2の誘電体層を備える、ステップと、
各々が前記交代誘電体スタックを通って垂直に延びる少なくとも1つのバリア構造を形成するステップであって、前記少なくとも1つのバリア構造が、前記交代誘電体スタックを、少なくとも前記バリア構造によって横方向に囲まれる少なくとも1つの第1の領域と第2の領域とに分離する、ステップと、
複数のスリットを形成して、前記スリットを通して、前記交代誘電体スタックの第2の部分における第1の誘電体層を導体層で置き換えて、複数の導体/誘電体層対を備える交代導体/誘電体スタックを形成するステップと、
導電材料を前記スリットの中に堆積して、複数のスリット構造を形成するステップと、
複数のスルーアレイコンタクトを前記第1の領域中に形成するステップであって、各スルーアレイコンタクトが前記交代誘電体スタックを通って垂直に延びて、前記複数のスルーアレイコンタクトのうちの少なくとも1つを少なくとも1つの周辺回路に電気的に接続するステップと
を含み、
前記スリットを形成するステップの前に、
ベース基板上に前記少なくとも1つの周辺回路を形成するステップと、
前記複数のスルーアレイコンタクトのうちの前記少なくとも1つを前記少なくとも1つの周辺回路に電気的に接続するために少なくとも1つの相互接続構造を形成するステップと、
前記少なくとも1つの周辺回路の上にエピタキシャル基板を形成するステップと、
各スリット構造を対応するドープ領域と接触させるように、複数のドープ領域を前記エピタキシャル基板の中に形成するステップと
をさらに含み、
前記基板が、少なくともベース基板および前記エピタキシャル基板を含む、3次元(3D)NANDメモリデバイスを形成する方法。 - 前記交代導体/誘電体スタックを複数のメモリフィンガへと分割するため、ワード線方向に沿って横方向に延びる前記複数のスリット構造を形成するステップをさらに含む、請求項10に記載の方法。
- 前記第1の領域が2つの平行なバリア構造によって前記第2の領域から分離されて、2つの隣接するスリット構造の間に挟まれるように、前記ワード線方向に沿って横方向に延びる2つの平行なバリア構造を形成するステップをさらに含む、請求項11に記載の方法。
- 前記バリア構造によって囲まれる前記第1の領域のビット線方向の幅が、2つの隣接するスリット構造の間の距離よりも広いように前記バリア構造を形成するステップをさらに含む、請求項11に記載の方法。
- 前記バリア構造に隣接する前記交代誘電体スタック中に階段構造を形成するステップと、
前記第2の領域中の前記交代導体/誘電体スタックの上方の、前記ワード線方向に前記バリア構造によって囲まれる第1の領域の両側にある上部選択ゲートを相互接続するために、前記バリア構造に隣接する前記階段構造上に少なくとも1つの導電層を形成するステップとをさらに含む、請求項13に記載の方法。 - 前記第2の領域から複数の第1の領域を囲むために複数のバリア構造を形成するステップをさらに含み、
前記複数の第1の領域がビット線方向に整列され、前記複数の第1の領域の各々が前記ビット線方向に2つの隣接するスリット構造の間に挟まれるようになる、請求項11に記載の方法。 - 隣接するメモリフィンガのワード線を相互接続するため、前記ビット線方向に2つの隣接するバリア構造によって挟まれる、前記少なくとも1つのスリット構造における間隙を形成するステップをさらに含む、請求項15に記載の方法。
- 前記階段構造中の前記第1の領域を前記交代誘電体スタックの縁部で分離するための前記バリア構造を形成するステップをさらに含み、前記バリア構造の開口が、前記ワード線方向とは異なるビット線方向に沿って前記交代誘電体スタックの前記縁部にある、請求項14に記載の方法。
- 前記バリア構造に隣接する複数のダミーチャネル構造であって、各ダミーチャネル構造が前記交代導体/誘電体スタックを通して垂直に延びる、複数のダミーチャネル構造を形成するステップをさらに含む、請求項10に記載の方法。
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