CN109997226A - 三维存储器件及其形成方法 - Google Patents

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Abstract

提供了三维(3D)存储器件的实施例。所述3D存储器件包括：衬底；存储堆叠体，具有在所述衬底之上的交错的导电层和电介质层；沟道结构的阵列，每一个沟道结构垂直延伸穿过所述存储堆叠体；以及多个接触孔结构，每一个接触孔结构垂直延伸穿过所述存储堆叠体并电连接到所述沟道结构中的一个或多个沟道结构的公共源极。所述多个接触孔结构中的至少一个接触孔结构可由所述沟道结构中的到相应的接触孔结构的横向距离标称上相等的多个沟道结构围绕。

Description

三维存储器件及其形成方法
技术领域
本公开的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储器阵列和用于控制信号来往于存储器阵列的外围器件。
发明内容
于此公开了3D存储器件和用于形成该器件的方法的实施例。
在示例中，一种3D存储器件包括：衬底；存储堆叠体，具有在所述衬底之上的交错的导电层和电介质层；沟道结构的阵列，每一个沟道结构垂直延伸穿过所述存储堆叠体；以及多个接触孔结构，每一个接触孔结构垂直延伸穿过所述存储堆叠体并电连接到所述沟道结构中的一个或多个沟道结构的公共源极。所述多个接触孔结构中的至少一个接触孔结构可由所述沟道结构中的到相应的接触孔结构的横向距离标称上相等的多个沟道结构围绕。
在另一示例中，一种3D存储器件包括：衬底；存储堆叠体，具有在所述衬底之上的交错的导电层和电介质层；沟道结构的阵列，每一个沟道结构垂直延伸穿过所述存储堆叠体；以及绝缘结构，垂直延伸穿过所述沟道结构的阵列并沿着所述沟道结构的阵列的边界横向延伸。所述3D存储器件还包括多个接触孔结构，每一个接触孔结构垂直延伸穿过所述存储堆叠体并电连接到所述沟道结构中的一个或多个沟道结构的公共源极。所述多个接触孔结构中的每一个接触孔结构可由所述沟道结构中的多个沟道结构围绕。
在又一中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底之上形成电介质堆叠体，所述电介质堆叠体包括交错的牺牲层和电介质层。形成穿过所述电介质堆叠体的多个沟道孔和多个接触孔。所述多个接触孔垂直延伸到所述衬底中，并且均由在平面图中到相应的接触孔的横向距离标称上相等的多个沟道孔围绕。在所述多个沟道孔中的每一个沟道孔中形成沟道结构。然后，通过经所述接触孔用导电层替代所述电介质堆叠体中的牺牲层，来形成具有交错的所述导电层和电介质层的存储堆叠体。沿着所述多个接触孔中的每一个接触孔的侧壁形成间隔物以覆盖所述存储堆叠体的所述导电层。在所述多个接触孔中的每一个接触孔中的所述间隔物之上形成接触部。所述接触部可电连接到所述多个沟道结构的公共源极。
在再一示例中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底之上交替沉积交错的牺牲层和电介质层。同时蚀刻穿过所述交错的牺牲层和电介质层以形成多个沟道孔和多个接触孔。所述多个接触孔在平面图中可在沿着横向方向的接触行中与所述多个沟道孔中的部分对准。可在所述多个接触孔中的每一个接触孔中沉积密封层，在所述多个沟道孔中的每一个沟道孔中沉积沟道结构之后，可蚀刻掉所述接触孔中的每一个接触孔中的所述密封层。经所述接触孔，可以多个导电层替代所述牺牲层。可沿着所述接触孔中的每一个接触孔的侧壁沉积间隔物。
附图说明
在此并入并形成说明书的一部分的附图示出了本公开的实施例，并且与描述一起，进一步用于解释本公开的原理并使得本领域技术人员能够实现和使用本公开。
图1A示出了根据本公开的一些实施例的示例性3D存储器件的平面图。
图1B示出了根据本公开的一些实施例的图1A中所示的3D存储器件沿着A-A’方向的截面图。
图2A-2L示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造工艺。
图3示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。
图4示出了根据本公开的一些实施例的用于形成3D存储器件的另一示例性方法的流程图。
图5示出了具有栅极线缝隙的示例性3D存储器件的平面图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解的是，这仅仅是为了说明性的目的而进行的。本领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于本领域的技术人员显而易见的是，本公开还可以采用于各种其他应用中。
应当注意，说明书中对“一个实施例”、“实施例”、“示例实施例”，“一些实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但每一个实施例可能不一定包括特定的特征、结构或特性。而且，这些短语不一定指的是相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来影响该特征、结构或特性将在本领域技术人员的知识范围内。
通常，可以至少部分地根据上下文中的用法来理解术语。例如，如于此使用的术语“一个或多个”，至少部分地取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”、“一个”或“该”之类的术语再次可以被理解为传达单数用法或传达复数用法，至少部分地取决于上下文。另外，术语“基于”可以理解为不必然意图传达排他组因素，而是替代地可以容许不必然清楚描述的附加因素的存在，仍然至少部分取决于上下文。
应当容易理解的是，本公开中的“在……上”、“在……以上”以及“在……之上”的意思应当以最广泛方式解释，使得“在……上”不仅意指“直接在某物上”，而且也包括“在某物上”且其间具有中间特征或层的含义，并且“在……以上”或“在……之上”不仅意指“在某物以上”或“在某物之上”的含义，而且还可以包括“在某物以上”或“在某物之上”且其间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，诸如“在……之下”、“在……以下”、“下部”、“在……以上”、“上部”等可以在此用于便于描述，以描述如图中所示出的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。除了图中所描绘的取向之外，空间相对术语旨在涵盖使用或操作中器件的不同取向。设备可另外地取向(旋转90度或以其他取向)，并且相应地，可以同样地解释于此使用的空间相对描述符。
如于此使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括宽广系列的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片的非导电材料制成。
如于此使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可具有小于下层或上层结构的广度的广度。此外，层可以是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其以上和/或其以下具有一个或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成有互连线和/或过孔接触部)和一个或多个电介质层。
如于此使用的，术语“标称/标称上”指的是在一个产品或工艺的设计阶段期间设定的对于组件或工艺操作的特性或参数的期望值或目标值与在期望值以上和/或以下的一系列值一起。值的范围可以归因于加工工艺或公差的微小变化。如于此使用的，术语“约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化。
如于此使用的，术语“3D存储器件”是指半导体器件，该半导体器件在横向取向的衬底上具有存储单元晶体管的垂直取向的串(于此称作“存储器串”，诸如NAND存储器串)，从而存储器串相对于衬底在垂直方向上延伸。如于此使用的，术语“垂直/垂直地”意指标称上正交于衬底的横向表面。
沟道孔的关键尺寸为用于3D存储器件的重要因素。这些3D存储器件的制造和最终器件性能可以受到沟道孔的关键尺寸的影响。特别地，当3D存储器件继续按比例缩小时，栅极替代工艺(例如，用导电层替代牺牲层来形成栅极电极/字线的工艺)可能变得更具挑战性。例如，在一些3D存储器件中，形成栅极线缝隙(GLS)以分开存储器串的阵列中的存储区域。通常，GLS具有大的尺寸并且填充有形成在沟槽中的绝缘结构，该沟槽在阵列中横向延伸。源结构也形成在GLS中并且电连接到存储器串的阵列公共源极(ACS)。该3D存储器件中的栅极替代工艺通常包括蚀刻掉牺牲层并经沟槽沉积导电材料。GLS和相邻的顶部选择栅极(TSG)之间的大横向距离和沟道孔(或沟道结构)的小关键尺寸可以使得导电材料不均一地填充在去除牺牲层之后形成的横向凹槽中，导致形成的栅极电极中的空隙。栅极电极可能具有不期望的高电阻。而且，因为在相邻的GLS之间形成沟道孔，所以用于蚀刻阵列的不同位置处的沟道孔的边界条件可能由于大面积GLS的存在而不同，导致沟道孔具有不均匀的横向尺寸。例如，沟道孔的横向尺寸可随着沟道孔远离GLS移动而逐渐变化，导致存储单元的潜在性能变化。另外，存储单元的阈值电压可随着存储单元(或相应的沟道结构)和GLS之间的横向距离变化而变化。
例如，图5示出了具有GLS 504的示例性3D存储器件500的平面图。3D存储器件500包括NAND存储器串502的阵列和多个平行的GLS 504，多个平行的GLS 504将NAND存储器串502的阵列划分成不同的存储区域(例如，存储器指状物或块)。3D存储器件500还包括多个平行的TSG切口506，其分开不同区域中的NAND存储器串502的TSG之间的电连接。如图5中所示，每一个GLS 504和TSG切口506在平面图中(平行于晶片平面)以直线图案沿着字线方向横向延伸。应当注意，x和y轴包括在图5中，以示出晶片平面中的两个正交方向。x方向是字线方向，并且y方向是位线方向。3D存储器件500还包括“H”切口508，其将每一个存储器块横向分开为多个存储器指状物。
在栅极替代工艺期间，用于形成NAND存储器串502的栅极电极的导电材料需要在每一个GLS 504和相邻的TSG切口506之间行进相对长的距离以填充去除牺牲层之后形成的横向凹槽。此沉积工艺易于受到不均匀沉积的栅极电极和/或空隙的形成的影响。GLS 504和相邻的GLS 504/TSG切口506之间的相对长的距离也可以影响NAND存储器串502的横向尺寸和阈值电压的均匀性。此外，GLS 504的形状(例如，具有沿着延伸方向(或x方向)的尺寸比沿着扩展维度(或y方向)的尺寸大得多的缝隙形状)可以导致不同方向上的晶片平坦度(例如，晶片翘曲偏差(bias))的不平衡变化。翘曲偏差会对形成器件图案的光刻工艺具有不利影响，从而导致潜在的管芯产量损失。
根据本公开的各种实施例提供适用于通过以接触孔结构替代GLS来解决上述问题的改进的3D存储结构方案。3D存储结构包括分布在存储器串的阵列中的多个接触孔结构。每一个接触孔结构可以包括接触孔中的绝缘间隔层和间隔层中的导电接触部。在一些实施例中，每一个接触孔结构电连接到围绕接触孔结构的多个存储器串的公共源极。接触孔结构可以布置成图案，例如阵列，因此接触孔结构可以均匀地分布在存储器串的阵列中。接触孔结构的布置可以改善存储器串的阈值电压的均匀性。
此外，接触孔结构的布置可以允许形成具有改善的均匀性和质量的栅极电极/字线，降低栅极电极/字线的电阻率。例如，可以执行栅极替代工艺以经随后形成接触孔结构的接触孔沉积导电材料。因为导电材料行进较短的距离来填满横向凹槽以形成栅极电极，所以栅极电极不易受空隙或密度不均匀的影响。
在本公开中，可以沿着存储器串的阵列的边界形成一个或多个绝缘结构，以限定接触孔结构形成所在的存储区域。绝缘结构可以用作GLS以将一个存储区域与另一个存储区域分开。与GLS相比，绝缘结构可以具有更小的横向面积(例如，更小的横向宽度)，增大了用于形成存储器串/单元的存储区域中的面积。因此可以增大存储区域的沟道密度(或沟道孔密度)。可以通过形成沟道孔的相同工艺来形成可以与沟道结构具有相同直径的接触孔，因此接触孔的形成对沟道孔的横向均匀性具有最小的影响。而且，绝缘结构的较小横向尺寸可以导致用于不同位置的沟道孔的边界条件的较小变化。形成沟道孔的蚀刻工艺可以进一步导致具有更均匀直径的沟道孔。同时，可以例如基于设计和/或制造要求灵活地确定在存储区域中形成的TSG的数量和沟道孔的数量。
图1A示出了根据一些实施例的示例性3D存储器件的平面图。图1B示出了图1中所示的3D存储器件的截面图。图2A-2L示出了根据一些实施例的示例性3D存储器件在示例性制造工艺的各个阶段的截面图。图3和4各自示出了根据一些实施例的形成3D存储器件的示例性方法。
图1A示出了示例性3D存储器件100的平面图。3D存储器件100可以包括存储区域150、沿存储区域150的边界设置的一个或多个绝缘结构107、在存储区域150中布置成阵列的多个存储器串104(或NAND存储器串104)、在存储器串104之间分布的多个接触孔结构124和多个TSG切口103。由绝缘结构107限定或分开的存储区域150可以是形成有存储器串104的任何合适的区。存储器串104可以在绝缘结构107之间布置成任何合适的图案(诸如阵列)。取决于制造和/或设计要求，可以在绝缘结构107之间形成任何合适数量的存储器串104和TSG切口103。
接触孔结构124可以以任何合适的布置分布在存储区域150中，由存储器串104围绕。例如，接触孔结构124可以在平面图中布置成图案(例如，具有以规则间隔重复的相同的形状的布置)。在一些实施例中，接触孔结构124布置成阵列。例如，如图1A中所示，接触孔结构124可以布置在多个平行的行(也称为接触行)中，每一个行沿着x方向延伸。接触行中的至少两个接触孔结构124由沿着x方向的其间的至少一个存储器串104分开。在一些实施例中，每一个接触孔结构124由至少两个存储器串104与相同的接触行中的相邻的接触孔结构分开。在一些实施例中，在相同的接触行中，两个相邻的接触孔结构124由标称上相等的横向空间或距离分开。沿着y方向，相邻的接触行可以由至少一行存储器串104分开。在一些实施例中，相邻的接触行由至少两行存储器串104分开。在一些实施例中，两个相邻的接触行由沿着y方向的标称上相等的横向空间或距离分开。在一些实施例中，接触孔结构124和相邻的接触孔结构124之间沿x方向的横向空间或距离标称上等于该接触孔结构124和相邻的接触行中的相邻的接触孔结构124之间的横向空间或距离。
接触行中的至少一个接触孔结构124由多个存储器串104围绕。在一些实施例中，每一个接触孔结构124由多个存储器串104围绕并且电连接到多个存储器串104的公共源极。与接触孔结构124不相邻的存储器串104的源极可以电连接到附近的接触孔结构124，如由设计确定的。在一些实施例中，相同数量的相邻的存储器串104可以围绕每一个接触孔结构124。这些相邻的存储器串104可以与相应的被围绕的接触孔结构124具有标称上相同的横向距离。围绕接触孔结构124的相邻存储器串104的数量可以取决于例如存储区域150中的存储器串104的布置。在一些实施例中，每一个接触孔结构124由至少六个存储器串104围绕。
作为示例，图1A中所示，每一个接触孔结构124在平面图中由六个存储器串104围绕。六个存储器串104可以在接触孔结构124周围均一地间隔开，因此连接六个存储器串104的几何中心的线形成等边六边形105。六个存储器串104中的每一个到标称上设置于等边六边形105的中心处的接触孔结构124横向距离标称上相同。在此示例中，六个存储器串104中的两个与接触孔结构124设置所在的接触行对准，并且每两个相邻的接触孔结构124由两个存储器串104分开。沿着y方向，每一个接触行由两个存储器串104分开。在一些实施方案中，接触孔结构124和每一个相邻的接触孔结构124之间沿着x方向的横向空间标称上与该接触孔结构124和相邻的接触行中的每一个相邻的接触孔结构124之间的横向空间相同。
在一些实施例中，每一个接触行中的接触孔结构124的数量和围绕接触孔结构124的存储器串104的数量/布置改变。例如，在接触行中，每两个相邻的接触孔结构124可由多于或少于两个的存储器串104分开，和/或围绕接触孔结构124的存储器串104的数量可以大于或小于六。接触孔结构124的横向尺寸(例如，直径)可以标称上与存储器串104的横向尺寸(例如，直径)相同。接触孔结构124和存储器串104的具体布置可以基于不同的制造和/或设计要求来确定，并且不应该受到本公开的实施例的限制。
垂直延伸(即，垂直于xy平面的方向)穿过存储器串104的阵列的部分的TSG切口103可以沿着x方向延伸。在一些实施例中，TSG切口103与接触行重叠，以例如最小化存储区域150上未用于形成存储器串104的区，并最小化在蚀刻沟道孔期间对边界条件变化的影响。如图1A中所示，多个平行的TSG切口103可以在平面图中与多个接触行重叠，以在TSG切口103之间或在绝缘结构107和TSG切口103之间分开存储器串的电连接。
绝缘结构107可以将存储区域150与其他区域/部分分开。绝缘结构107可以在平面图中沿着存储区域150的边界(例如，x方向)延伸，并且可以垂直延伸(例如，正交于xy平面的方向)穿过存储器串104的阵列。在一些实施例中，绝缘结构107的横向长度(例如，沿着x方向的尺寸)标称上与已知3D存储器件中的GLS的横向长度相同或相当。在一些实施例中，绝缘结构107的横向宽度W(例如，沿着y方向的尺寸)小于已知的3D存储器件中的GLS的横向宽度。绝缘结构107可以包括任何合适的电介质材料，诸如氧化硅、氮化硅和/或氮氧化硅。在一些实施例中，通过沿着存储区域150的边界形成沟槽并用合适的电介质材料填充沟槽来形成绝缘结构107。沟槽可以在沟道孔的形成之前、之后或同时形成。
接触孔结构124和绝缘结构107的布置可在许多方面改善3D存储器件100的制造和器件性能。例如，绝缘结构107可占据3D存储器件中较小的面积，允许更多的存储器串104形成在存储区域150中。接触孔结构124分布在存储器串104中并且每一个具有多个被围绕的存储器串104，该多个被围绕的存储器串104到相应的接触孔结构124的横向距离标称上相同。在栅极替代工艺中，用于形成栅极电极的导电材料可行进标称上相同的距离至围绕沟道孔以填满去除牺牲层之后形成的横向凹槽。这可以有助于形成具有改善的均匀性和质量的栅极电极，降低栅极电极的电阻率。接触孔结构124的布置还允许更多的存储器串104与相应的公共源极更靠近且更均匀地设置。可以改善在这些存储器串104中形成的存储单元的阈值电压的均匀性。而且，接触孔结构124的布置和尺寸可以导致在蚀刻工艺期间存储区域150中的不同位置处的沟道孔的边界条件的变化减小。因此，形成的沟道孔和存储器串104的横向尺寸可以具有改善的均匀性。此外，可以在存储区域150中灵活地确定存储器串104的数量和TSG切口103的数量。这可以进一步增大要在存储区域150中形成的存储单元的数量。接触孔结构124和绝缘结构107的横向尺寸和分布还可以减小3D存储器件100的翘曲偏差，从而减小3D存储器件100的表面平坦度的变化。
图1B示出了根据本公开的一些实施例的沿着图1A中所示的A-A'方向的示例性3D存储器件100的截面图。3D存储器件100可以包括衬底102，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而减薄。
3D存储器件100可以包括衬底102以上的存储器阵列器件。应当注意，x和z轴/方向包括在图1B中以进一步示出3D存储器件100中的组件的空间关系。衬底102包括在xy平面中横向延伸的两个横向表面：晶片正面上的顶表面，其上可以形成3D存储器件100；以及与晶片正面相对的背面上的底表面。z轴正交于x和y轴。如于此使用的，一个组件(例如，层或器件)是在半导体器件(例如，3D存储器件100)的另一组件(例如，层或器件)“上”、“以上”还是“以下”是当衬底在z方向上位于半导体器件的最低平面中时，相对于半导体器件的衬底(例如，衬底102)在z方向(正交于于xy平面的垂直方向)上确定的。用于描述空间关系的相同概念适用于整个本公开。
3D存储器件100可以是单片3D存储器件的部分。术语“单片”意味着3D存储器件的组件(例如，外围器件和存储器阵列器件)形成在单个衬底上。对于单片3D存储器件，由于外围器件处理和存储器阵列器件处理的盘旋(convolution)，制造遇到了额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在相同衬底上的外围器件相关联的热预算的约束。
替代地，3D存储器件100可以是非单片3D存储器件的部分，其中组件(例如，外围器件和存储器阵列器件)可分开形成在不同衬底上，并且然后被键合，例如，以面对面的方式。在一些实施例中，存储器阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器件的衬底，且外围器件(例如，包括用于促进3D存储器件100的操作的任何合适的数字、模拟和/或混合信号外围电路，诸如页面缓冲器、解码器和锁存器，未示出)被翻转并且面向下朝向存储器阵列器件(例如，NAND存储器串)用于混合键合。应当理解，在一些实施例中，存储器阵列器件衬底(例如，衬底102)被翻转并且面向下朝向外围器件(未示出)用于混合键合，使得在键合的非单片3D存储器件中，存储器阵列器件在外围器件以上。存储器阵列器件衬底(例如，衬底102)可以是减薄的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后端工序(BEOL)互连，可以在减薄的存储器阵列器件衬底的背面上形成。
在一些实施例中，3D存储器件100是在其中以均在衬底102以上垂直延伸的NAND存储器串104的阵列的形式提供存储单元的NAND闪存器件。NAND存储器串104可以延伸穿过多个均包括导电层106和电介质层108的对(于此称为“导体/电介质层对”)。堆叠的导体/电介质层对于此也称为“存储堆叠体”110。在一些实施例中，绝缘层(未示出)形成于衬底102和存储堆叠体110之间。存储堆叠体110中的导体/电介质层对的数量(例如，32、64、96、或128)确定3D存储器件100的存储单元的数量。存储堆叠体110可以包括交错的导电层106和电介质层108。至少在横向方向上的一侧，存储堆叠体110可以包括阶梯结构(未示出)。存储堆叠体110中的导电层106和电介质层108可以在垂直方向上交替。导电层106可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层108可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。
如图1B中所示，存储器串104可以包括垂直延伸穿过存储堆叠体110的沟道结构112。沟道结构112可以包括填充有半导体材料(例如，作为半导体沟道114)和电介质材料(例如，作为存储膜116)的沟道孔。在一些实施例中，半导体沟道114包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜116是复合层，该复合层包括隧穿层、储存层(也被称为“电荷捕获层”)和阻挡层。沟道结构112的沟道孔的其余空间可以部分或完全填充有覆盖层118，覆盖层118包括诸如氧化硅的电介质材料。沟道结构112可具有圆柱形状(例如，柱形状)。根据一些实施例，覆盖层118、半导体沟道114、隧穿层、储存层和阻挡层以此顺序从中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜116可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施例中，存储堆叠体110中的导电层106用作存储器串104中的存储单元的栅极电极/栅导体/栅极线。导电层106可以包括多个NAND存储单元的多个控制栅极，并且可以作为在存储堆叠体110的边缘处(例如，在存储堆叠体110的阶梯结构中)结束的字线横向延伸。在一些实施例中，字线在正交于y方向和z方向的x方向上延伸。位线在正交于x方向和z方向的y方向上延伸。在一些实施例中，存储器串104中的存储单元晶体管包括由钨制成的栅极导体(例如，导电层106的邻接沟道结构112的部分)、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层(未示出)、由高k电介质材料制成的栅极电介质层(未示出)和沟道结构112。
在一些实施例中，存储器串104还在存储器串104的下部部分(例如，在下端部)中包括半导体插塞120。如于此使用的，当衬底102位于3D存储器件100的最低平面中时，部件(例如，存储器串104)的“上端部”是在z方向上更远离衬底102的端部，并且部件(例如，存储器串104)的“下端部”是在z方向上更靠近衬底102的端部。半导体插塞120可以包括诸如硅的半导体材料，其是在任何合适的方向上从衬底102外延生长的。应当理解，在一些实施例中，半导体插塞120包括单晶硅，与衬底102的材料相同。换句话说，半导体插塞120可以包括与衬底102的材料相同的外延生长的半导体层。在一些实施例中，半导体插塞120的部分在衬底102的顶表面之上并与半导体沟道114接触。半导体插塞120可以用作由存储器串104的源极选择栅极控制的沟道。
在一些实施例中，存储器串104还在存储器串104的上部部分(例如，在上端部)中包括沟道插塞122。沟道插塞122可以与半导体沟道114的上端部接触。沟道插塞122可包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，沟道插塞122包括填充有作为粘附层的Ti/TiN或Ta/TaN和作为导电层的钨的开口。通过在3D存储器件100的制造期间覆盖沟道结构112的上端部，沟道插塞122可以用作蚀刻停止层以防止蚀刻填充在沟道结构112中的电介质，诸如氧化硅和氮化硅。在一些实施例中，沟道插塞122还用作存储器串104的漏极。
在一些实施例中，3D存储器件100还包括接触孔结构124。每一个接触孔结构124可以垂直延伸穿过存储堆叠体110。在一些实施例中，接触孔结构124包括填充有导电材料作为接触部126的接触孔。接触孔结构124还可以包括由接触部126和存储堆叠体110之间的任何合适的电介质材料(例如，氧化硅)制成的间隔物128，以将存储堆叠体110中的围绕导电层106与接触部126分开。结果，接触孔结构124可以将3D存储器件100横向分开为多个存储区域，例如存储器块。在一些实施例中，接触孔结构124用作用于共享相同ACS的相同存储区域(例如，存储器块)中的NAND存储器串104的源极接触部。因此，接触孔结构124可以被称为多个NAND存储器串104的公共源极接触部。在一些实施例中，衬底102包括掺杂区域130作为围绕接触孔结构124的多个存储器串104的公共源极。接触孔结构124的下端部可以与衬底102的掺杂区域接触。因此，接触孔结构124的接触部126可以通过掺杂区域/公共源极130电连接到NAND存储器串104的沟道结构112。
如下面详细描述的，由于用于形成接触孔的蚀刻工艺(例如，深反应离子蚀刻(DRIE))的限制，特别是当存储堆叠体110的层级继续增加时，接触孔的侧壁轮廓不是如图1B中所示的直的，而是倾斜的。在一些实施例中，接触孔(和接触孔结构124)的横向尺寸从顶部到底部减小。也就是说，接触孔结构124在其上部部分的横向尺寸可以大于在其下部部分的横向尺寸。
图2A-2L示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造工艺。图3示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法300的流程图。图4示出了根据本公开的一些实施例的用于形成3D存储器件的另一示例性方法400的流程图。图2A-2L和3-4中描绘的3D存储器件100的示例包括图1A和1B中描绘的3D存储器件100。将一起描述图2A-2L和3-4。应当理解，方法300和400中所示的操作不是穷举的并且也能够在任何示出的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图3-4中所示的顺序不同的顺序执行。
参照图3，方法300开始于操作302，其中在衬底之上形成电介质堆叠体。衬底可以是硅衬底。电介质堆叠体可包括交错的牺牲层和电介质层。在图4中的方法400的示例中，在操作402，交错的牺牲层和电介质层交替地沉积在衬底之上。
参照图2A，在硅衬底202之上形成包括多对第一电介质层(也称为“牺牲层”206)和第二电介质层208(在此一起称为“电介质层对”)的电介质堆叠体204。也就是说，根据一些实施例，电介质堆叠体204包括交错的牺牲层206和电介质层208。电介质层208和牺牲层206可以交替地沉积在硅衬底202上以形成电介质堆叠体204。在一些实施例中，每一个电介质层208包括氧化硅层，并且每一个牺牲层206包括氮化硅层。电介质堆叠体204可以通过一种或多种薄膜沉积工艺形成，该一种或多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，通过在硅衬底202上沉积诸如氧化硅的电介质材料，在硅衬底202和电介质堆叠体204之间形成绝缘层(未示出)。
方法300进行到操作304，如图3中示出的，其中穿过电介质堆叠体形成多个沟道孔和多个接触孔。在图4中的方法400的示例中，在操作404，穿过交错的牺牲层和电介质层形成多个沟道孔和多个接触孔。通过例如使用蚀刻掩模执行各向异性蚀刻工艺以去除电介质堆叠体的部分，可以穿过电介质堆叠体同时形成多个沟道孔和多个接触孔。多个接触孔形成为阵列，该阵列包括在平面图中沿着x方向延伸的多个接触行。至少一个接触孔可以由多个具有标称上相同的横向距离的沟道孔围绕。
如图2A中示出的，穿过电介质堆叠体204同时形成多个沟道孔210和接触孔212。在一些实施例中，通过光刻、显影和蚀刻在电介质堆叠体204上图案化蚀刻掩模(未示出)。蚀刻掩模可以是光致抗蚀剂掩模或基于光刻掩模图案化的硬掩模。光刻掩模和/或蚀刻掩模可以在其上具有沟道孔210和接触孔212的图案，如以上图2A的示例中所示。在一些实施例中，蚀刻掩模包括用于形成沟道孔210的第一开口和用于形成接触孔212的第二开口的阵列。第一开口和第二开口可以具有标称上相同的横向尺寸(例如，直径)。在一些实施例中，沟道孔210和接触孔212具有标称上相同的横向尺寸(例如，直径)。
如图2A中示出的，使用图案化的蚀刻掩模通过一个或多个湿法蚀刻和/或干法蚀刻工艺(诸如DRIE)蚀刻穿过电介质堆叠体204的部分，以同时形成由光刻掩模和/或蚀刻掩模限定的图案中的沟道孔210和接触孔212。在一些实施例中，沟道孔210和接触孔212进一步垂直延伸到硅衬底202的上部部分中。穿过电介质堆叠体204的蚀刻工艺可以不停止在硅衬底202的顶部表面并且可以继续蚀刻硅衬底202的部分。在一些实施例中，独立的蚀刻工艺用于在蚀刻穿过电介质堆叠体204之后蚀刻硅衬底202的部分。在一些实施例中，沟道孔210的横向尺寸(例如，直径D1)标称上与接触孔212的横向尺寸(例如，直径D2)相同。
方法300进行到操作306，如图3中示出的，其中在每一个沟道孔中形成沟道结构。在图4中的方法400的示例中，在操作406，在每一个接触孔中形成密封层。在一些实施例中，半导体插塞形成在每一个沟道孔的下部部分中，并且沟道插塞形成在每一个沟道孔的上部部分中。
如图2B中示出的，形成密封层214以填充并覆盖沟道孔210和接触孔212。可以通过使用包括ALD、CVD、PVD、任何其他合适的工艺、或其任何组合的一种或多种薄膜沉积工艺沉积诸如多晶硅的牺牲层(稍后将被去除)来形成密封层214，以部分地填充和覆盖沟道孔210和接触孔212。在一些实施例中，密封层214通过快速密封沉积工艺形成。
在形成密封层214之后，重新打开沟道孔210。如图2C中示出的，使用光刻和显影工艺图案化光致抗蚀剂层216(作为沟道孔重新打开掩模)以覆盖接触孔212正上方的密封层214的部分。如图2D中示出的，使用湿法蚀刻和/或干法蚀刻工艺去除沟道孔210正上方的密封层214的部分，因为它们未被光致抗蚀剂层216覆盖，留下密封层214以填充并覆盖仅接触孔212。沟道孔210由此被重新打开用于以后的工艺。
如图2E中示出的，通过用半导体材料(例如，从硅衬底202外延生长的单晶硅或沉积在衬底202之上的多晶硅)在任何合适的方向上(例如，从底表面和/或侧表面)填充沟道孔210的下部部分(图2D中所示)来形成半导体插塞222。用于外延生长半导体插塞222的制造工艺可包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MBE)或其任何组合。
如图2E中示出的，沟道结构220形成在沟道孔210中的半导体插塞222以上。沟道结构220可以包括存储膜226(例如，包括阻挡层、储存层和隧穿层)和形成在半导体插塞222以上的半导体沟道228。在一些实施例中，首先沿着沟道孔210的侧壁和底表面沉积存储膜226，并且然后在存储薄膜226之上和半导体插塞222以上沉积半导体沟道228。阻挡层、储存层以及隧穿层可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺以此顺序依次沉积以形成存储膜226。然后可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺将半导体沟道228沉积在隧穿层上。在一些实施例中，通过在沉积半导体沟道228(诸如氧化硅)之后沉积电介质材料，在沟道孔210的其余空间中填充覆盖层229。
如图2E中示出的，沟道插塞224形成在沟道孔210的上部部分中。在一些实施例中，在电介质堆叠体204的顶表面上和沟道孔210的上部部分中的存储膜226、半导体沟道228和覆盖层229的部分可以通过CMP、研磨、湿法蚀刻和/或干法蚀刻去除，以在沟道孔210的上部部分中形成凹槽。然后可以通过用诸如CVD、PVD、ALD、电镀、无电镀或其任何组合的一种或多种薄膜沉积工艺将诸如金属的导电材料沉积到凹槽中来形成沟道插塞224。由此形成存储器串218(例如，NAND存储器串)。在一些实施例中，在形成存储器串218的沟道结构220之后，在电介质堆叠体204上形成包括诸如氧化硅的电介质材料的绝缘层230。
方法400进行到操作408，如图4中示出的，其中在沟道孔中形成沟道结构之后，从每一个接触孔去除密封层。如图2F中示出的，使用光刻和显影工艺图案化光致抗蚀剂层232(作为接触孔重新打开掩模)以覆盖存储器串218正上方的绝缘层230的部分。如图2G中示出的，使用湿法蚀刻和/或干法蚀刻工艺去除接触孔212正上方的绝缘层230的部分和填充并覆盖接触孔212(图2F中所示)的密封层214，因为它们未被光致抗蚀剂层232覆盖(图2F中所示)。由此重新打开接触孔212用于以后工艺。
方法300进行到操作308，如图3中示出的，其中形成包括交错的导电层和电介质层的存储堆叠体。在图4中的方法400的示例中，在操作410，穿过接触孔形成多个导电层。在一些实施例中，形成存储堆叠体包括蚀刻电介质堆叠体中的牺牲层，以及经接触孔沉积存储堆叠体的导电层。
如图2H中示出的，通过对电介质层208有选择性的湿法蚀刻和/或干法蚀刻去除电介质堆叠体204中的牺牲层206(图2G中示出)。在完全蚀刻掉牺牲层206之后，可以形成连接到接触孔212的横向凹槽234。在一些实施例中，通过将接触孔212暴露于热磷酸来促进蚀刻工艺，通过该热磷酸，牺牲层206中的氮化硅相对于电介质层208中的氧化硅被优先蚀刻。
如图2I中示出的，导电层236沿着接触孔212的侧壁形成并填充在横向凹槽234中(图2H中所示)。在一些实施例中，导电层236是包括粘附层和导体层(例如，栅极导体/栅极线)的复合层。在一些实施例中，在导电层236的沉积之前沉积栅极电介质层(未示出)。可以通过诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺来形成栅极电介质层和导电层236。栅极电介质层可包括电介质材料，该电介质材料包括氮化硅、高k电介质或其任何组合。导电层236可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。在一些实施例中，栅极电介质层、粘附层和导体层均通过CVD工艺形成，该工艺中，反应气体通过接触孔212到达横向凹槽234并且沿着接触孔212和横向凹槽234的侧壁反应和沉积。导电层236从而替代牺牲层206，以将电介质堆叠体204转移到存储堆叠体238中。
如图2J中示出的，通过蚀刻邻接接触孔212的侧壁的存储堆叠体238的导电层236的部分来形成邻接接触孔212的侧壁的凹槽240。在一些实施例中，通过经接触孔212将蚀刻剂施加到导电层236来形成凹槽240，以沿着接触孔212的侧壁完全去除导电层236的部分，并进一步蚀刻横向凹槽234中的导电层236的部分(图2H中所示)。凹槽240的尺寸可以通过蚀刻速率(例如，基于蚀刻剂温度和浓度)和/或蚀刻时间来控制。
在一些实施例中，可通过合适的离子注入工艺将其后用作被围绕的存储器串218的公共源极的掺杂区域241形成在衬底202中在接触孔212的底部处。在一些实施例中，掺杂区域241经半导体插塞222电连接到存储器串218。
方法300进行到操作310，如图3中示出的，其中沿着接触孔的侧壁形成间隔物以覆盖导电层并将存储堆叠体的导电层与后面形成在接触孔中的接触部电分开。在图4的示例中，在操作412，沿着每一个接触孔的侧壁沉积间隔物。如图2K中示出的，使用一种或多种薄膜沉积工艺(诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)沿着接触孔212的侧壁和在凹槽240中(图2J中所示)形成间隔物242。间隔物242可以包括诸如氧化硅和氮化硅的电介质材料的单层或复合层。通过覆盖接触孔的侧壁以及用间隔物242填充凹槽240，存储堆叠体238的导电层236(例如，栅极线)可以通过间隔物242与后面在接触孔212中形成的接触部电分开。
方法300进行到操作312，如图3中示出的，其中在接触孔中的间隔物之上形成接触部。在图4中的方法400的示例中，在操作414，在接触孔中的间隔物之上形成接触部。接触部通过衬底中的掺杂区域电连接到沟道结构。接触部可以沉积在每一个接触孔中的间隔物之上。如图2L中示出的，在接触孔212中的间隔物242之上形成接触部244(图2K中所示)。可以通过使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺在接触孔中的间隔物242之上沉积导电材料来形成接触部244，该导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。由此在接触孔中形成包括间隔物242和接触部244的接触孔结构246，接触孔结构246由多个存储器串218(例如，沟道结构220)围绕。接触部244可以用作ACS接触部，其电连接到围绕相应的接触孔结构(例如，接触孔结构246)的存储器串218的沟道结构220。
在一些实施例中，一种3D存储器件包括：衬底；存储堆叠体，具有在所述衬底之上的交错的导电层和电介质层；沟道结构的阵列，每一个沟道结构垂直延伸穿过所述存储堆叠体；以及多个接触孔结构，每一个接触孔结构垂直延伸穿过所述存储堆叠体并电连接到所述沟道结构中的一个或多个沟道结构的公共源极。所述多个接触孔结构中的至少一个接触孔结构可由所述沟道结构中的到相应的接触孔结构的横向距离标称上相等的多个沟道结构围绕。
在一些实施例中，所述多个沟道结构设置为与相应的接触孔结构相邻。
在一些实施例中，在平面图中，所述多个接触孔结构布置在沿着横向方向延伸的接触行中。所述接触行平行于所述沟道结构中的多行沟道结构。
在一些实施例中，所述多个接触孔结构沿着所述接触行与所述沟道结构中的至少一个沟道结构对准，所述多个接触孔结构中的至少两个接触孔结构由其间的所述沟道结构中的所述至少一个沟道结构彼此分开。
在一些实施例中，所述多个接触孔结构中的每一个接触孔结构由其间的所述沟道结构中的至少两个沟道结构彼此分开。
在一些实施例中，所述多个接触孔结构中的每一个接触孔结构由所述沟道结构中的到相应的接触孔结构的横向距离标称上相等的至少六个沟道结构构成的组围绕。所述沟道结构中的所述至少六个沟道结构构成的组可以具有所述沟道结构中的在所述接触行中对准并且与相应的接触孔结构相邻的两个沟道结构和所述沟道结构中的在所述接触行以外的至少四个沟道结构。
在一些实施例中，所述沟道结构中的所述至少四个沟道结构设置在所述沟道结构中的与所述接触行相邻的一行或多行沟道结构中。
在一些实施例中，所述3D存储器件还包括绝缘结构，所述绝缘结构垂直延伸穿过所述沟道结构的阵列并且沿着所述沟道结构的阵列的边界横向延伸。
在一些实施例中，所述绝缘结构包括电介质材料。
在一些实施例中，所述多个接触孔结构还布置在与所述接触行平行的第二接触行中。
在一些实施例中，所述沟道结构中的至少一行沟道结构位于所述接触行、所述第二接触行和绝缘结构中的任何两者之间。
在一些实施例中，至少两行沟道结构设置在所述接触行和所述第二接触行之间，以及所述接触行和所述第二接触行中的一者和所述绝缘结构之间。
在一些实施例中，所述3D存储器件还包括：TSG切口，其垂直延伸穿过所述存储堆叠体的部分并且沿着所述横向方向横向延伸，其中，所述接触行和所述第二接触行中的至少一者在所述平面图中与所述TSG重叠。
在一些实施例中，在所述平面图中，在所述第一接触行和所述第二个接触行中的每者中，所述多个接触孔结构中的每一个接触孔结构与相邻的接触孔结构间隔开相同的横向距离。
在一些实施例中，在所述平面图中，所述第一接触行和所述第二接触行间隔开标称上等于所述横向距离的另一横向距离。
在一些实施例中，在所述平面图中，所述多个接触孔结构布置成阵列。
在一些实施例中，所述多个接触孔结构中的每一个接触孔结构电连接到所述沟道结构中的围绕该接触孔结构的相应的多个沟道结构的公共源极。
在一些实施例中，所述多个接触孔结构包括导电材料。
在一些实施例中，所述多个沟道结构中的每一个沟道结构的直径和所述多个接触孔结构中的每一个接触孔结构的直径标称上相同。
在一些实施例中，一种3D存储器件包括：衬底；存储堆叠体，具有在所述衬底之上的交错的导电层和电介质层；沟道结构的阵列，每一个沟道结构垂直延伸穿过所述存储堆叠体；以及绝缘结构，垂直延伸穿过所述沟道结构的阵列并沿着所述沟道结构的阵列的边界横向延伸。所述3D存储器件还包括多个接触孔结构，每一个接触孔结构垂直延伸穿过所述存储堆叠体并电连接到所述沟道结构中的一个或多个沟道结构的公共源极。所述多个接触孔结构中的每一个接触孔结构可由所述沟道结构中的多个沟道结构围绕。
在一些实施例中，所述多个接触孔结构中的每一个接触孔结构由相同数量的到相应的接触孔结构的横向距离标称上相等的所述多个沟道结构围绕。相应的接触孔结构可电连接到所述沟道结构中的围绕该接触孔结构的相应的多个沟道结构的公共源极。
在一些实施例中，所述沟道结构中的所述多个沟道结构设置为与相应的接触孔结构相邻。
在一些实施例中，在平面图中，所述多个接触孔结构布置成阵列。
在一些实施例中，所述绝缘结构包括电介质材料，并且所述多个接触孔结构均包括导电材料。
在一些实施例中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底之上形成电介质堆叠体，所述电介质堆叠体包括交错的牺牲层和电介质层。形成穿过所述电介质堆叠体的多个沟道孔和多个接触孔。所述多个接触孔垂直延伸到所述衬底中，并且均由在平面图中到相应的接触孔的横向距离标称上相等的多个沟道孔围绕。在所述多个沟道孔中的每一个沟道孔中形成沟道结构。然后，通过经所述接触孔用导电层替代所述电介质堆叠体中的牺牲层，来形成具有交错的所述导电层和电介质层的存储堆叠体。沿着所述多个接触孔中的每一个接触孔的侧壁形成间隔物以覆盖所述存储堆叠体的所述导电层。在所述多个接触孔中的每一个接触孔中的所述间隔物之上形成接触部。所述接触部可电连接到所述多个沟道结构的公共源极。
在一些实施例中，形成所述多个沟道孔和所述多个接触孔包括执行图案化工艺以同时形成穿过所述电介质堆叠体的所述多个沟道孔和所述多个接触孔。
在一些实施例中，形成所述多个沟道孔和所述多个接触孔包括形成在沿着横向方向的接触行中对准的所述多个接触孔。所述多个接触孔中的至少两个接触孔沿着所述横向方向由其间的沟道孔分开。
在一些实施例中，所述方法还包括：在形成所述多个沟道结构之前，在所述接触孔中的每一个接触孔中形成密封层；以及在形成所述多个沟道结构之后，从所述接触孔中的每一个接触孔去除所述密封层。
在一些实施例中，经所述接触孔用所述导电层替代所述电介质堆叠体中的所述牺牲层包括：在形成所述多个沟道结构之后，经所述接触孔中的每一个接触孔去除所述电介质堆叠体中的所述牺牲层，以形成多个横向凹槽，所述多个横向凹槽到由所述多个相应的围绕沟道孔形成的沟道结构的横向距离标称上相等；以及沉积导电材料以填满所述多个横向凹槽。
在一些实施例中，所述方法还包括在形成所述存储堆叠体之后并且在形成所述间隔物之前，形成邻接所述接触孔中的每一个接触孔的所述侧壁的多个凹槽。
在一些实施例中，形成所述多个凹槽包括蚀刻所述存储堆叠体中的所述导电层的邻接所述接触孔的所述侧壁的部分。
在一些实施例中，所述方法还包括形成沿着所述多个接触孔和所述多个沟道孔的边界延伸的绝缘结构。形成所述绝缘结构可包括：形成垂直延伸穿过所述电介质堆叠体和所述存储堆叠体之一并沿着所述多个接触孔和所述多个沟道孔的所述边界横向延伸的沟槽；以及沉积电介质材料以填满所述沟槽。
在一些实施例中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底之上交替沉积交错的牺牲层和电介质层。同时蚀刻穿过所述交错的牺牲层和电介质层以形成多个沟道孔和多个接触孔。所述多个接触孔在平面图中可在沿着横向方向的接触行中与所述多个沟道孔中的部分对准。可在所述多个接触孔中的每一个接触孔中沉积密封层，在所述多个沟道孔中的每一个沟道孔中沉积沟道结构之后，可蚀刻掉所述接触孔中的每一个接触孔中的所述密封层。经所述接触孔，可以多个导电层替代所述牺牲层。可沿着所述接触孔中的每一个接触孔的侧壁沉积间隔物。
在一些实施例中，所述方法还包括在所述多个接触孔中的每一个接触孔中的所述间隔物之上沉积接触部。
在一些实施例中，所述方法还包括：在蚀刻穿过所述交错的牺牲层和电介质层之前，在所述交错的牺牲层和电介质层上图案化蚀刻掩模。所述蚀刻掩模可包括对应于所述多个沟道孔的多个第一开口和对应于所述多个接触孔的多个第二开口。
在一些实施例中，在所述多个接触孔中的每一个接触孔中沉积密封层包括：执行快速密封沉积工艺以在所述多个接触孔和所述多个沟道孔中沉积密封材料；以及去除所述多个沟道孔中的每一个沟道孔中的所述密封层的部分以暴露所述衬底并保留所述多个接触孔中的每一个接触孔中的所述密封层。
在一些实施例中，所述方法还包括：在沉积所述密封层之后，随后沿着所述多个沟道孔中的每一个沟道孔的侧壁沉积存储膜和半导体沟道，以在所述多个沟道孔中的每一个沟道孔中形成所述沟道结构。
具体实施例的前述描述将充分揭示本公开的一般性质，使得在不脱离本公开的一般概念的情况下，其他人可以通过应用本领域技术范围内的知识，容易地修改和/或适应该具体实施例的各种应用，而无需过多的实验。因此，基于于此给出的教导和指导，这些改编和修改旨在在所公开的实施例的等同物的含义和范围内。应理解，于此的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于示出指定功能及其关系的实现的功能构建块描述了本公开的实施例。为了便于描述，这里任意定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所预期的本公开的一个或多个但不是所有示例性实施例，并且因此，不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据以下权利要求及其等同物来限定。

Claims (37)

1.一种三维(3D)存储器件，包括：
衬底；
存储堆叠体，包括在所述衬底之上的交错的导电层和电介质层；
沟道结构的阵列，每一个沟道结构垂直延伸穿过所述存储堆叠体；以及
多个接触孔结构，每一个接触孔结构垂直延伸穿过所述存储堆叠体并电连接到所述沟道结构中的一个或多个沟道结构的公共源极，所述多个接触孔结构中的至少一个接触孔结构由所述沟道结构中的到相应的接触孔结构的横向距离标称上相等的多个沟道结构围绕。
2.如权利要求1所述的3D存储器件，其中，所述多个沟道结构设置为与相应的接触孔结构相邻。
3.如权利要求1或2所述的3D存储器件，其中，在平面图中，所述多个接触孔结构布置在沿着横向方向延伸的接触行中，所述接触行平行于所述沟道结构中的多行沟道结构。
4.如权利要求3所述的3D存储器件，其中，所述多个接触孔结构沿着所述接触行与所述沟道结构中的至少一个沟道结构对准，所述多个接触孔结构中的至少两个接触孔结构由其间的所述沟道结构中的所述至少一个沟道结构彼此分开。
5.如权利要求4所述的3D存储器件，其中，所述多个接触孔结构中的每一个接触孔结构由其间的所述沟道结构中的至少两个沟道结构彼此分开。
6.如权利要求5所述的3D存储器件，其中，所述多个接触孔结构中的每一个接触孔结构由所述沟道结构中的到相应的接触孔结构的横向距离标称上相等的至少六个沟道结构构成的组围绕，所述沟道结构中的所述至少六个沟道结构构成的组包括所述沟道结构中的在所述接触行中对准并且与相应的接触孔结构相邻的两个沟道结构和所述沟道结构中的在所述接触行以外的至少四个沟道结构。
7.如权利要求6所述的3D存储器件，其中，所述沟道结构中的所述至少四个沟道结构设置在所述沟道结构中的与所述接触行相邻的一行或多行沟道结构中。
8.如权利要求1-7中任一项所述的3D存储器件，还包括绝缘结构，所述绝缘结构垂直延伸穿过所述沟道结构的阵列并且沿着所述沟道结构的阵列的边界横向延伸。
9.如权利要求1-8中任一项所述的3D存储器件，其中，所述绝缘结构包括电介质材料。
10.如权利要求3-7中任一项所述的3D存储器件，其中，所述多个接触孔结构还布置在与所述接触行平行的第二接触行中。
11.如权利要求10所述的3D存储器件，其中，所述沟道结构中的至少一行沟道结构位于所述接触行、所述第二接触行和绝缘结构中的任何两者之间。
12.如权利要求11所述的3D存储器件，其中，至少两行沟道结构设置在所述接触行和所述第二接触行之间，以及所述接触行和所述第二接触行中的一者和所述绝缘结构之间。
13.如权利要求10-12中任一项所述的3D存储器件，还包括：顶部选择栅极(TSG)切口，其垂直延伸穿过所述存储堆叠体的部分并且沿着所述横向方向横向延伸，其中，所述接触行和所述第二接触行中的至少一者在所述平面图中与所述TSG重叠。
14.如权利要求10-13中任一项所述的3D存储器件，其中，在所述平面图中，在所述第一接触行和所述第二个接触行中的每者中，所述多个接触孔结构中的每一个接触孔结构与相邻的接触孔结构间隔开相同的横向距离。
15.如权利要求14所述的3D存储器件，其中，在所述平面图中，所述第一接触行和所述第二接触行间隔开标称上等于所述横向距离的另一横向距离。
16.如权利要求15所述的3D存储器件，其中，在所述平面图中，所述多个接触孔结构布置成阵列。
17.如权利要求1-16中任一项所述的3D存储器件，其中，所述多个接触孔结构中的每一个接触孔结构电连接到所述沟道结构中的围绕该接触孔结构的相应的多个沟道结构的公共源极。
18.如权利要求1-17中任一项所述的3D存储器件，其中，所述多个接触孔结构包括导电材料。
19.如权利要求1-18中任一项所述的3D存储器件，其中，所述多个沟道结构中的每一个沟道结构的直径和所述多个接触孔结构中的每一个接触孔结构的直径标称上相同。
20.一种三维(3D)存储器件，包括：
衬底；
存储堆叠体，包括在所述衬底之上的交错的导电层和电介质层；
沟道结构的阵列，每一个沟道结构垂直延伸穿过所述存储堆叠体；
绝缘结构，垂直延伸穿过所述沟道结构的阵列并沿着所述沟道结构的阵列的边界横向延伸；以及
多个接触孔结构，每一个接触孔结构垂直延伸穿过所述存储堆叠体并电连接到所述沟道结构中的一个或多个沟道结构的公共源极，所述多个接触孔结构中的每一个接触孔结构由所述沟道结构中的多个沟道结构围绕。
21.如权利要求20所述的3D存储器件，其中，所述多个接触孔结构中的每一个接触孔结构由相同数量的到相应的接触孔结构的横向距离标称上相等的所述多个沟道结构围绕，相应的接触孔结构电连接到所述沟道结构中的围绕该接触孔结构的相应的多个沟道结构的公共源极。
22.如权利要求20或21所述的3D存储器件，其中，所述沟道结构中的所述多个沟道结构设置为与相应的接触孔结构相邻。
23.如权利要求20-22中任一项所述的3D存储器件，其中，在平面图中，所述多个接触孔结构布置成阵列。
24.如权利要求20-23中任一项所述的3D存储器件，其中，所述绝缘结构包括电介质材料，并且所述多个接触孔结构均包括导电材料。
25.一种用于形成三维(3D)存储器件的方法，包括：
在衬底之上形成电介质堆叠体，所述电介质堆叠体包括交错的牺牲层和电介质层；
形成穿过所述电介质堆叠体的多个沟道孔和多个接触孔，其中，所述多个接触孔垂直延伸到所述衬底中，并且均由在平面图中到相应的接触孔的横向距离标称上相等的多个沟道孔围绕；
在所述多个沟道孔中的每一个沟道孔中形成沟道结构；
通过经所述接触孔用导电层替代所述电介质堆叠体中的牺牲层，来形成包括交错的所述导电层和电介质层的存储堆叠体；
沿着所述多个接触孔中的每一个接触孔的侧壁形成间隔物以覆盖所述存储堆叠体的所述导电层；以及
在所述多个接触孔中的每一个接触孔中的所述间隔物之上形成接触部，所述接触部电连接到所述多个沟道结构的公共源极。
26.如权利要求25所述的方法，其中，形成所述多个沟道孔和所述多个接触孔包括执行图案化工艺以同时形成穿过所述电介质堆叠体的所述多个沟道孔和所述多个接触孔。
27.如权利要求25或26所述的方法，其中，形成所述多个沟道孔和所述多个接触孔包括形成在沿着横向方向的接触行中对准的所述多个接触孔，所述多个接触孔中的至少两个接触孔沿着所述横向方向由其间的沟道孔分开。
28.如权利要求25-27中任一项所述的方法，还包括：
在形成所述多个沟道结构之前，在所述接触孔中的每一个接触孔中形成密封层；以及
在形成所述多个沟道结构之后，从所述接触孔中的每一个接触孔去除所述密封层。
29.如权利要求28所述的方法，其中，经所述接触孔用所述导电层替代所述电介质堆叠体中的所述牺牲层包括：
在形成所述多个沟道结构之后，经所述接触孔中的每一个接触孔去除所述电介质堆叠体中的所述牺牲层，以形成多个横向凹槽，所述多个横向凹槽到由所述多个相应的围绕沟道孔形成的沟道结构的横向距离标称上相等；以及
沉积导电材料以填满所述多个横向凹槽。
30.如权利要求25-29中任一项所述的方法，还包括在形成所述存储堆叠体之后并且在形成所述间隔物之前，形成邻接所述接触孔中的每一个接触孔的所述侧壁的多个凹槽。
31.如权利要求30所述的方法，其中，形成所述多个凹槽包括蚀刻所述存储堆叠体中的所述导电层的邻接所述接触孔的所述侧壁的部分。
32.如权利要求25-31中任一项所述的方法，还包括形成沿着所述多个接触孔和所述多个沟道孔的边界延伸的绝缘结构，其中，形成所述绝缘结构包括：
形成垂直延伸穿过所述电介质堆叠体和所述存储堆叠体之一并沿着所述多个接触孔和所述多个沟道孔的所述边界横向延伸的沟槽；以及
沉积电介质材料以填满所述沟槽。
33.一种用于形成三维(3D)存储器件的方法，包括：
在衬底之上交替沉积交错的牺牲层和电介质层；
同时蚀刻穿过所述交错的牺牲层和电介质层以形成多个沟道孔和多个接触孔，其中，所述多个接触孔在平面图中在沿着横向方向的接触行中与所述多个沟道孔中的部分对准；
在所述多个接触孔中的每一个接触孔中沉积密封层；
在所述多个沟道孔中的每一个沟道孔中沉积沟道结构之后，蚀刻掉所述接触孔中的每一个接触孔中的所述密封层；
经所述接触孔以多个导电层替代所述牺牲层；以及
沿着所述接触孔中的每一个接触孔的侧壁沉积间隔物。
34.如权利要求33所述的方法，还包括在所述多个接触孔中的每一个接触孔中的所述间隔物之上沉积接触部。
35.如权利要求33或34所述的方法，还包括：在蚀刻穿过所述交错的牺牲层和电介质层之前，在所述交错的牺牲层和电介质层上图案化蚀刻掩模，其中，所述蚀刻掩模包括对应于所述多个沟道孔的多个第一开口和对应于所述多个接触孔的多个第二开口。
36.如权利要求33-35中任一项所述的方法，其中，在所述多个接触孔中的每一个接触孔中沉积密封层包括：
执行快速密封沉积工艺以在所述多个接触孔和所述多个沟道孔中沉积密封材料；以及
去除所述多个沟道孔中的每一个沟道孔中的所述密封层的部分以暴露所述衬底并保留所述多个接触孔中的每一个接触孔中的所述密封层。
37.如权利要求33-36中任一项所述的方法，还包括：在沉积所述密封层之后，随后沿着所述多个沟道孔中的每一个沟道孔的侧壁沉积存储膜和半导体沟道，以在所述多个沟道孔中的每一个沟道孔中形成所述沟道结构。
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