TWI720452B - 三維記憶體裝置及其形成方法 - Google Patents

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Abstract

提供了三維(3D)記憶體裝置的實施例。所述3D記憶體裝置包括：基底；記憶堆疊體，具有在所述基底之上的交錯的導電層和介電質層；通道結構的陣列，每一個通道結構垂直延伸穿過所述記憶堆疊體；以及複數個接觸孔結構，每一個接觸孔結構垂直延伸穿過所述記憶堆疊體並電連接到所述通道結構中的一個或複數個通道結構的共同源極。所述複數個接觸孔結構中的至少一個接觸孔結構可由所述通道結構中的到相應的接觸孔結構的橫向距離名義上相等的複數個通道結構圍繞。

Description

三維記憶體裝置及其形成方法
本公開的實施例涉及三維(3D)記憶體裝置及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製作方法，平面記憶體單元被縮放到較小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶體單元的儲存密度接近上限。
3D記憶體架構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制訊號來往於記憶體陣列的週邊元件。
於此公開了3D記憶體裝置和用於形成該元件的方法的實施例。
在示例中，一種3D記憶體裝置包括：基底；記憶堆疊體，具有在所述基底之上的交錯的導電層和介電質層；通道結構的陣列，每一個通道結構垂直延伸穿過所述記憶堆疊體；以及複數個接觸孔結構，每一個接觸孔結構垂直延伸穿過所述記憶堆疊體並電連接到所述通道結構中的一個或複數個通道結構的共同源極。所述複數個接觸孔結構中的至少一個接觸孔結構可由所述通道結 構中的到相應的接觸孔結構的橫向距離名義上相等的複數個通道結構圍繞。
在另一示例中，一種3D記憶體裝置包括：基底；記憶堆疊體，具有在所述基底之上的交錯的導電層和介電質層；通道結構的陣列，每一個通道結構垂直延伸穿過所述記憶堆疊體；以及絕緣結構，垂直延伸穿過所述通道結構的陣列並沿著所述通道結構的陣列的邊界橫向延伸。所述3D記憶體裝置另包括複數個接觸孔結構，每一個接觸孔結構垂直延伸穿過所述記憶堆疊體並電連接到所述通道結構中的一個或複數個通道結構的共同源極。所述複數個接觸孔結構中的每一個接觸孔結構可由所述通道結構中的複數個通道結構圍繞。
在又一示例中，一種用於形成3D記憶體裝置的方法包括以下步驟。 首先，在基底之上形成介電質堆疊體，所述介電質堆疊體包括交錯的犧牲層和介電質層。形成穿過所述介電質堆疊體的複數個通道孔和複數個接觸孔。所述複數個接觸孔垂直延伸到所述基底中，並且均由在平面圖中到相應的接觸孔的橫向距離名義上相等的複數個通道孔圍繞。在所述複數個通道孔中的每一個通道孔中形成通道結構。然後，通過經所述接觸孔用導電層替代所述介電質堆疊體中的犧牲層，來形成具有交錯的所述導電層和介電質層的記憶堆疊體。沿著所述複數個接觸孔中的每一個接觸孔的側壁形成間隔物以覆蓋所述記憶堆疊體的所述導電層。在所述複數個接觸孔中的每一個接觸孔中的所述間隔物之上形成接觸部。所述接觸部可電連接到所述複數個通道結構的共同源極。
在再一示例中，一種用於形成3D記憶體裝置的方法包括以下步驟。 首先，在基底之上交替沉積交錯的犧牲層和介電質層。同時蝕刻穿過所述交錯的犧牲層和介電質層以形成複數個通道孔和複數個接觸孔。所述複數個接觸孔在平面圖中可在沿著橫向方向的接觸列中與所述複數個通道孔中的部分對準。 可在所述複數個接觸孔中的每一個接觸孔中沉積密封層，在所述複數個通道孔中的每一個通道孔中沉積通道結構之後，可蝕刻掉所述接觸孔中的每一個接觸 孔中的所述密封層。經所述接觸孔，可以複數個導電層替代所述犧牲層。可沿著所述接觸孔中的每一個接觸孔的側壁沉積間隔物。
102:基底
104、218:記憶體串
105:等邊六邊形
106、236:導電層
107:絕緣結構
108、208:介電質層
110、238:記憶堆疊體
112、220:通道結構
114、228:半導體通道
116、226:儲存膜
118、229:覆蓋層
120、222:半導體插塞
122、224:通道插塞
124、246:接觸孔結構
126、244:接觸部
128、242:間隔物
130、241:摻雜區域
150:儲存區域
202:矽基底
204:介電質堆疊體
206:犧牲層
210:通道孔
212:接觸孔
214:密封層
216、232:光致抗蝕劑層
230:絕緣層
234:橫向凹槽
240:凹槽
300、400:方法
302、402、304、404、306、406、408、308、410、310、412、312、414:步驟
500、100:3D記憶體裝置
502:NAND記憶體串
504:閘極線縫隙
506、103:TSG切口
508:切口
D1、D2:直徑
W:寬度
x:x軸
y:y軸
z:z軸
在此併入並形成說明書的一部分的附圖示出了本公開的實施例，並且與說明書一起，進一步用於解釋本公開的原理並使得本領域技術人員能夠實現和使用本公開。
第1A圖示出了根據本公開的一些實施例的示例性3D記憶體裝置的平面圖。
第1B圖示出了根據本公開的一些實施例的第1A圖中所示的3D記憶體裝置沿著A-A’方向的截面圖。
第2A圖至第2L圖示出了根據本公開的一些實施例的用於形成3D記憶體裝置的示例性製作方法。
第3圖示出了根據本公開的一些實施例的用於形成3D記憶體裝置的示例性方法的流程圖。
第4圖示出了根據本公開的一些實施例的用於形成3D記憶體裝置的另一示例性方法的流程圖。
第5圖示出了具有閘極線縫隙的示例性3D記憶體裝置的平面圖。
將參考附圖描述本公開的實施例。
儘管討論了具體的配置和設置，但是應當理解的是，這僅僅是為了說明性的目的而進行的。本領域的技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其他配置和設置。對於本領域的技術人員顯而易見 的是，本公開還可以採用於各種其他應用中。
應當注意，說明書中對「一個實施例」、「實施例」、「示例實施例」，「一些實施例」等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每一個實施例可能不一定包括特定的特徵、結構或特性。而且，這些語詞不一定指的是相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來影響該特徵、結構或特性將在本領域技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如，如於此使用的術語「一個或複數個」，至少部分地取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如「一」、「一個」或「該」之類的術語再次可以被理解為傳達單數用法或傳達複數用法，至少部分地取決於上下文。另外，術語「基於」可以理解為不必然意圖傳達排他組因素，而是替代地可以容許不必然清楚描述的附加因素的存在，仍然至少部分取決於上下文。
應當容易理解的是，本公開中的「在......上」、「在......以上」以及「在......之上」的意思應當以最廣泛方式解釋，使得「在......上」不僅意指「直接在某物上」，而且也包括「在某物上」且其間具有中間特徵或層的含義，並且「在......以上」或「在......之上」不僅意指「在某物以上」或「在某物之上」的含義，而且還可以包括「在某物以上」或「在某物之上」且其間沒有中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語，諸如「在......之下」、「在......以下」、「下部」、「在......以上」、「上部」等可以在此用於便於描述，以描述如圖中所示出的一個元件或特徵與別的元件(單個或複數個)或特徵(單個或複數個)的關係。 除了圖中所描繪的取向之外，空間相對術語旨在涵蓋使用或操作中元件的不同 取向。裝置可另外地取向(旋轉90度或以其他取向)，並且相應地，可以同樣地解釋於此使用的空間相對描述符。
如於此使用的，術語「基底」是指在其上添加後續材料層的材料。 基底本身可以被圖案化。添加在基底頂部上的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括寬廣系列的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料製成。
如於此使用的，術語「層」是指包括具有厚度的區域的材料部分。 層可以在整個下層或上層結構之上延伸，或者可具有小於下層或上層結構的廣度。此外，層可以是均勻或不均勻連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間或處的任何一對側向平面之間。層可以橫向地、垂直地及/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或複數個層，及/或可以在其上、其以上及/或其以下具有一個或複數個層。層可以包含複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成有互連線及/或通孔接觸部)和一個或複數個介電質層。
如於此使用的，術語「名義/名義地」指的是在一個產品或製程的設計階段期間設定的對於元件或製程操作的特性或參數的期望值或目標值與在期望值以上及/或以下的一系列值一起。值的範圍可以歸因於加工製程或公差的微小變化。如於此使用的，術語「約」指可以基於與對象半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「約」可以指給定量的值，其在例如值的10至30%(例如，值的±10%、±20%或±30%)內變化。
如於此使用的，術語「3D記憶體裝置」是指半導體元件，所述半導體元件在橫向取向的基底上具有記憶體單元電晶體的垂直取向的串(於此稱作「記憶體串」，諸如NAND記憶體串)，從而記憶體串相對於基底在垂直方向上延 伸。如於此使用的，術語「垂直/垂直地」意指名義上正交於基底的橫向表面。
通道孔的關鍵尺寸為用於3D記憶體裝置的重要因素。這些3D記憶體裝置的製造和最終元件性能可以受到通道孔的關鍵尺寸的影響。特別地，當3D記憶體裝置繼續按比例縮小時，閘極替代製程(例如，用導電層替代犧牲層來形成閘極電極/字元線的製程)可能變得更具挑戰性。例如，在一些3D記憶體裝置中，形成閘極線縫隙(GLS)以分開記憶體串的陣列中的儲存區域。通常，GLS具有大的尺寸並且填充有形成在溝槽中的絕緣結構，所述溝槽在陣列中橫向延伸。源結構也形成在GLS中並且電連接到記憶體串的陣列共同源極(ACS)。 所述3D記憶體裝置中的閘極替代製程通常包括蝕刻掉犧牲層並經溝槽沉積導電材料。GLS和相鄰的頂部選擇閘極(TSG)之間的大橫向距離和通道孔(或通道結構)的小關鍵尺寸可以使得導電材料不均勻地填充在去除犧牲層之後形成的橫向凹槽中，導致形成的閘極電極中的空隙。閘極電極可能具有非預期的高電阻。而且，因為在相鄰的GLS之間形成通道孔，所以用於蝕刻陣列的不同位置處的通道孔的邊界條件可能由於大面積GLS的存在而不同，導致通道孔具有不均勻的橫向尺寸。例如，通道孔的橫向尺寸可隨著通道孔遠離GLS移動而逐漸變化，導致記憶體單元的潛在性能變化。另外，記憶體單元的閾值電壓可隨著記憶體單元(或相應的通道結構)和GLS之間的橫向距離變化而變化。
例如，第5圖示出了具有GLS 504的示例性3D記憶體裝置500的平面圖。3D記憶體裝置500包括NAND記憶體串502的陣列和複數個平行的GLS 504，複數個平行的GLS 504將NAND記憶體串502的陣列劃分成不同的儲存區域(例如，記憶體指狀物或塊)。3D記憶體裝置500另包括複數個平行的TSG切口506，其分開不同區域中的NAND記憶體串502的TSG之間的電連接。如第5圖中所示，每一個GLS 504和TSG切口506在平面圖中(平行於晶片平面)以直線圖案沿著字元線方向橫向延伸。應當注意，x軸和y軸包括在第5圖中，以示出晶片平面中 的兩個正交方向。x方向是字元線方向，並且y方向是位元線方向。3D記憶體裝置500另包括「H」切口508，其將每一個記憶體塊橫向分開為複數個記憶體指狀物。
在閘極替代製程期間，用於形成NAND記憶體串502的閘極電極的導電材料需要在每一個GLS 504和相鄰的TSG切口506之間行進相對長的距離以填充去除犧牲層之後形成的橫向凹槽。此沉積製程易於受到不均勻沉積的閘極電極及/或空隙的形成的影響。GLS 504和相鄰的GLS 504/TSG切口506之間的相對長的距離也可以影響NAND記憶體串502的橫向尺寸和閾值電壓的均勻性。此外，GLS 504的形狀(例如，具有沿著延伸方向(或x方向)的尺寸比沿著擴展維度(或y方向)的尺寸大得多的縫隙形狀)可以導致不同方向上的晶片平坦度(例如，晶片翹曲偏差(bias))的不平衡變化。翹曲偏差會對形成元件圖案的微影製程具有不利影響，從而導致潛在的管芯產量損失。
根據本公開的各種實施例提供適用於通過以接觸孔結構替代GLS來解決上述問題的改進的3D儲存結構方案。3D儲存結構包括分佈在記憶體串的陣列中的複數個接觸孔結構。每一個接觸孔結構可以包括接觸孔中的絕緣間隔層和間隔層中的導電接觸部。在一些實施例中，每一個接觸孔結構電連接到圍繞接觸孔結構的複數個記憶體串的共同源極。接觸孔結構可以設置成圖案，例如陣列，因此接觸孔結構可以均勻地分佈在記憶體串的陣列中。接觸孔結構的設置可以改善記憶體串的閾值電壓的均勻性。
此外，接觸孔結構的設置可以允許形成具有改善的均勻性和品質的閘極電極/字元線，降低閘極電極/字元線的電阻率。例如，可以進行閘極替代製程以經隨後形成接觸孔結構的接觸孔沉積導電材料。因為導電材料行進較短的距離來填滿橫向凹槽以形成閘極電極，所以閘極電極不易受空隙或密度不均勻的影響。
在本公開中，可以沿著記憶體串的陣列的邊界形成一個或複數個絕緣結構，以限定接觸孔結構形成所在的儲存區域。絕緣結構可以用作GLS以將一個儲存區域與另一個儲存區域分開。與GLS相比，絕緣結構可以具有更小的橫向面積(例如，更小的橫向寬度)，增大了用於形成記憶體串/單元的儲存區域中的面積。因此可以增大儲存區域的通道密度(或通道孔密度)。可以通過形成通道孔的相同製程來形成可以與通道結構具有相同直徑的接觸孔，因此接觸孔的形成對通道孔的橫向均勻性具有最小的影響。而且，絕緣結構的較小橫向尺寸可以導致用於不同位置的通道孔的邊界條件的較小變化。形成通道孔的蝕刻製程可以進一步導致具有更均勻直徑的通道孔。同時，可以例如基於設計及/或製造要求靈活地確定在儲存區域中形成的TSG的數量和通道孔的數量。
第1A圖示出了根據一些實施例的示例性3D記憶體裝置的平面圖。第1B圖示出了第1A圖中所示的3D記憶體裝置的截面圖。第2A圖至第2L圖示出了根據一些實施例的示例性3D記憶體裝置在示例性製作方法的各個階段的截面圖。第3圖和第4圖各自示出了根據一些實施例的形成3D記憶體裝置的示例性方法。
第1A圖示出了示例性3D記憶體裝置100的平面圖。3D記憶體裝置100可以包括儲存區域150、沿儲存區域150的邊界設置的一個或複數個絕緣結構107、在儲存區域150中設置成陣列的複數個記憶體串104(或NAND記憶體串104)、在記憶體串104之間分佈的複數個接觸孔結構124和複數個TSG切口103。 由絕緣結構107限定或分開的儲存區域150可以是形成有記憶體串104的任何合適的區。記憶體串104可以在絕緣結構107之間設置成任何合適的圖案(諸如陣列)。取決於製造及/或設計要求，可以在絕緣結構107之間形成任何合適數量的記憶體串104和TSG切口103。
接觸孔結構124可以以任何合適的配置分佈在儲存區域150中，由記 憶體串104圍繞。例如，接觸孔結構124可以在平面圖中設置成圖案(例如，具有以規則間隔重複的相同的形狀的設置)。在一些實施例中，接觸孔結構124設置成陣列。例如，如第1A圖中所示，接觸孔結構124可以設置在複數個平行的列(也稱為接觸列)中，每一個列沿著x方向延伸。接觸列中的至少兩個接觸孔結構124由沿著x方向的其間的至少一個記憶體串104分開。在一些實施例中，每一個接觸孔結構124由至少兩個記憶體串104與相同的接觸列中的相鄰的接觸孔結構分開。在一些實施例中，在相同的接觸列中，兩個相鄰的接觸孔結構124由名義上相等的橫向空間或距離分開。沿著y方向，相鄰的接觸列可以由至少一列記憶體串104分開。在一些實施例中，相鄰的接觸列由至少兩列記憶體串104分開。 在一些實施例中，兩個相鄰的接觸列由沿著y方向的名義上相等的橫向空間或距離分開。在一些實施例中，接觸孔結構124和相鄰的接觸孔結構124之間沿x方向的橫向空間或距離名義上等於所述接觸孔結構124和相鄰的接觸列中的相鄰的接觸孔結構124之間的橫向空間或距離。
接觸列中的至少一個接觸孔結構124由複數個記憶體串104圍繞。在一些實施例中，每一個接觸孔結構124由複數個記憶體串104圍繞並且電連接到複數個記憶體串104的共同源極。與接觸孔結構124不相鄰的記憶體串104的源極可以電連接到附近的接觸孔結構124，如由設計確定的。在一些實施例中，相同數量的相鄰的記憶體串104可以圍繞每一個接觸孔結構124。這些相鄰的記憶體串104可以與相應的被圍繞的接觸孔結構124具有名義上相同的橫向距離。圍繞接觸孔結構124的相鄰記憶體串104的數量可以取決於例如儲存區域150中的記憶體串104的設置。在一些實施例中，每一個接觸孔結構124由至少六個記憶體串104圍繞。
作為示例，第1A圖中所示，每一個接觸孔結構124在平面圖中由六個記憶體串104圍繞。六個記憶體串104可以在接觸孔結構124周圍均勻地間隔開， 因此連接六個記憶體串104的幾何中心的線形成等邊六邊形105。六個記憶體串104中的每一個到名義上設置於等邊六邊形105的中心處的接觸孔結構124橫向距離名義上相同。在此示例中，六個記憶體串104中的兩個與接觸孔結構124設置所在的接觸列對準，並且每兩個相鄰的接觸孔結構124由兩個記憶體串104分開。沿著y方向，每一個接觸列由兩個記憶體串104分開。在一些實施例中，接觸孔結構124和每一個相鄰的接觸孔結構124之間沿著x方向的橫向空間名義上與該接觸孔結構124和相鄰的接觸列中的每一個相鄰的接觸孔結構124之間的橫向空間相同。
在一些實施例中，每一個接觸列中的接觸孔結構124的數量和圍繞接觸孔結構124的記憶體串104的數量/設置可改變。例如，在接觸列中，每兩個相鄰的接觸孔結構124可由多於或少於兩個的記憶體串104分開，及/或圍繞接觸孔結構124的記憶體串104的數量可以大於或小於六。接觸孔結構124的橫向尺寸(例如，直徑)可以名義上與記憶體串104的橫向尺寸(例如，直徑)相同。接觸孔結構124和記憶體串104的具體設置可以基於不同的製造及/或設計需求來確定，並且不應該受到本公開的實施例的限制。
垂直延伸(即，垂直於xy平面的方向)穿過記憶體串104的陣列的部分的TSG切口103可以沿著x方向延伸。在一些實施例中，TSG切口103與接觸列重疊，以例如最小化儲存區域150上未用於形成記憶體串104的區，並最小化在蝕刻通道孔期間對邊界條件變化的影響。如第1A圖中所示，複數個平行的TSG切口103可以在平面圖中與複數個接觸列重疊，以在TSG切口103之間或在絕緣結構107和TSG切口103之間分開記憶體串的電連接。
絕緣結構107可以將儲存區域150與其他區域/部分分開。絕緣結構107可以在平面圖中沿著儲存區域150的邊界(例如，x方向)延伸，並且可以垂直延伸(例如，正交於xy平面的方向)穿過記憶體串104的陣列。在一些實施例中， 絕緣結構107的橫向長度(例如，沿著x方向的尺寸)名義上與已知3D記憶體裝置中的GLS的橫向長度相同或相當。在一些實施例中，絕緣結構107的橫向寬度W(例如，沿著y方向的尺寸)小於已知的3D記憶體裝置中的GLS的橫向寬度。 絕緣結構107可以包括任何合適的介電質材料，諸如氧化矽、氮化矽及/或氮氧化矽。在一些實施例中，通過沿著儲存區域150的邊界形成溝槽並用合適的介電質材料填充溝槽來形成絕緣結構107。溝槽可以在通道孔的形成之前、之後或同時形成。
接觸孔結構124和絕緣結構107的設置可在許多方面改善3D記憶體裝置100的製造和元件性能。例如，絕緣結構107可佔據3D記憶體裝置中較小的面積，允許更多的記憶體串104形成在儲存區域150中。接觸孔結構124分佈在記憶體串104中並且每一個具有複數個被圍繞的記憶體串104，該複數個被圍繞的記憶體串104到相應的接觸孔結構124的橫向距離名義上相同。在閘極替代製程中，用於形成閘極電極的導電材料可行進名義上相同的距離至圍繞通道孔以填滿去除犧牲層之後形成的橫向凹槽。這可以有助於形成具有改善的均勻性和品質的閘極電極，降低閘極電極的電阻率。接觸孔結構124的設置還允許更多的記憶體串104與相應的共同源極更靠近且更均勻地設置。可以改善在這些記憶體串104中形成的記憶體單元的閾值電壓的均勻性。而且，接觸孔結構124的設置和尺寸可以導致在蝕刻製程期間儲存區域150中的不同位置處的通道孔的邊界條件的變化減小。因此，形成的通道孔和記憶體串104的橫向尺寸可以具有改善的均勻性。此外，可以在儲存區域150中靈活地確定記憶體串104的數量和TSG切口103的數量。這可以進一步增大要在儲存區域150中形成的記憶體單元的數量。 接觸孔結構124和絕緣結構107的橫向尺寸和分佈還可以減小3D記憶體裝置100的翹曲偏差，從而減小3D記憶體裝置100的表面平坦度的變化。
第1B圖示出了根據本公開的一些實施例的沿著第1A圖中所示的 A-A'方向的示例性3D記憶體裝置100的截面圖。3D記憶體裝置100可以包括基底102，其可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)或任何其他合適的材料。在一些實施例中，基底102是減薄的基底(例如，半導體層)，其通過研磨、蝕刻、化學機械拋光(CMP)或其任何組合而減薄。
3D記憶體裝置100可以包括基底102以上的記憶體陣列元件。應當注意，x和z軸/方向包括在第1B圖中以進一步示出3D記憶體裝置100中的元件的空間關係。基底102包括在xy平面中橫向延伸的兩個橫向表面：晶片正面上的頂表面，其上可以形成3D記憶體裝置100；以及與晶片正面相對的背面上的底表面。 z軸正交於x和y軸。如於此使用的，一個元件(例如，層或元件)是在半導體元件(例如，3D記憶體裝置100)的另一元件(例如，層或元件)「上」、「以上」還是「以下」是當基底在z方向上位於半導體元件的最低平面中時，相對於半導體元件的基底(例如，基底102)在z方向(正交於xy平面的垂直方向)上確定的。用於描述空間關係的相同概念適用於整個本公開。
3D記憶體裝置100可以是單片3D記憶體裝置的部分。術語「單片」意味著3D記憶體裝置的元件(例如，週邊元件和記憶體陣列元件)形成在單個基底上。對於單片3D記憶體裝置，由於週邊元件處理和記憶體陣列元件處理的摺積(convolution)，製造遇到了額外的限制。例如，記憶體陣列元件(例如，NAND記憶體串)的製造受到與已經形成或將要形成在相同基底上的週邊元件相關聯的熱預算的約束。
替代地，3D記憶體裝置100可以是非單片3D記憶體裝置的部分，其中元件(例如，週邊元件和記憶體陣列元件)可分開形成在不同基底上，並且然後被接合，例如，以面對面的方式。在一些實施例中，記憶體陣列元件基底(例如，基底102)保持為接合的非單片3D記憶體裝置的基底，且週邊元件(例 如，包括用於促進3D記憶體裝置100的操作的任何合適的數位、類比及/或混合訊號週邊電路，諸如頁面緩衝器、解碼器和鎖存器，未示出)被翻轉並且面向下朝向記憶體陣列元件(例如，NAND記憶體串)用於混合接合。應當理解，在一些實施例中，記憶體陣列元件基底(例如，基底102)被翻轉並且面向下朝向週邊元件(未示出)用於混合接合，使得在接合的非單片3D記憶體裝置中，記憶體陣列元件在週邊元件以上。記憶體陣列元件基底(例如，基底102)可以是減薄的基底(其不是接合的非單片3D記憶體裝置的基底)，並且非單片3D記憶體裝置的後段製程(BEOL)互連線，可以在減薄的記憶體陣列元件基底的背面上形成。
在一些實施例中，3D記憶體裝置100是在其中以均在基底102以上垂直延伸的NAND記憶體串104的陣列的形式提供記憶體單元的NAND快閃記憶體元件。NAND記憶體串104可以延伸穿過多個均包括導電層106和介電質層108的對(於此稱為「導體/介電質層對」)。堆疊的導體/介電質層對於此也稱為「記憶堆疊體」110。在一些實施例中，絕緣層(未示出)形成於基底102和記憶堆疊體110之間。記憶堆疊體110中的導體/介電質層對的數量(例如，32、64、96、或128)確定3D記憶體裝置100的記憶體單元的數量。記憶堆疊體110可以包括交錯的導電層106和介電質層108。至少在橫向方向上的一側，記憶堆疊體110可以包括階梯結構(未示出)。記憶堆疊體110中的導電層106和介電質層108可以在垂直方向上交替。導電層106可以包括導電材料，該導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。 介電質層108可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。
如第1B圖中所示，記憶體串104可以包括垂直延伸穿過記憶堆疊體110的通道結構112。通道結構112可以包括填充有半導體材料(例如，作為半導 體通道114)和介電質材料(例如，作為儲存膜116)的通道孔。在一些實施例中，半導體通道114包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜116是複合層，該複合層包括穿隧層、儲存層(也被稱為「電荷捕獲層」)和阻障層。通道結構112的通道孔的其餘空間可以部分或完全填充有覆蓋層118，覆蓋層118包括諸如氧化矽的介電質材料。通道結構112可具有圓柱形狀(例如，柱形狀)。根據一些實施例，覆蓋層118、半導體通道114、穿隧層、儲存層和阻障層以此順序從中心朝向柱的外表面徑向設置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。 阻障層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。 在一個示例中，儲存膜116可以包括氧化矽/氮氧化矽(或氮化矽)/氧化矽(ONO)的複合層。
在一些實施例中，記憶堆疊體110中的導電層106用作記憶體串104中的記憶體單元的閘極電極/閘導體/閘極線。導電層106可以包括複數個NAND記憶體單元的複數個控制閘極，並且可以作為在記憶堆疊體110的邊緣處(例如，在記憶堆疊體110的階梯結構中)結束的字元線橫向延伸。在一些實施例中，字元線在正交於y方向和z方向的x方向上延伸。位元線在正交於x方向和z方向的y方向上延伸。在一些實施例中，記憶體串104中的記憶體單元電晶體包括由鎢製成的閘極導體(例如，導電層106的鄰接通道結構112的部分)、包括鈦/氮化鈦(Ti/TiN)或鉭/氮化鉭(Ta/TaN)的黏著層(未示出)、由高k介電質材料製成的閘極介電質層(未示出)和通道結構112。
在一些實施例中，記憶體串104還在記憶體串104的下部部分(例如，在下端部)中包括半導體插塞120。如於此使用的，當基底102位於3D記憶體裝置100的最低平面中時，部件(例如，記憶體串104)的「上端部」是在z方向上更遠離基底102的端部，並且部件(例如，記憶體串104)的「下端部」是在z方 向上更靠近基底102的端部。半導體插塞120可以包括諸如矽的半導體材料，其是在任何合適的方向上從基底102磊晶生長的。應當理解，在一些實施例中，半導體插塞120包括單晶矽，與基底102的材料相同。換句話說，半導體插塞120可以包括與基底102的材料相同的磊晶生長的半導體層。在一些實施例中，半導體插塞120的部分在基底102的頂表面之上並與半導體通道114接觸。半導體插塞120可以用作由記憶體串104的源極選擇閘極控制的通道。
在一些實施例中，記憶體串104還在記憶體串104的上部部分(例如，在上端部)中包括通道插塞122。通道插塞122可以與半導體通道114的上端部接觸。通道插塞122可包括半導體材料(例如，多晶矽)或導電材料(例如，金屬)。 在一些實施例中，通道插塞122包括填充有作為黏著層的Ti/TiN或Ta/TaN和作為導電層的鎢的開口。通過在3D記憶體裝置100的製造期間覆蓋通道結構112的上端部，通道插塞122可以用作蝕刻停止層以防止蝕刻填充在通道結構112中的介電質，諸如氧化矽和氮化矽。在一些實施例中，通道插塞122還用作記憶體串104的汲極。
在一些實施例中，3D記憶體裝置100另包括接觸孔結構124。每一個接觸孔結構124可以垂直延伸穿過記憶堆疊體110。在一些實施例中，接觸孔結構124包括填充有導電材料作為接觸部126的接觸孔。接觸孔結構124還可以包括由接觸部126和記憶堆疊體110之間的任何合適的介電質材料(例如，氧化矽)製成的間隔物128，以將記憶堆疊體110中的圍繞導電層106與接觸部126分開。 結果，接觸孔結構124可以將3D記憶體裝置100橫向分開為複數個儲存區域，例如記憶體塊。在一些實施例中，接觸孔結構124用作用於共用相同ACS的相同儲存區域(例如，記憶體塊)中的NAND記憶體串104的源極接觸部。因此，接觸孔結構124可以被稱為複數個NAND記憶體串104的共同源極接觸部。在一些實施例中，基底102包括摻雜區域130作為圍繞接觸孔結構124的複數個記憶體串104 的共同源極。接觸孔結構124的下端部可以與基底102的摻雜區域接觸。因此，接觸孔結構124的接觸部126可以通過摻雜區域/共同源極130電連接到NAND記憶體串104的通道結構112。
如下面詳細描述的，由於用於形成接觸孔的蝕刻製程(例如，深反應離子蝕刻(DRIE))的限制，特別是當記憶堆疊體110的層級繼續增加時，接觸孔的側壁輪廓不是如第1B圖中所示的直的，而是傾斜的。在一些實施例中，接觸孔(和接觸孔結構124)的橫向尺寸從頂部到底部減小。也就是說，接觸孔結構124在其上部部分的橫向尺寸可以大於在其下部部分的橫向尺寸。
第2A圖至第2L圖示出了根據本公開的一些實施例的用於形成3D記憶體裝置的示例性製作方法。第3圖示出了根據本公開的一些實施例的用於形成3D記憶體裝置的示例性方法300的流程圖。第4圖示出了根據本公開的一些實施例的用於形成3D記憶體裝置的另一示例性方法400的流程圖。第2A圖至第2L圖和第3圖至第4圖中描繪的3D記憶體裝置100的示例包括第1A圖和第1B圖中描繪的3D記憶體裝置100。將一起描述第2A圖至第2L圖和第3圖至第4圖。應當理解，方法300和400中所示的步驟不是完全的並且也能夠在任何示出的步驟之前、之後或之間進行其他步驟。此外，一些步驟可以同時進行，或者以與第3圖至第4圖中所示的順序不同的循序進行。
參照第3圖，方法300開始於步驟302，其中在基底之上形成介電質堆疊體。基底可以是矽基底。介電質堆疊體可包括交錯的犧牲層和介電質層。在第4圖中的方法400的示例中，在步驟402，交錯的犧牲層和介電質層交替地沉積在基底之上。
參照第2A圖，在矽基底202之上形成包括多對第一介電質層(也稱為「犧牲層」206)和第二介電質層208(在此一起稱為「介電質層對」)的介電質堆疊體204。也就是說，根據一些實施例，介電質堆疊體204包括交錯的犧牲層 206和介電質層208。介電質層208和犧牲層206可以交替地沉積在矽基底202上以形成介電質堆疊體204。在一些實施例中，每一個介電質層208包括氧化矽層，並且每一個犧牲層206包括氮化矽層。介電質堆疊體204可以通過一種或多種薄膜沉積製程形成，該一種或多種薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。在一些實施例中，通過在矽基底202上沉積諸如氧化矽的介電質材料，在矽基底202和介電質堆疊體204之間形成絕緣層(未示出)。
方法300進行到步驟304，如第3圖中示出的，其中穿過介電質堆疊體形成複數個通道孔和複數個接觸孔。在第4圖中的方法400的示例中，在步驟404，穿過交錯的犧牲層和介電質層形成複數個通道孔和複數個接觸孔。通過例如使用蝕刻遮罩進行非等向性蝕刻製程以去除介電質堆疊體的部分，可以穿過介電質堆疊體同時形成複數個通道孔和複數個接觸孔。複數個接觸孔形成為陣列，該陣列包括在平面圖中沿著x方向延伸的複數個接觸列。至少一個接觸孔可以由複數個具有名義上相同的橫向距離的通道孔圍繞。
如第2A圖中示出的，穿過介電質堆疊體204同時形成複數個通道孔210和接觸孔212。在一些實施例中，通過微影、顯影和蝕刻在介電質堆疊體204上圖案化蝕刻遮罩(未示出)。蝕刻遮罩可以是光致抗蝕劑遮罩或基於微影遮罩圖案化的硬遮罩。微影遮罩及/或蝕刻遮罩可以在其上具有通道孔210和接觸孔212的圖案，如以上第2A圖的示例中所示。在一些實施例中，蝕刻遮罩包括用於形成通道孔210的第一開口和用於形成接觸孔212的第二開口的陣列。第一開口和第二開口可以具有名義上相同的橫向尺寸(例如，直徑)。在一些實施例中，通道孔210和接觸孔212具有名義上相同的橫向尺寸(例如，直徑)。
如第2A圖中示出的，使用圖案化的蝕刻遮罩通過一個或複數個濕蝕刻及/或乾蝕刻製程(諸如DRIE)蝕刻穿過介電質堆疊體204的部分，以同時形 成由微影遮罩及/或蝕刻遮罩限定的圖案中的通道孔210和接觸孔212。在一些實施例中，通道孔210和接觸孔212進一步垂直延伸到矽基底202的上部部分中。穿過介電質堆疊體204的蝕刻製程可以不停止在矽基底202的頂部表面並且可以繼續蝕刻矽基底202的部分。在一些實施例中，獨立的蝕刻製程用於在蝕刻穿過介電質堆疊體204之後蝕刻矽基底202的部分。在一些實施例中，通道孔210的橫向尺寸(例如，直徑D1)名義上與接觸孔212的橫向尺寸(例如，直徑D2)相同。
方法300進行到步驟306，如第3圖中示出的，其中在每一個通道孔中形成通道結構。在第4圖中的方法400的示例中，在步驟406，在每一個接觸孔中形成密封層。在一些實施例中，半導體插塞形成在每一個通道孔的下部部分中，並且通道插塞形成在每一個通道孔的上部部分中。
如第2B圖中示出的，形成密封層214以填充並覆蓋通道孔210和接觸孔212。可以通過使用包括ALD、CVD、PVD、任何其他合適的製程、或其任何組合的一種或多種薄膜沉積製程沉積諸如多晶矽的犧牲層(稍後將被去除)來形成密封層214，以部分地填充和覆蓋通道孔210和接觸孔212。在一些實施例中，密封層214通過快速密封沉積製程形成。
在形成密封層214之後，重新打開通道孔210。如第2C圖中示出的，使用微影和顯影製程圖案化光致抗蝕劑層216(作為通道孔重新打開遮罩)以覆蓋接觸孔212正上方的密封層214的部分。如第2D圖中示出的，使用濕蝕刻及/或乾蝕刻製程去除通道孔210正上方的密封層214的部分，因為它們未被光致抗蝕劑層216覆蓋，留下密封層214以填充並覆蓋僅接觸孔212。通道孔210由此被重新打開用於以後的製程。
如第2E圖中示出的，通過用半導體材料(例如，從矽基底202磊晶生長的單晶矽或沉積在基底202之上的多晶矽)在任何合適的方向上(例如，從底表面及/或側表面)填充通道孔210的下部部分(第2D圖中所示)來形成半導體 插塞222。用於磊晶生長半導體插塞222的製作方法可包括但不限於氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MBE)或其任何組合。
如第2E圖中示出的，通道結構220形成在通道孔210中的半導體插塞222以上。通道結構220可以包括儲存膜226(例如，包括阻障層、儲存層和穿隧層)和形成在半導體插塞222以上的半導體通道228。在一些實施例中，首先沿著通道孔210的側壁和底表面沉積儲存膜226，並且然後在儲存膜226之上和半導體插塞222以上沉積半導體通道228。阻障層、儲存層以及穿隧層可以使用諸如ALD、CVD、PVD、任何其他合適的製程或其任何組合的一種或多種薄膜沉積製程以此順序依次沉積以形成儲存膜226。然後可以使用諸如ALD、CVD、PVD、任何其他合適的製程或其任何組合的一種或多種薄膜沉積製程將半導體通道228沉積在穿隧層上。在一些實施例中，通過在沉積半導體通道228(諸如氧化矽)之後沉積介電質材料，在通道孔210的其餘空間中填充覆蓋層229。
如第2E圖中示出的，通道插塞224形成在通道孔210的上部部分中。 在一些實施例中，在介電質堆疊體204的頂表面上和通道孔210的上部部分中的儲存膜226、半導體通道228和覆蓋層229的部分可以通過CMP、研磨、濕蝕刻及/或乾蝕刻去除，以在通道孔210的上部部分中形成凹槽。然後可以通過用諸如CVD、PVD、ALD、電鍍、無電鍍或其任何組合的一種或多種薄膜沉積製程將諸如金屬的導電材料沉積到凹槽中來形成通道插塞224。由此形成記憶體串218(例如，NAND記憶體串)。在一些實施例中，在形成記憶體串218的通道結構220之後，在介電質堆疊體204上形成包括諸如氧化矽的介電質材料的絕緣層230。
方法400進行到步驟408，如第4圖中示出的，其中在通道孔中形成通道結構之後，從每一個接觸孔去除密封層。如第2F圖中示出的，使用微影和顯影製程圖案化光致抗蝕劑層232(作為接觸孔重新打開遮罩)以覆蓋記憶體串218正上方的絕緣層230的部分。如第2G圖中示出的，使用濕蝕刻及/或乾蝕刻製程 去除接觸孔212正上方的絕緣層230的部分和填充並覆蓋接觸孔212(第2F圖中所示)的密封層214，因為它們未被光致抗蝕劑層232覆蓋(第2F圖中所示)。由此重新打開接觸孔212用於後續製程。
方法300進行到步驟308，如第3圖中示出的，其中形成包括交錯的導電層和介電質層的記憶堆疊體。在第4圖中的方法400的示例中，在步驟410，穿過接觸孔形成複數個導電層。在一些實施例中，形成記憶堆疊體包括蝕刻介電質堆疊體中的犧牲層，以及經接觸孔沉積記憶堆疊體的導電層。
如第2H圖中示出的，通過對介電質層208有選擇性的濕蝕刻及/或乾蝕刻去除介電質堆疊體204中的犧牲層206(第2G圖中示出)。在完全蝕刻掉犧牲層206之後，可以形成連接到接觸孔212的橫向凹槽234。在一些實施例中，通過將接觸孔212暴露於熱磷酸來促進蝕刻製程，通過所述熱磷酸，犧牲層206中的氮化矽相對於介電質層208中的氧化矽被優先蝕刻。
如第2I圖中示出的，導電層236沿著接觸孔212的側壁形成並填充在橫向凹槽234中(第2H圖中所示)。在一些實施例中，導電層236是包括黏著層和導體層(例如，閘極導體/閘極線)的複合層。在一些實施例中，在導電層236的沉積之前沉積閘極介電質層(未示出)。可以通過諸如ALD、CVD、PVD、任何其他合適的製程或其任何組合的一種或多種薄膜沉積製程來形成閘極介電質層和導電層236。閘極介電質層可包括介電質材料，該介電質材料包括氮化矽、高k介電質或其任何組合。導電層236可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，閘極介電質層、黏著層和導體層均通過CVD製程形成，所述製程中，反應氣體通過接觸孔212到達橫向凹槽234並且沿著接觸孔212和橫向凹槽234的側壁反應和沉積。導電層236從而替代犧牲層206，以將介電質堆疊體204轉移到記憶堆疊體238中。
如第2J圖中示出的，通過蝕刻鄰接接觸孔212的側壁的記憶堆疊體238的導電層236的部分來形成鄰接接觸孔212的側壁的凹槽240。在一些實施例中，通過經接觸孔212將蝕刻劑施加到導電層236來形成凹槽240，以沿著接觸孔212的側壁完全去除導電層236的部分，並進一步蝕刻橫向凹槽234中的導電層236的部分(第2H圖中所示)。凹槽240的尺寸可以通過蝕刻速率(例如，基於蝕刻劑溫度和濃度)及/或蝕刻時間來控制。
在一些實施例中，可通過合適的離子注入製程將其後用作被圍繞的記憶體串218的共同源極的摻雜區域241形成在基底202中在接觸孔212的底部處。在一些實施例中，摻雜區域241經半導體插塞222電連接到記憶體串218。
方法300進行到步驟310，如第3圖中示出的，其中沿著接觸孔的側壁形成間隔物以覆蓋導電層並將記憶堆疊體的導電層與後面形成在接觸孔中的接觸部電分開。在第4圖的示例中，在步驟412，沿著每一個接觸孔的側壁沉積間隔物。如第2K圖中示出的，使用一種或多種薄膜沉積製程(諸如ALD、CVD、PVD、任何其他合適的製程或其任何組合)沿著接觸孔212的側壁和在凹槽240中(第2J圖中所示)形成間隔物242。間隔物242可以包括諸如氧化矽和氮化矽的介電質材料的單層或複合層。通過覆蓋接觸孔的側壁以及用間隔物242填充凹槽240，記憶堆疊體238的導電層236(例如，閘極線)可以通過間隔物242與後續在接觸孔212中形成的接觸部電分開。
方法300進行到步驟312，如第3圖中示出的，其中在接觸孔中的間隔物之上形成接觸部。在第4圖中的方法400的示例中，在步驟414，在接觸孔中的間隔物之上形成接觸部。接觸部通過基底中的摻雜區域電連接到通道結構。接觸部可以沉積在每一個接觸孔中的間隔物之上。如第2L圖中示出的，在接觸孔212中的間隔物242之上形成接觸部244(第2K圖中所示)。可以通過使用諸如ALD、CVD、PVD、任何其他合適的製程或其任何組合的一種或多種薄膜沉積 製程在接觸孔中的間隔物242之上沉積導電材料來形成接觸部244，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。由此在接觸孔中形成包括間隔物242和接觸部244的接觸孔結構246，接觸孔結構246由複數個記憶體串218(例如，通道結構220)圍繞。接觸部244可以用作ACS接觸部，其電連接到圍繞相應的接觸孔結構(例如，接觸孔結構246)的記憶體串218的通道結構220。
在一些實施例中，一種3D記憶體裝置包括：基底；記憶堆疊體，具有在所述基底之上的交錯的導電層和介電質層；通道結構的陣列，每一個通道結構垂直延伸穿過所述記憶堆疊體；以及複數個接觸孔結構，每一個接觸孔結構垂直延伸穿過所述記憶堆疊體並電連接到所述通道結構中的一個或複數個通道結構的共同源極。所述複數個接觸孔結構中的至少一個接觸孔結構可由所述通道結構中的到相應的接觸孔結構的橫向距離名義上相等的複數個通道結構圍繞。
在一些實施例中，所述複數個通道結構設置為與相應的接觸孔結構相鄰。
在一些實施例中，在平面圖中，所述複數個接觸孔結構設置在沿著橫向方向延伸的接觸列中。所述接觸列平行於所述通道結構中的多列通道結構。
在一些實施例中，所述複數個接觸孔結構沿著所述接觸列與所述通道結構中的至少一個通道結構對準，所述複數個接觸孔結構中的至少兩個接觸孔結構由其間的所述通道結構中的所述至少一個通道結構彼此分開。
在一些實施例中，所述複數個接觸孔結構中的每一個接觸孔結構由其間的所述通道結構中的至少兩個通道結構彼此分開。
在一些實施例中，所述複數個接觸孔結構中的每一個接觸孔結構由所述通道結構中的到相應的接觸孔結構的橫向距離名義上相等的至少六個通道 結構構成的組圍繞。所述通道結構中的所述至少六個通道結構構成的群組可以具有所述通道結構中的在所述接觸列中對準並且與相應的接觸孔結構相鄰的兩個通道結構和所述通道結構中的在所述接觸列以外的至少四個通道結構。
在一些實施例中，所述通道結構中的所述至少四個通道結構設置在所述通道結構中的與所述接觸列相鄰的一列或多列通道結構中。
在一些實施例中，所述3D記憶體裝置另包括絕緣結構，所述絕緣結構垂直延伸穿過所述通道結構的陣列並且沿著所述通道結構的陣列的邊界橫向延伸。
在一些實施例中，所述絕緣結構包括介電質材料。
在一些實施例中，所述複數個接觸孔結構還設置在與所述接觸列平行的第二接觸列中。
在一些實施例中，所述通道結構中的至少一列通道結構位於所述接觸列、所述第二接觸列和絕緣結構中的任何兩者之間。
在一些實施例中，至少兩列通道結構設置在所述接觸列和所述第二接觸列之間，以及所述接觸列和所述第二接觸列中的一者和所述絕緣結構之間。
在一些實施例中，所述3D記憶體裝置另包括：TSG切口，其垂直延伸穿過所述記憶堆疊體的部分並且沿著所述橫向方向橫向延伸，其中，所述接觸列和所述第二接觸列中的至少一者在所述平面圖中與所述TSG重疊。
在一些實施例中，在所述平面圖中，在所述第一接觸列和所述第二個接觸列中的每者中，所述複數個接觸孔結構中的每一個接觸孔結構與相鄰的接觸孔結構間隔開相同的橫向距離。
在一些實施例中，在所述平面圖中，所述第一接觸列和所述第二接觸列間隔開名義上等於所述橫向距離的另一橫向距離。
在一些實施例中，在所述平面圖中，所述複數個接觸孔結構設置成 陣列。
在一些實施例中，所述複數個接觸孔結構中的每一個接觸孔結構電連接到所述通道結構中的圍繞該接觸孔結構的相應的複數個通道結構的共同源極。
在一些實施例中，所述複數個接觸孔結構包括導電材料。
在一些實施例中，所述複數個通道結構中的每一個通道結構的直徑和所述複數個接觸孔結構中的每一個接觸孔結構的直徑名義上相同。
在一些實施例中，一種3D記憶體裝置包括：基底；記憶堆疊體，具有在所述基底之上的交錯的導電層和介電質層；通道結構的陣列，每一個通道結構垂直延伸穿過所述記憶堆疊體；以及絕緣結構，垂直延伸穿過所述通道結構的陣列並沿著所述通道結構的陣列的邊界橫向延伸。所述3D記憶體裝置另包括複數個接觸孔結構，每一個接觸孔結構垂直延伸穿過所述記憶堆疊體並電連接到所述通道結構中的一個或複數個通道結構的共同源極。所述複數個接觸孔結構中的每一個接觸孔結構可由所述通道結構中的複數個通道結構圍繞。
在一些實施例中，所述複數個接觸孔結構中的每一個接觸孔結構由相同數量的到相應的接觸孔結構的橫向距離名義上相等的所述複數個通道結構圍繞。相應的接觸孔結構可電連接到所述通道結構中的圍繞該接觸孔結構的相應的複數個通道結構的共同源極。
在一些實施例中，所述通道結構中的所述複數個通道結構設置為與相應的接觸孔結構相鄰。
在一些實施例中，在平面圖中，所述複數個接觸孔結構設置成陣列。
在一些實施例中，所述絕緣結構包括介電質材料，並且所述複數個接觸孔結構均包括導電材料。
在一些實施例中，一種用於形成3D記憶體裝置的方法包括以下步 驟。首先，在基底之上形成介電質堆疊體，所述介電質堆疊體包括交錯的犧牲層和介電質層。形成穿過所述介電質堆疊體的複數個通道孔和複數個接觸孔。 所述複數個接觸孔垂直延伸到所述基底中，並且均由在平面圖中到相應的接觸孔的橫向距離名義上相等的複數個通道孔圍繞。在所述複數個通道孔中的每一個通道孔中形成通道結構。然後，通過經所述接觸孔用導電層替代所述介電質堆疊體中的犧牲層，來形成具有交錯的所述導電層和介電質層的記憶堆疊體。 沿著所述複數個接觸孔中的每一個接觸孔的側壁形成間隔物以覆蓋所述記憶堆疊體的所述導電層。在所述複數個接觸孔中的每一個接觸孔中的所述間隔物之上形成接觸部。所述接觸部可電連接到所述複數個通道結構的共同源極。
在一些實施例中，形成所述複數個通道孔和所述複數個接觸孔包括進行圖案化製程以同時形成穿過所述介電質堆疊體的所述複數個通道孔和所述複數個接觸孔。
在一些實施例中，形成所述複數個通道孔和所述複數個接觸孔包括形成在沿著橫向方向的接觸列中對準的所述複數個接觸孔。所述複數個接觸孔中的至少兩個接觸孔沿著所述橫向方向由其間的通道孔分開。
在一些實施例中，所述方法另包括：在形成所述複數個通道結構之前，在所述接觸孔中的每一個接觸孔中形成密封層；以及在形成所述複數個通道結構之後，從所述接觸孔中的每一個接觸孔去除所述密封層。
在一些實施例中，經所述接觸孔用所述導電層替代所述介電質堆疊體中的所述犧牲層包括：在形成所述複數個通道結構之後，經所述接觸孔中的每一個接觸孔去除所述介電質堆疊體中的所述犧牲層，以形成複數個橫向凹槽，所述複數個橫向凹槽到由所述複數個相應的圍繞通道孔形成的通道結構的橫向距離名義上相等；以及沉積導電材料以填滿所述複數個橫向凹槽。
在一些實施例中，所述方法另包括在形成所述記憶堆疊體之後並且 在形成所述間隔物之前，形成鄰接所述接觸孔中的每一個接觸孔的所述側壁的複數個凹槽。
在一些實施例中，形成所述複數個凹槽包括蝕刻所述記憶堆疊體中的所述導電層的鄰接所述接觸孔的所述側壁的部分。
在一些實施例中，所述方法另包括形成沿著所述複數個接觸孔和所述複數個通道孔的邊界延伸的絕緣結構。形成所述絕緣結構可包括：形成垂直延伸穿過所述介電質堆疊體和所述記憶堆疊體之一並沿著所述複數個接觸孔和所述複數個通道孔的所述邊界橫向延伸的溝槽；以及沉積介電質材料以填滿所述溝槽。
在一些實施例中，一種用於形成3D記憶體裝置的方法包括以下步驟。首先，在基底之上交替沉積交錯的犧牲層和介電質層。同時蝕刻穿過所述交錯的犧牲層和介電質層以形成複數個通道孔和複數個接觸孔。所述複數個接觸孔在平面圖中可在沿著橫向方向的接觸列中與所述複數個通道孔中的部分對準。可在所述複數個接觸孔中的每一個接觸孔中沉積密封層，在所述複數個通道孔中的每一個通道孔中沉積通道結構之後，可蝕刻掉所述接觸孔中的每一個接觸孔中的所述密封層。經所述接觸孔，可以複數個導電層替代所述犧牲層。 可沿著所述接觸孔中的每一個接觸孔的側壁沉積間隔物。
在一些實施例中，所述方法另包括在所述複數個接觸孔中的每一個接觸孔中的所述間隔物之上沉積接觸部。
在一些實施例中，所述方法另包括：在蝕刻穿過所述交錯的犧牲層和介電質層之前，在所述交錯的犧牲層和介電質層上圖案化蝕刻遮罩。所述蝕刻遮罩可包括對應於所述複數個通道孔的複數個第一開口和對應於所述複數個接觸孔的複數個第二開口。
在一些實施例中，在所述複數個接觸孔中的每一個接觸孔中沉積密 封層包括：進行快速密封沉積製程以在所述複數個接觸孔和所述複數個通道孔中沉積密封材料；以及去除所述複數個通道孔中的每一個通道孔中的所述密封層的部分以暴露所述基底並保留所述複數個接觸孔中的每一個接觸孔中的所述密封層。
在一些實施例中，所述方法另包括：在沉積所述密封層之後，隨後沿著所述複數個通道孔中的每一個通道孔的側壁沉積儲存膜和半導體通道，以在所述複數個通道孔中的每一個通道孔中形成所述通道結構。
具體實施例的前述描述將充分揭示本公開的一般性質，使得在不脫離本公開的一般概念的情況下，其他人可以通過應用本領域技術範圍內的知識，容易地修改及/或適應該具體實施例的各種應用，而無需過多的實驗。因此，基於於此給出的教導和指導，這些改編和修改旨在所公開的實施例的等同物的含義和範圍內。應理解，於此的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
上面已經借助於示出指定功能及其關係的實現的功能方塊描述了本公開的實施例。為了便於描述，這裡任意定義了這些功能方塊的邊界。可以定義替代邊界，只要適當地進行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所預期的本公開的一個或複數個但不是所有示例性實施例，並且因此，不旨在以任何方式限制本公開和所附請求項。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據以下請求項及其等同物來限定。
100:3D記憶體裝置
103:TSG切口
104:記憶體串
105:等邊六邊形
107:絕緣結構
124:接觸孔結構
150:儲存區域
W:寬度
x:x軸
y:y軸

Claims (18)

  1. 一種三維(3D)記憶體裝置，包括：基底；記憶堆疊體，包括在所述基底之上的交錯的導電層和介電質層；通道結構的陣列，每一個所述通道結構垂直延伸穿過所述記憶堆疊體；絕緣結構，垂直延伸穿過所述通道結構的陣列並且沿著所述通道結構的陣列的邊界橫向延伸；複數個接觸孔結構，每一個所述接觸孔結構垂直延伸穿過所述記憶堆疊體並電連接到所述通道結構中的一個或複數個通道結構的共同源極，所述複數個接觸孔結構中的至少一個接觸孔結構由所述通道結構中的到相應的所述接觸孔結構的橫向距離相等的複數個通道結構圍繞；以及頂部選擇閘極(TSG)切口，其垂直延伸穿過所述記憶堆疊體的部分並且沿著橫向方向橫向延伸；其中，在平面圖中，所述複數個接觸孔結構設置在沿著所述橫向方向延伸的接觸列中以及設置在與所述接觸列平行的第二接觸列中，且所述通道結構中的至少一列通道結構位於所述絕緣結構和所述接觸列之間或位於所述絕緣結構和所述第二接觸列之間，並且，所述接觸列和所述第二接觸列中的至少一者在所述平面圖中與所述TSG切口重疊。
  2. 如請求項1所述的3D記憶體裝置，其中，所述複數個通道結構設置為與相應的所述接觸孔結構相鄰。
  3. 如請求項2所述的3D記憶體裝置，其中，所述接觸列平行於所述通道結構中的多列通道結構。
  4. 如請求項3所述的3D記憶體裝置，其中，所述複數個接觸孔結構沿著所述接觸列與所述通道結構中的至少一個通道結構對準，所述複數個接觸孔結構中的至少兩個接觸孔結構由其間的所述通道結構中的所述至少一個通道結構彼此分開。
  5. 如請求項4所述的3D記憶體裝置，其中，所述複數個接觸孔結構中的每一個接觸孔結構由其間的所述通道結構中的至少兩個通道結構彼此分開。
  6. 如請求項5所述的3D記憶體裝置，其中，所述複數個接觸孔結構中的每一個接觸孔結構由所述通道結構中的到相應的所述接觸孔結構的橫向距離相等的至少六個通道結構構成的群組圍繞，所述通道結構中的所述至少六個通道結構構成的群組包括所述通道結構中的在所述接觸列中對準並且與相應的所述接觸孔結構相鄰的兩個通道結構和所述通道結構中的在所述接觸列以外的至少四個通道結構。
  7. 如請求項6所述的3D記憶體裝置，其中，所述通道結構中的所述至少四個通道結構設置在所述通道結構中的與所述接觸列相鄰的一列或多列通道結構中。
  8. 如請求項1所述的3D記憶體裝置，其中，所述通道結構中的至少一列通道結構位於所述接觸列和所述第二接觸列之間。
  9. 如請求項8所述的3D記憶體裝置，其中，至少兩列通道結構設置在所述接觸列和所述第二接觸列之間，以及所述接觸列和所述第二接觸列中的一者和所述絕緣結構之間。
  10. 如請求項1所述的3D記憶體裝置，其中，所述複數個接觸孔結構中的每一個接觸孔結構電連接到所述通道結構中的圍繞所述接觸孔結構的相應的複數個通道結構的共同源極；以及所述複數個通道結構中的每一個通道結構的直徑和所述複數個接觸孔結構中的每一個接觸孔結構的直徑相同。
  11. 一種三維(3D)記憶體裝置，包括：基底；記憶堆疊體，包括在所述基底之上的交錯的導電層和介電質層；通道結構的陣列，每一個所述通道結構垂直延伸穿過所述記憶堆疊體；絕緣結構，垂直延伸穿過所述通道結構的陣列並沿著所述通道結構的陣列的邊界橫向延伸；複數個接觸孔結構，每一個所述接觸孔結構垂直延伸穿過所述記憶堆疊體並電連接到所述通道結構中的一個或複數個通道結構的共同源極，所述複數個接觸孔結構中的每一個接觸孔結構由所述通道結構中的複數個通道結構圍繞；以及頂部選擇閘極(TSG)切口，其垂直延伸穿過所述記憶堆疊體的部分並且沿著橫向方向橫向延伸；其中，在平面圖中，所述複數個接觸孔結構設置在沿著所述橫向方向延伸 的接觸列中以及設置在與所述接觸列平行的第二接觸列中，且所述通道結構中的至少一列通道結構位於所述絕緣結構和所述接觸列之間或位於所述絕緣結構和所述第二接觸列之間，並且，所述接觸列和所述第二接觸列中的至少一者在所述平面圖中與所述TSG切口重疊。
  12. 如請求項11所述的3D記憶體裝置，其中，所述複數個接觸孔結構中的每一個接觸孔結構由相同數量的到相應的所述接觸孔結構的橫向距離相等的所述複數個通道結構圍繞，相應的所述接觸孔結構電連接到所述通道結構中的圍繞該接觸孔結構的相應的所述複數個通道結構的所述共同源極。
  13. 如請求項12所述的3D記憶體裝置，其中，所述通道結構中的所述複數個通道結構設置為與相應的所述接觸孔結構相鄰。
  14. 如請求項11所述的3D記憶體裝置，其中，在平面圖中，所述複數個接觸孔結構設置成陣列；以及所述絕緣結構包括介電質材料，並且所述複數個接觸孔結構均包括導電材料。
  15. 一種用於形成三維(3D)記憶體裝置的方法，包括：在基底之上形成介電質堆疊體，所述介電質堆疊體包括交錯的犧牲層和介電質層；形成穿過所述介電質堆疊體的複數個通道孔和複數個接觸孔，其中，所述複數個接觸孔垂直延伸到所述基底中，並且均由在平面圖中到相應的所述接觸孔的橫向距離相等的複數個所述通道孔圍繞； 在所述複數個通道孔中的每一個通道孔中形成通道結構；通過經所述接觸孔用導電層替代所述介電質堆疊體中的所述犧牲層，來形成包括交錯的所述導電層和所述介電質層的記憶堆疊體；沿著所述複數個接觸孔中的每一個接觸孔的側壁形成間隔物以覆蓋所述記憶堆疊體的所述導電層；在所述複數個接觸孔中的每一個接觸孔中的所述間隔物之上形成接觸部，所述接觸部電連接到所述複數個通道結構的共同源極；形成垂直延伸穿過所述介電質堆疊體和所述記憶堆疊體之一並沿著所述複數個接觸孔和所述複數個通道孔的邊界橫向延伸的絕緣結構；以及形成垂直延伸穿過所述記憶堆疊體的部分並且沿著橫向方向橫向延伸的頂部選擇閘極(TSG)切口；其中，在平面圖中，使所述複數個接觸孔結構設置在沿著所述橫向方向延伸的接觸列中以及設置在與所述接觸列平行的第二接觸列中，且所述通道結構中的至少一列通道結構位於所述絕緣結構和所述接觸列之間或位於所述絕緣結構和所述第二接觸列之間，並且，使所述接觸列和所述第二接觸列中的至少一者在所述平面圖中與所述TSG切口重疊。
  16. 如請求項15所述的方法，其中，形成所述複數個通道孔和所述複數個接觸孔包括進行圖案化製程以同時形成穿過所述介電質堆疊體的所述複數個通道孔和所述複數個接觸孔。
  17. 如請求項16所述的方法，其中，形成所述複數個通道孔和所述複數個接觸孔包括形成在沿著所述橫向方向的接觸列中對準的所述複數個接觸孔，所述複數個接觸孔中的至少兩個接觸孔沿著所述橫向方向由其間的所述通 道孔分開。
  18. 如請求項17所述的方法，另包括：在形成所述複數個通道結構之前，在所述接觸孔中的每一個接觸孔中形成密封層；以及在形成所述複數個通道結構之後，從所述接觸孔中的每一個接觸孔去除所述密封層。
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