CN107068687A - 一种3d nand存储器件及其制造方法 - Google Patents

Abstract

本发明提供了一种3D NAND存储器件及制造方法，包括：基底；基底上的沿位线方向依次排布的第一存储区、通孔形成区和第二存储区，第一存储区和第二存储区包括存储堆叠层以及存储堆叠层中的沟道孔；在第一存储区和第二存储区之间设置有通孔形成区，通孔形成区包括氧化物层和氮化物层的通孔堆叠层，贯穿通孔堆叠层的贯通接触孔以及通孔堆叠层的侧壁上的绝缘层；第一存储区和第二存储区的栅线缝隙。这种结构的贯通接触孔便于实现存储器件同CMOS芯片的连接，且易于同现有的工艺集成，特别是当堆叠层的厚度不断增加后，无需刻蚀金属堆叠来形成贯通接触孔，利于工艺的实现和集成度的不断提高。

Description

一种3D NAND存储器件及其制造方法

技术领域

本发明涉及闪存存储器领域，尤其涉及一种3D NAND存储器件及其制造方法。

背景技术

NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。

在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起，目前，是分别采用不同的工艺形成3D NAND存储器阵列和外围电路，再通过穿过3D NAND存储器阵列的通孔将二者电连接在一起。3D NAND存储器阵列中的堆叠主要采用OPOP结构，即多晶硅(poly)和氧化物(oxide)依次层叠的结构，随着存储容量需求的不断提高，OPOP结构堆叠的层数不断增多，这对通孔的形成提出很大的挑战。

发明内容

有鉴于此，本发明的第一方面提供了一种3D NAND存储器件，在存储阵列内设置贯通接触孔，便于同CMOS芯片的连接，且易于集成。

为解决上述问题，本发明实施例提供了一种3D NAND存储器件，包括：

基底；

基底上的沿位线方向依次排布的第一存储区、通孔形成区和第二存储区，第一存储区和第二存储区包括存储堆叠层以及存储堆叠层中的沟道孔；

在第一存储区和第二存储区之间设置有通孔形成区，通孔形成区包括氧化物层和氮化物层间隔堆叠的通孔堆叠层，贯穿通孔堆叠层的贯通接触孔以及通孔堆叠层的侧壁上的绝缘层；

设置于第一存储区和第二存储区的栅线缝隙。

可选地，在第一存储区和第二存储区中靠近通孔形成区的部分为伪存储区。

可选地，第一存储区和第二存储区包括：

块堆叠层，所述块堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域；其中，

所述第二区域位于所述第一区域和第三区域之间，所述第二区域中形成有贯通的绝缘环，所述绝缘环内的块堆叠层为相互间隔堆叠的氧化物层和氮化物层，贯穿所述绝缘环内的块堆叠层的贯通接触孔；

所述绝缘环外的第二区域以及第一区域、第三区域的块堆叠层为相互间隔堆叠的氧化物层和金属层，块堆叠层中的顶层金属层为顶层选择栅，所述第一区域和第三区域中形成有沟道孔，第一区域和第三区域中的块堆叠层为存储堆叠层；

栅线缝隙设置在绝缘环外的块堆叠层中。

可选地，所述块堆叠层还包括位于所述第一区域和第二区域之间的第四区域，以及位于所述第二区域和第三区域之间的第五区域，所述第四区域和第五区域的块堆叠层为相互间隔堆叠的氧化物层和金属层且上两层金属层为顶层金属层阶梯结构；

第一区域、第四区域以及第三区域、第五区域的块堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；

通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

可选地，第一区域以及第三区域的块堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；所述第一区域和第三区域的外侧为块堆叠层的阶梯结构，通过所述块堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间的第二区域中，所述相互平行的相邻的栅线缝隙连续贯穿第一区域、第二区域和第三区域。

可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间，所述相互平行的相邻的栅线缝隙穿过第一区域、第二区域和第三区域，且至少有一条栅线缝隙在第二区域处具有间断区。

可选地，所述绝缘环之外的第二区域的块堆叠层中形成有伪沟道孔。

可选地，所述基底包括第一衬底及第一衬底之上的外延衬底，第一衬底中形成了CMOS器件电路以及第一互联结构，所述贯通接触孔进一步贯穿外延衬底至第一衬底中的第一互联结构。

此外，本发明还提供一种3D NAND存储器件的制造方法，包括：

提供基底；

在基底上形成氧化物层与氮化物层相互间隔的堆叠层，堆叠层具有沿位线方向依次排布的第一存储区、通孔形成区和第二存储区；

在所述堆叠层的两侧形成堆叠层的阶梯结构；

在第一存储区和第二存储区的堆叠层中形成沟道孔以及在通孔形成区的堆叠层中形成沿字线方向延伸的绝缘层；

形成栅线缝隙，通过栅线缝隙将第一存储区和第二存储区的堆叠层中的氮化物层置换为金属层，以形成存储堆叠层，同时，在栅线缝隙中填满金属层；

在通孔形成区的堆叠层中形成贯通接触孔。

可选地，在第一存储区和第二存储区的堆叠层中形成沟道孔以及在通孔形成区的堆叠层中形成沿字线方向延伸的绝缘层的步骤包括：

在第一存储区和第二存储区的堆叠层中形成通孔，同时在通孔形成区的堆叠层中形成沿字线方向延伸的沟槽，分别进行通孔和沟槽的填充，以分别形成沟道孔和绝缘层。

可选地，所述基底包括第一衬底及第一衬底之上的外延衬底，第一衬底中形成了CMOS器件电路以及第一互联结构；在基底上形成氧化物层与氮化物层相互间隔的堆叠层之前，还包括：

在外延衬底上形成开口，所述开口对应于通孔形成区的区域，开口中填充有介质材料；则，

在通孔形成区的堆叠层中形成贯通接触孔的步骤包括：

在通孔形成区的堆叠层中形成贯通堆叠层和开口至第一互联结构的贯通接触孔。

根据本发明实施例提供的3D NAND存储器件及其制造方法，在沿位线方向上，在两个存储区域之间设置了绝缘层，通过绝缘层将通孔形成区与存储区域隔离开来，绝缘层内氧化物层和氮化物层的堆叠，而存储区域为形成存储单元的存储堆叠层，氧化物层和氮化物层的堆叠易于贯通接触孔的形成，这种结构的贯通接触孔便于实现存储器件同CMOS芯片的连接，且易于同现有的工艺集成，特别是当堆叠层的厚度不断增加后，无需刻蚀金属堆叠来形成贯通接触孔，利于工艺的实现和集成度的不断提高。

附图说明

图1示出了根据本发明实施例的3D NAND存储器件芯片的俯视示意图；

图2示出了根据本发明实施例一的3D NAND存储器件的俯视结构示意图；

图3示出了根据本发明实施例二的3D NAND存储器件的俯视结构示意图；

图4示出了根据本发明实施例三的3D NAND存储器件的俯视结构示意图；

图5示出了根据本发明实施例四的3D NAND存储器件的俯视结构示意图；

图6示出了根据本发明实施例五的3D NAND存储器件的俯视结构示意图；

图7示出了根据本发明实施例六的3D NAND存储器件的剖视结构示意图；

图8示出了根据本发明实施例的3D NAND存储器件的制造方法流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

参考图1和图2所示，本发明提出了一种3D NAND存储器件，包括：

基底；

基底上的沿位线方向依次排布的第一存储区10、通孔形成区20和第二存储区30，第一存储区10和第二存储区30包括存储堆叠层以及存储堆叠层中的沟道孔；

在第一存储区10和第二存储区30之间设置有通孔形成区20，通孔形成区20包括氧化物层和氮化物层间隔堆叠的通孔堆叠层24，贯穿通孔堆叠层24的贯通接触孔26以及通孔堆叠层的侧壁上的绝缘层22；

设置于第一存储区10和第二存储区30的栅线缝隙16。

为了便于理解，以下将结合具体的实施例进行说明。

实施例一

在本发明实施例中，通孔形成区20设置在位线方向上的两个存储区之间，第一存储区10和第二存储区30为用于形成存储单元的阵列的区域，根据不同的设计，可以为一个或多个的块(block)存储区。

参考图1所示，为本发明一个实施例的3D NAND存储器件芯片的俯视示意图，在该具体的实施例中，存储器芯片包含了4个片(plate)存储区，在每个片(plate)存储区中包含了多个块(block)存储区，通孔形成区20形成在一个片存储区的中间部分，且沿字线方向穿过整个片存储区。可以理解的是，此处仅为示例，根据不同的设计，可以具有其他的设计排布方式，本发明并不限于此。

参考图2所示，为图1中部分区域11的局部放大图，该图示中示出了一个块存储区的局部，一个块被栅线缝隙16分成三部分，每一对栅线缝隙16之间为一个指(finger)存储区，第一存储区10和第二存储区30为3D NAND存储单元的阵列区域，可以包含有一个或多个的块存储区。

在3D NAND存储器件中，堆叠层的层数决定了垂直方向上的存储单元的个数，堆叠层的层数例如可以为32层、64层等，堆叠层的层数越多，越能提高集成度，堆叠层可以为多晶硅层和氧化物层交替的叠层，也可以为金属层和氧化物层交替的的叠层，堆叠层中最上层金属层为顶层选择栅，堆叠层中的金属层或多晶硅层为字线，堆叠层的两侧为阶梯结构，通过阶梯结构将字线引出。

3D NAND存储器的存储区形成在堆叠层中，本发明实施例中，堆叠层为氧化物层和金属层的堆叠层，金属层例如为W，氧化物层例如为oxide，在堆叠层中形成有沟道孔12，沟道孔12包括有电荷存储层和沟道层，电荷存储层例如可以为Oxide-Nitrid-Oxide的结构，沟道层例如可以为多晶硅，这样，每一层金属层与沟道孔接触的地方就形成一个存储单元，多层金属层和多个沟道孔构成了3D的存储阵列，为了便于描述和与通孔形成区的堆叠层相区别，将包含金属层的堆叠层记做存储堆叠层。

在第一存储区10和第二存储区20都设置有各自的栅线缝隙16，栅线缝隙16的方向同字线方向是一致的，栅线缝隙16贯穿到存储堆叠层的底部到基底上，栅线缝隙16的侧壁为氧化物层、填充材料为金属，例如W，其下下形成有掺杂区，在制造过程中，栅线缝隙16用于堆叠层中金属层的替换，形成之后，栅线缝隙16一方面将整个存储区分割为多个块存储区和指存储区，另一方面起到共源(common source)的作用。通常在指存储区的中部设置有顶层选择栅切线(Top Select Gtate Cut)17，将指存储区的顶层选择栅分割为两部分，顶层选择栅切线通常由氧化物材料形成。

通孔形成区20设置在第一存储区10和第二存储区30之间，通孔形成区20中的堆叠层为氧化物层和氮化物层的堆叠，为了便于描述，记做通孔堆叠层24，通孔堆叠层24与存储堆叠层具有相同的层数，通孔堆叠层24的侧壁上为绝缘层22，这样，通过绝缘层22将通孔堆叠层24与存储堆叠层间隔开，在通过栅线缝隙16将存储区的堆叠进行替换时，通孔形成区20内通孔堆叠层24仍保留。绝缘层22为介质材料，可以为单层或多层结构，例如可以为氧化物、氮化物等或他们的组合。

在通孔堆叠层24中形成有贯通接触孔26，贯通接触孔26至少贯通了通孔堆叠层26，贯通接触孔26用于与另一具有CMOS电路的芯片电连接，CMOS电路芯片主要包括了3DNAND存储器件的阵列芯片所需的电路，例如页缓存(page buffer)、解码器(decoder)、锁存(latches)以及外围电路等，贯通接触孔26例如可以由Ti/TiN和W来形成。

在本发明实施例中，通过绝缘层将存储区和贯通接触孔区域隔离开来，绝缘层内氧化物层和氮化物层的堆叠，而存储区域为形成存储单元的存储堆叠层，氧化物层和氮化物层的堆叠易于贯通接触孔的形成，这种结构的贯通接触孔便于实现存储器件同CMOS芯片的连接，且易于同现有的工艺集成，特别是当堆叠层的厚度不断增加后，无需刻蚀金属堆叠来形成贯通接触孔，利于工艺的实现和集成度的不断提高。

此外，考虑到工艺的优化，参考图2所示，在第一存储区10和第二存储区20中靠近通孔形成区20的部分为伪存储区14。在该具体的实施例中，伪存储区14为一个指存储区，与实际的存储阵列的区域一样，伪存储区14包括与实际存储区相同的存储堆叠层以及存储堆叠层中的沟道孔，区别在于，伪存储区14并不进行后续的位线及互联线的形成，他们并不用于真正的存储。

进一步的，在第一存储区10和第二存储区30内也进一步设置了贯通接触孔，以下将详细描述第一存储区10和第二存储区30及其中的贯通接触孔的结构，以下仅描述与上述实施例不同的部分，相同部分不再赘述。

参考图2-7所示，其中，图2-图6为图1中的区域21的局部放大图，图7为一个实施例的剖面结构示意图，所述第一存储区10和第二存储区30包括：

块堆叠层，所述块堆叠层包括沿字线方向依次排布的第一区域110、第二区域120和第三区域130；其中，

所述第二区域120位于所述第一区域110和第三区域130之间，所述第二区域120中形成有贯通的绝缘环160，所述绝缘环160内的块堆叠层102为相互间隔堆叠的氧化物层和氮化物层，贯穿所述绝缘环内的块堆叠层102的贯通接触孔162；

所述绝缘环160外的第二区120域以及第一区域110、第三区域130的块堆叠层为相互间隔堆叠的氧化物层和金属层，块堆叠层中的顶层金属层为顶层选择栅，所述第一区域110和第三区域130中形成有沟道孔150，第一区域110和第三区域130中的块堆叠层为存储堆叠层；

栅线缝隙170、172设置在绝缘环160外的块堆叠层中。

在本发明实施例中，第一区域110、第二区域120和第三区域130在一个块存储区中，它们沿字线(word line)方向依次排布的，他们的堆叠层具有相同的层数，绝缘环内、外的堆叠层的材料不同。

绝缘环160内的块堆叠层为氧化物层与氮化物层的堆叠，为用于形成贯通接触孔162的区域，贯通接触孔162至少贯通了块堆叠层，贯通接触孔162用于与另一具有CMOS电路的芯片电连接，贯通接触孔162例如可以由Ti/TiN和W来形成。

由于在第二区域120中设置了绝缘环160，通过绝缘环160将环内和环外的块堆叠层隔离开，绝缘环160内为氧化物层和氮化物层的块堆叠层，绝缘环160外，包括绝缘环160外的第二区域120以及第一区域110、第三区域130的块堆叠层都为氧化物层和金属层的堆叠，绝缘环160内的氧化物层和氮化物层的堆叠易于贯通接触孔162的形成，而绝缘环外的块堆叠层中的金属层保证了存储阵列字线的电连接，这种结构的贯通接触孔便于实现存储器件同CMOS芯片的连接，且易于同现有的工艺集成，特别是当堆叠层的厚度不断增加后，无需刻蚀金属堆叠来形成贯通接触孔，利于工艺的实现和集成度的不断提高。

以下将结合具体的实施例对块存储区内的绝缘环的结构进行详细的说明。在下述实施例二至实施例五中，以一个块存储区为例进行说明，在块存储区中有三个指存储区，可以理解的是，此处仅为示例，根据不同的设计，可以是不同设置的存储区。

实施例二

在该实施例中，参考图3所示，块存储区由栅线缝隙170间隔开，栅线缝隙170的方向为字线方向，栅线缝隙之间相互平行，一对栅线缝隙170之间为指(finger)存储区。在图3所示的具体实施例中，栅线缝隙将一个块存储区分隔为三个指存储区，根据不同的设计需求，可以分隔为2个或更多个的指存储区。

同上述的描述，参考图5所示，栅线缝隙170贯穿到堆叠层的底部，栅线缝隙170的侧壁为氧化物层、填充材料为金属，例如W，其下下形成有掺杂区，在指存储区的中部设置有顶层选择栅切线(Top Select Gtate Cut)180，将指存储区的顶层选择栅分割为两部分，顶层选择栅切线180通常由氧化物材料形成。

在该实施例中，所述第一区域110和第三区域130的块堆叠层中形成有相互平行的栅线缝隙170，沿与栅线缝隙垂直的方向所述绝缘环160的边界至少延伸到一对相互平行的栅线缝隙170之外的区域，这样，绝缘环160将这对相互平行的栅线缝隙170之间的第一区域110和第三区域130的块堆叠层的中的金属层被完全阻断，也就是说，绝缘环160两侧的指存储区中顶层选择栅无法通过块堆叠层中的顶层金属层连通。

为此，在该实施例中，在所述第一区域110和第二区域120之间设置有第四区域140，以及在所述第二区域120和第三区域130之间设置有第五区域150，同时，所述第四区域140和第五区域150的块堆叠层中的上两层金属层为阶梯结构，第一区域110、第四区域140以及第三区域130、第五区域150的块堆叠层中设置有沿字线方向延伸至所述绝缘环160的一对相互平行栅线缝隙172，也就是说，此时，栅线缝隙172延伸到绝缘环处，同时，所述第四区域140和第五区域150的堆叠层中的上两层金属层为阶梯结构，为了便于描述，记做顶层金属层阶梯结构，该阶梯结构可以为单侧阶梯，这样，通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接，例如可以在阶梯结构上设置一层或多层互联层将两侧的选择栅电连接起来。

同第一区域和第三区域，所述第四区域140和第五区域150的块堆叠层为相互间隔堆叠的氧化物层和金属层，所述第四区域140和第五区域150的堆叠层的层数同第一区域的堆叠层的层数。

在该实施例中，为了便于工艺的优化和集成，在第一区域110靠近第四区域140的边缘部分、第三区域110靠近第五区域150的边缘部分的块堆叠层中形成有伪沟道孔152，第四区域140和第五区域150的块堆叠层中形成有伪沟道孔154，以及绝缘环160外的第二区域的块堆叠层中也形成有伪沟道孔156，这些伪沟道孔152、154、156可以与形成存储单元的沟道孔150一同形成，而后续并不在这些伪沟道孔上形成位线及互联线，他们并不用于真正的存储。

该实施例中，可以形成尺寸较大的绝缘环，适用于形成较多数量的贯通接触孔，且可以通过顶层金属层阶梯结构实现第一区域和第三区域的顶层选择栅的连接，因此，根据设计的需要，可以在一个块存储区中设置一个或多个第二区域。

实施例三

在该实施例中，将描述与实施例二不同的部分，相同部分将不再赘述。

参考图4所示，所述第一区域110和第三区域130的块堆叠层中形成有延伸至绝缘环160的相互平行的一对栅线缝隙172，沿与栅线缝隙垂直的方向所述绝缘环160的边界至少延伸到一对相互平行的栅线缝隙170之外的区域，这样，绝缘环160将这对相互平行的栅线缝隙172之间的第一区域110和第三区域130的块堆叠层的中的金属层被完全阻断，也就是说，绝缘环160两侧的指存储区中顶层选择栅无法通过块堆叠层中的顶层金属层连通。

在该实施例中，所述第一区域110和第三区域130的外侧为块堆叠层的阶梯结构(图未示出)，通过所述块堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域110和第三区域130的顶层选择栅电连接。也就是说，可以利用3D NAND器件中本身就固有的块堆叠层两侧的阶梯结构，该实施例适用于X-DEC(字线解码)的设计为交错(zigzag)的设计，这样，不用于字线解码的一侧的阶梯结构可以用于上述的第一区域110和第三区域130的顶层选择栅电连接。对于该实施例，在一个块存储区中可以设置一个第二区域。

此外，同实施例二，为了便于工艺的优化和集成，也可以在第一区域110和第三区域110靠近第二区域120的边缘部分的块堆叠层中设置伪沟道孔152，以及绝缘环160外的第二区域的块堆叠层中设置伪沟道孔156，这些伪沟道孔并不用于形成存储单元。

实施例四

参考图5所示，在该实施例中，栅线缝隙170连续贯穿第一区域110、第二区域120和第三区域130，将所述绝缘环160设置于相互平行的栅线缝隙170之间的第二区域120中，也就是说绝缘环160没有完全占据第二区域。这样，绝缘环160之外的第二区域120的块堆叠层中的顶层金属将第一区域和第二区域的顶层选择栅连接起来，绝缘环160两侧的第一区域和第二区域的顶层选择栅不会被绝缘环阻断。

这样，可以在每个指存储区中设置一个绝缘环，且无需额外的结构来弥补阻断造成的影响，也可以根据设计的需要，在一个块存储区的指存储中设置一个或多个第二区域，设计灵活且简单易行。

此外，同实施例一，为了便于工艺的优化和集成，也可以在第一区域110和第三区域110靠近第二区域120的边缘部分的块堆叠层中设置伪沟道孔152，以及绝缘环160外的第二区域的块堆叠层中设置伪沟道孔156，这些伪沟道孔并不用于形成存储单元。

实施例五

参考图6所示，在该实施例中，所述绝缘环160设置于相互平行的相邻的栅线缝隙之间，所述栅线缝隙170、172穿过第一区域110、第二区域120和第三区域130，且至少有一条栅线缝隙172在第二区域120处具有间断区171。

在该实施例中，穿过第一区域110、第二区域120和第三区域130的栅线缝隙可以是连续贯穿这三个区域，也可以是连续穿过第一区域110和第二区域120、连续穿过第三区域130和第二区域120但在第二区域120处具有间断区171，参考图6所示，一条栅线缝隙170可以为连续贯穿、另一条栅线缝隙172为有间断的贯穿，也可以为两条栅线缝隙均为有间断的贯穿。

同实施例四，绝缘环160没有完全占据第二区域，这样，绝缘环160之外的第二区域120的块堆叠层中的顶层金属将第一区域和第二区域的顶层选择栅连接起来，绝缘环160两侧的第一区域和第二区域的顶层选择栅不会被绝缘环阻断。

这样，在具体应用中，如图6所示，可以将块存储区内的栅线缝隙172都设置为有间断的贯穿，块存储区之间的栅线缝隙170设置为连续的贯穿，通过块存储区内的栅线缝隙172的间断区171将整个块存储区的字线连接起来了。这种方式无需额外的结构就可以实现顶层选择栅以及字线的连接，结构简单且易于实现，集成度更高。

此外，同实施例二，为了便于工艺的优化和集成，也可以在第一区域110和第三区域110靠近第二区域120的边缘部分的块堆叠层中设置伪沟道孔152，以及绝缘环160外的第二区域的块堆叠层中设置伪沟道孔156，这些伪沟道孔并不用于形成存储单元。

实施例六

对于本发明实施例，存储器件设置于基底之上，该基底至少起到支撑的作用，可以根据具体的设计来选择基底的结构，在一些实施例中，参考图7所示，所述基底包括第一衬底300及第一衬底300之上的外延衬底400，第一衬底300中形成了CMOS器件电路(图未示出)以及第一互联结构302，所述贯通接触孔26、162进一步贯穿外延衬底400至第一衬底300中的第一互联结构302。所述贯通接触孔包括形成在通孔形成区上的接触孔，或者进一步包括形成在绝缘环内的接触孔。

在所述第一衬底300中已经形成了CMOS器件电路以及互联结构，该第一互联结构可以包括接触、一层或多层过孔、金属层，进而在第一衬底之上通过淀积的方式形成外延衬底400，外延衬底进一步用于上述存储器件的形成，该外延衬底400可以为单层或叠层结构，例如可以为单晶硅、多晶硅或多晶硅与金属层的叠层。进一步地，可以在与绝缘环内的区域对应的外延衬底的区域中设置开口402，以便于贯通接触孔162、26贯通至第一互联结构302。

以上对本发明实施例的3D NAND存储器件进行了详细的描述，此外，本发明还提供了上述存储器件的制造方法。

参考图8所示，在步骤S01，提供基底。

在本发明实施例中，所述基底至少起到支撑作用，进一步地，还可以作为器件形成的部件，例如可以为半导体衬底，进一步还可以已包括形成了器件电路的衬底。

在一些实施例中，参考图7所示，所述基底可以包括第一衬底300和第一衬底300上的外延衬底400，第一衬底300中形成了CMOS器件电路以及第一互联结构302。该外延衬底400可以为单层或叠层结构，例如可以为单晶硅、多晶硅或多晶硅与金属层的叠层。

为了便于后续集成贯通接触孔，还进行了以下步骤：

在外延衬底上形成开口，所述开口对应于通孔形成区的区域，开口中填充有介质材料，进一步地，开口还对应于第一存储区和第二存储区的第二区域。进一步地，开口还对应于第一存储区和第二存储区的第二区域。

在步骤S02，在基底上形成氧化物层与氮化物层相互间隔的堆叠层，堆叠层具有沿位线方向依次排布的第一存储区10、通孔形成区20和第二存储区30，参考图2所示。

进一步地，参考图3-6，在第一存储区10和第二存储区30中具有按照位线方向依次排布的第一区域110、第二区域120和第三区域130。

可以采用合适的淀积方法依次堆叠氧化物层和氮化物层来形成堆叠层，堆叠层的层数根据垂直方向所需形成的存储单元的个数来确定。

在步骤S03，在所述堆叠层的两侧形成堆叠层的阶梯结构。

可以采用多次刻蚀的方法，在堆叠层的两侧形成阶梯结构，阶梯结构的阶梯面暴露出氮化物层，该氮化物层在后续的步骤中将被替换为金属层，以用于字线或其他金属层的连接。

在步骤S04，在第一存储区10和第二存储区30的堆叠层中形成沟道孔12以及在通孔形成区20的堆叠层中形成沿字线方向延伸的绝缘层22。

在优选的实施例中，可以通过以下步骤来实现：

在第一存储区和第二存储区的堆叠层中形成通孔，同时在通孔形成区的堆叠层中形成沿字线方向延伸的沟槽，分别进行通孔和沟槽的填充，以分别形成沟道孔和绝缘层。这样，可以在形成沟道孔的同时形成绝缘环，简化工艺步骤。

对于在第一存储区和第二存储区中还形成有绝缘环的实施例中，参考图2以及图3-6，在该步骤包括：

在第一存储区10和第二存储区30的第一区域110、第三区域130的堆叠层中形成沟道孔150以及在第二区域的堆叠层中形成绝缘环160，以及在通孔形成区20的堆叠层中形成沿字线方向延伸的绝缘层22。同该优选的实施例，绝缘环及绝缘层的可以在沟道孔形成时进行，以简化工艺步骤，提高工艺集成度。该步骤中形成的沟道孔可以包括实际形成器件的沟道孔以及伪沟道孔，二者在结构上可以没有区别，伪沟道孔并在后续工艺中形成位线等互联线。

在步骤S05，形成栅线缝隙16，通过栅线缝隙16将第一存储区10和第二存储区30的堆叠层中的氮化物层置换为金属层，以形成存储堆叠层，同时，在栅线缝隙中填满金属层。

在该步骤中，通过栅线缝隙将堆叠层中的氮化物层去除，进而填充进金属材料，如W等，形成金属层，作为字线，而由于绝缘层和绝缘环的隔离作用，通孔形成区和绝缘环内的堆叠层没有被去除和替换，仍然为氮化物和氧化物的堆叠，便于进行贯通接触孔的形成。

根据不同的设置需求，可以在步骤S04和步骤S05中，通过不同的掩膜图案，形成不同结构的绝缘环和栅线缝隙，以满足不同的需求。具体参见上述实施例二至实施例五中的描述，在此不再赘述。

S06，形成贯通接触孔26。

参考图2、图7所示，绝缘层22和绝缘环160内的堆叠层为氧化物层与氮化物层的叠层，可以通过刻蚀技术刻蚀绝缘层22之间、绝缘环160内的堆叠层，直至暴露堆叠层下的区域，进而，进行金属材料的填充，例如W，来形成贯通接触孔。

在一些实施例中，参考图7所示，所述基底包括第一衬底300和第一衬底300上的外延衬底400，外延衬底400中设置有开口，开口可以对应通孔形成区，以及第一存储区和第二存储区中的绝缘环内的区域，开口中填充有介质材料，第一衬底中形成了CMOS器件电路以及第二互联结构，形成贯通接触孔的步骤包括：贯穿氮化物层和氧化物层的堆叠以及外延衬底开口中的介质材料直至第一衬底中的互联结构，以形成贯通接触孔，可以包括通孔形成区内的贯通接触孔和绝缘环内的贯通接触孔。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种3D NAND存储器件，其特征在于，包括：

基底；

基底上的沿位线方向依次排布的第一存储区、通孔形成区和第二存储区，第一存储区和第二存储区包括存储堆叠层以及存储堆叠层中的沟道孔；

在第一存储区和第二存储区之间设置有通孔形成区，通孔形成区包括氧化物层和氮化物层间隔堆叠的通孔堆叠层，贯穿通孔堆叠层的贯通接触孔以及通孔堆叠层的侧壁上的绝缘层；

设置于第一存储区和第二存储区的栅线缝隙。

2.根据权利要求1所述的存储器件，其特征在于，在第一存储区和第二存储区中靠近通孔形成区的部分为伪存储区。

3.根据权利要求1所述的存储器件，其特征在于，第一存储区和第二存储区包括：

块堆叠层，所述块堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域；其中，

所述第二区域位于所述第一区域和第三区域之间，所述第二区域中形成有贯通的绝缘环，所述绝缘环内的块堆叠层为相互间隔堆叠的氧化物层和氮化物层，贯穿所述绝缘环内的块堆叠层的贯通接触孔；

所述绝缘环外的第二区域以及第一区域、第三区域的块堆叠层为相互间隔堆叠的氧化物层和金属层，块堆叠层中的顶层金属层为顶层选择栅，所述第一区域和第三区域中形成有沟道孔，第一区域和第三区域中的块堆叠层为存储堆叠层；

栅线缝隙设置在绝缘环外的块堆叠层中。

4.根据权利要求3所述的存储器件，其特征在于，所述块堆叠层还包括位于所述第一区域和第二区域之间的第四区域，以及位于所述第二区域和第三区域之间的第五区域，所述第四区域和第五区域的块堆叠层为相互间隔堆叠的氧化物层和金属层且上两层金属层为顶层金属层阶梯结构；

第一区域、第四区域以及第三区域、第五区域的块堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；

通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

5.根据权利要求3所述的存储器件，其特征在于，第一区域以及第三区域的块堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；所述第一区域和第三区域的外侧为块堆叠层的阶梯结构，通过所述块堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

6.根据权利要求3所述的存储器件，其特征在于，所述绝缘环设置于相互平行的相邻的栅线缝隙之间的第二区域中，所述相互平行的相邻的栅线缝隙连续贯穿第一区域、第二区域和第三区域。

7.根据权利要求3所述的存储器件，其特征在于，所述绝缘环设置于相互平行的相邻的栅线缝隙之间，所述相互平行的相邻的栅线缝隙穿过第一区域、第二区域和第三区域，且至少有一条栅线缝隙在第二区域处具有间断区。

8.根据权利要求3所述的存储器件，其特征在于，所述绝缘环之外的第二区域的块堆叠层中形成有伪沟道孔。

9.根据权利要求1-8中任一项所述的存储器件，其特征在于，所述基底包括第一衬底及第一衬底之上的外延衬底，第一衬底中形成了CMOS器件电路以及第一互联结构，所述贯通接触孔进一步贯穿外延衬底至第一衬底中的第一互联结构。

10.一种3D NAND存储器件的制造方法，其特征在于，包括：

提供基底；

在基底上形成氧化物层与氮化物层相互间隔的堆叠层，堆叠层具有沿位线方向依次排布的第一存储区、通孔形成区和第二存储区；

在所述堆叠层的两侧形成堆叠层的阶梯结构；

在第一存储区和第二存储区的堆叠层中形成沟道孔以及在通孔形成区的堆叠层中形成沿字线方向延伸的绝缘层；

形成栅线缝隙，通过栅线缝隙将第一存储区和第二存储区的堆叠层中的氮化物层置换为金属层，以形成存储堆叠层，同时，在栅线缝隙中填满金属层；

在通孔形成区的堆叠层中形成贯通接触孔。

11.根据权利要求10所述的制造方法，其特征在于，在第一存储区和第二存储区的堆叠层中形成沟道孔以及在通孔形成区的堆叠层中形成沿字线方向延伸的绝缘层的步骤包括：

在第一存储区和第二存储区的堆叠层中形成通孔，同时在通孔形成区的堆叠层中形成沿字线方向延伸的沟槽，分别进行通孔和沟槽的填充，以分别形成沟道孔和绝缘层。

12.根据权利要求11或12所述的制造方法，其特征在于，所述基底包括第一衬底及第一衬底之上的外延衬底，第一衬底中形成了CMOS器件电路以及第一互联结构；在基底上形成氧化物层与氮化物层相互间隔的堆叠层之前，还包括：

在外延衬底上形成开口，所述开口对应于通孔形成区的区域，开口中填充有介质材料；则，

在通孔形成区的堆叠层中形成贯通接触孔的步骤包括：

在通孔形成区的堆叠层中形成贯通堆叠层和开口至第一互联结构的贯通接触孔。